KR100664856B1 - Ｍｏｓ 트랜지스터의 서브 드레시홀드 영역에서 발생되는이상 현상 자동 검사 방법 - Google Patents

Ｍｏｓ 트랜지스터의 서브 드레시홀드 영역에서 발생되는이상 현상 자동 검사 방법 Download PDF

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Abstract

본 발명은 MOS 트랜지스터의 이상 현상 검사 방식에 관한 것으로 특히, MOS 트랜지스터의 게이트 전압의 변동에 따른 드레인 전류의 변동에 의한 특성 곡선을 측정하는 제 1과정과; 제 1과정에서 측정되어진 특성 곡선을 기준으로 각각의 게이트 전압에 대한 트랜스 컨덕턴스(Trans conductance)인 변수 값에 따른 곡선을 산출하는 제 2과정과; 제 2과정에서 산출되어진 변수 값 곡선을 2차미분하는 제 3과정; 및 제 3과정에서 2차 미분되어진 함수 곡선에서 변곡점의 개수를 카운팅하여 이상현상의 유무를 판별하는 제 4과정을 포함하여 MOSFET의 채널 영역의 전하 밀도가 샐로우 트랜치 아이솔레이션(Shallow Trench Isolation: STI) 공정 등의 이유로 균일하지 못한 경우 발생하는 험프(Hump) 현상 또는 기타의 원인으로 MOSFET의 서브 드레시홀드(Sub-threshold) 영역에서의 게이트(Gate) 전압에 대한 드레인(Drain) 전류 특성의 왜곡현상의 발생 여부를 자동으로 측정할 수 있도록 한다.
STI, Trans conductance, Hump, Kink, 변곡점

Description

ＭＯＳ 트랜지스터의 서브 드레시홀드 영역에서 발생되는 이상 현상 자동 검사 방법{Method for Automatic Measurement of Failure in Subthreshold Region of MOS Transistor}
도 1은 종래 기술에 의한 STI(Shallow Trench Isolation) 기술에서 디벗(Divot)의 발생을 나타낸 단면 구조도
도 2는 험프(Hump)현상을 설명하기 위한 검사 그래프 예시도
도 3은 본 발명에 따른 MOS 트랜지스터의 서브 드레시홀드 영역에서 발생되는 이상 현상 자동 검사 방법을 수행하는 과정에서의 그래프 예시도
도 4는 본 발명에 따른 MOS 트랜지스터의 서브 드레시홀드 영역에서 발생되는 이상 현상 자동 검사 과정의 순서 예시도
본 발명은 MOS 트랜지스터의 이상 현상 검사 방식에 관한 것으로 특히, MOSFET의 채널 영역의 전하 밀도가 샐로우 트랜치 아이솔레이션(Shallow Trench Isolation: STI) 공정 등의 이유로 균일하지 못한 경우 발생하는 험프(Hump) 현상 또는 기타의 원인으로 MOSFET의 서브 드레시홀드(Sub-threshold) 영역에서의 게이 트(Gate) 전압에 대한 드레인(Drain) 전류 특성의 왜곡현상의 발생 여부를 자동으로 측정할 수 있도록 하기 위한 MOS 트랜지스터의 서브 드레시홀드 영역에서 발생되는 이상 현상 자동 검사 방법에 관한 것이다.
일반적으로, 반도체소자의 아이솔레이션(Isolation) 기술은 실리콘 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡하고 실리콘산화막에 의한 채널 영역의 잠식(Bird's Beak)을 근본적으로 감소시킬 수 없어 반도체소자의 고집적화에 한계가 있으며 소자 형성부분과의 단차가 심하게 발생하여 이를 후속 공정에서 평탄화 할 필요가 있다.
최근에 들어, 이를 개선한 샐로우 트랜치 아이솔레이션(Shallow Trench Isolation: STI) 기술이 도입되기 시작하였다. 상기 STI 기술은 종래의 아이솔레이션 기술에 비하여 소자분리 특성이 우수하고 점유 면적도 작기 때문에 반도체소자의 고집적화에 매우 적합하다.
그러나 STI 구조는 특성이 우수하지만, STI 구조의 형성방법에서는 샐로우 트랜치 상측 가장자리 근처의 실리콘 산화막에 디벗(Divot)이 발생하기 쉬운 문제점이 있다.
즉, 기존의 STI 기술에서는 기계화학연마(Chemical Mechanical Polishing) 공정을 실시한 후 스토퍼(Stopper)의 역할을 하는 실리콘질화막(도시 안됨)을 제거 하고 나면, 도 1에 도시된 바와 같이, 단결정 실리콘기판(10)의 표면보다 샐로우 트랜치(6) 내의 실리콘 산화막(12)의 표면이 높게 위치한다. 상기 실리콘산화막(12)은 통상 저압 화학기상증착 공정에 의해 형성된 실리콘 산화막으로서 치밀하지 못하다. 이 때문에, 후속의 실리콘산화막 습식공정을 진행하는 경우에 실리콘 산화막(12)도 쉽게 등방적으로 식각되므로 디벗(13)이 실리콘산화막(12)의 상측 가장자리부를 따라 발생한다.
디벗(13)은 게이트 산화막(14)의 성장을 위한 전 처리공정 등의 산화막 습식식각공정이 실시되기 때문에 디벗(13)의 형상이 더욱 현저해진다.
이러한 상태에서 게이트 산화막(14)과 게이트전극(16)의 패턴이 실리콘기판(10)의 액티브 영역 일부분 상에 형성되고, 상기 액티브 영역의 나머지 부분 상에 소스/드레인 영역(S/D)이 형성되며, 게이트전극(16) 및 소스/드레인 영역(S/D) 상에 실리사이드층(18)이 형성될 경우에는 최소한 3-4번의 산화막 습식공정이 진행되어야 하므로 디벗(13)의 형상이 더욱 심화되므로 디벗(13)에 인접한 부분의 소스/드레인영역(S/D)의 접합 깊이가 당초 예정된 접합 깊이보다 훨씬 얕아 진다.
따라서 샐로우 트랜치(6)의 상측부에 인접한 소오스/드레인영역(S/D), 특히 전계가 집중되는 모서리 부분 상에 의도하지 않은 트랜지스터가 형성되는 것이 고유한 트랜지스터의 특성곡선 상에 험프(Hump) 또는 킹크(Kink) 등으로 불리는 악영향이 생긴다.
이러한 현상의 발생을 검출하기 위한 기존의 검사방식은 작업자가 MOS 트랜지스터의 게이트(Gate) 전압을 조정하면서 해당 전압에 따른 드레인(Drain) 전류의 변화를 측정하여, 첨부한 도 2에 도시되어 있는 바와 같이 게이트(Gate) 전압 대비 드레인(Drain) 전류의 특성 곡선으로 도시한 후, 이를 분석함으로 험프(Hump) 현상(첨부한 도 2의 참조번호 A 참조)의 발생 유무를 판별하였다.
이와 같은 기존의 검사방식이 많은 문제점을 내포하고 있었으나 DC 측정용 장비에서 자동화 측정 알고리즘이 제시된 것이 없으므로 인해 해당 문제점들을 감수하여야 했다.
상술한 문제점을 해소하기 위한 본 발명의 목적은 MOS 트랜지스터의 이상 현상 검사 방식에 관한 것으로 특히, MOSFET의 채널 영역의 전하 밀도가 샐로우 트랜치 아이솔레이션(Shallow Trench Isolation: STI) 공정 등의 이유로 균일하지 못한 경우 발생하는 험프(Hump) 현상 또는 기타의 원인으로 MOSFET의 서브 드레시홀드(Sub-threshold) 영역에서의 게이트(Gate) 전압에 대한 드레인(Drain) 전류 특성의 왜곡현상의 발생 여부를 자동으로 측정할 수 있도록 하기 위한 MOS 트랜지스터의 서브 드레시홀드 영역에서 발생되는 이상 현상 자동 검사 방법을 제공하는 데 있다.
또한, 기존의 일반적인 게이트(Gate) 전압 변화에 따른 드레인(Drain) 전류의 측정 데이터를 이용하여 수리적 계산으로 판별할 수 있으며, 자동화 측정 장비의 측정 프로그램 제작에 적용할 수 있도록 하기 위한 자동 측정 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 MOS 트랜지스터의 서브 드레시홀드 영역에서 발생되는 이상 현상 자동 검사 방법의 특징은, MOS 트랜지스터의 게이트 전압의 변동에 따른 드레인 전류의 변동에 의한 특성 곡선을 측정하는 제 1과정과; 제 1과정에서 측정되어진 특성 곡선을 기준으로 각각의 게이트 전압에 대한 트랜스 컨덕턴스(Trans conductance)인 변수 값에 따른 곡선을 산출하는 제 2과정과; 제 2과정에서 산출되어진 변수 값 곡선을 2차미분하는 제 3과정; 및 제 3과정에서 2차 미분되어진 함수 곡선에서 변곡점의 개수를 카운팅하여 이상현상의 유무를 판별하는 제 4과정을 포함하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 MOS 트랜지스터의 서브 드레시홀드 영역에서 발생되는 이상 현상 자동 검사 방법의 부가적인 특징으로, 제 4과정은 상기 제 3과정에서 2차 미분되어진 함수 곡선에 대해 임의의 구간 내에서 부호가 바뀌는 지점의 수를 카운팅하는 제 1스텝과; 제 3과정에서 2차 미분되어진 함수 곡선이 "ZERO"인 지점을 검사하는 제 2스텝과; 제 2스텝에서 함수 곡선이 "ZERO"인 지점이 검사되는 경우 제 1스텝에서 카운팅하던 변수를 2증가시키는 제 3스텝; 및 제 1스텝에서 카운팅하던 변수가 2이상인가를 판단하여 2이상이라 판단되면 이상현상이 발생된 것으로 판별하는 제 4스텝을 포함하는 데 있다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한 다.
도 4는 본 발명에 따른 MOS 트랜지스터의 서브 드레시홀드 영역에서 발생되는 이상 현상 자동 검사 과정의 순서 예시도로서, 본 발명에 따른 자동 측정 및 검사 방법은 크게 세 가지 단계로 구분되는데, 기초 데이터 측정단계(S100)와, 측정 데이터 변환 단계(S200), 및 특성 왜곡 판별단계(S300)로 구분할 수 있다.
우선, 기초 데이터 측정단계(S100)의 과정을 살펴보면, 전류계 전압계 등으로 이루어진 측정 장비로부터 검사대상인 MOS 트랜지스터의 드레인(Drain) 단자에 MOS 트랜지스터의 선형동작이 가능한 적당한 전압을 걸어주게 된다.
이때, 일반적으로 NMOS 트랜지스터의 경우는 0.1V, PMOS 트랜지스터의 경우는 -0.1V를 걸어준다.
또한, 해당 MOS 트랜지스터의 소스(Source)단자와 서브스트레이트(Substrate)에는 접지 전위로 연결한다.
이때 게이트(Gate) 단자에 걸리는 전압을 0V에서부터 최대 동작전압까지 변화시키며 드레인(Drain) 단자를 흐르는 전류를 측정하고 이를 이용해 콘스턴트 전류(Constant current)를 측정하게 된다.
이와 같이 측정되어진 예가 첨부한 도 2에 도시되어 있다.
상술한 기초 데이터 측정단계(S100)가 완료되어지면 측정 데이터 변환 단계(S200)는 검출되어진 드레인(Drain) 전류와 게이트(Gate) 전압의 상관 데이터를 게이트(Gate) 전압 변동에 대한 드레인(Drain) 전류의 변위로 계산하여 각각의 게이트(Gate) 전압에 대한 트랜스 컨덕턴스(Trans conductance)인 변수 Gm값을 산출한 다.
이때, Gm의 최대 값을 Gmmax 라고 하며,이때의 게이트(Gate)전압을 VgGmmax(첨부한 도 2 혹은 도 3에서 참조번호 B 참조)라고 하며, 산출되어진 Gm에 대하여 다시 게이트(Gate) 전압에 대한 1차 미분 계산을 하고 이를 Gm1 라고 표시하고, 다시 Gm1 변위를 게이트(Gate) 전압에 대하여 2차 미분 계산하여 이를 Gm2 라고 표시한다.
이와 같이 변수 Gm값을 산출에 이어 1차 미분 및 2차 미분의 과정을 통해 데이터 변환되어진 예가 첨부한 도 3에 도시되어 있다.
이후, 특성 왜곡 판별단계(S300)에서는 트랜지스터 특성상의 왜곡(Hump, Kink etc) 현상 발생 유무를 판별하게 되는데, 상술한 기초 데이터 측정단계(S100)에서 측정되어진 특정한 콘스턴트 전류(Constant current)(첨부한 도 3에서 참조번호 C 참조)와 전술한 측정 데이터 변환 단계(S200)에서 구한 VgGmmax의 구간에서 2차 미분 값인 Gm2의 부호가 바뀌는 지점(음에서 양으로 변환, 양에서 음으로 변환, 또는 Gm2=0 )의 수를 구하고 이를 변수 N 이라고 한다.
이때, Gm2=0 인 경우가 발생하는 경우는 N을 2증가시키는데, 변수 N이 2이상이면 이는 드레인(Drain) 전류와 게이트(Gate) 전압과의 특성 곡선에서 변곡점이 2개 이상 존재한다는 것으로, 바로 Hump 혹은 Kink 현상이 있음을 나타낸다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 MOS 트랜지스터의 서브 드레시홀드 영역에서 발생되는 이상 현상 자동 검사 방법을 제공하면, 반도체 기술 개발을 위한 공정을 진행하거나 또는 판매를 위하여 양산된 제품에 있어 품질을 검사하는 과정 중에 DC 전기적 특성을 검사하는 과정이 필수적으로 포함되어 있으나 마땅한 검사 방법이 없어 수작업에 의존하던 종래 방식에서 탈피하여 신뢰성 향상 및 시간적 손실을 억제할 수 있게 되었다.
또한, 본 발명에서 설명하는 바와 같은 MOSFET의 채널 영역의 전하 밀도 분포의 불량으로 인하여 발생하는 Hump 혹은 Kink 현상과 같은 특성 불량을 사후에 분석함에 따른 문제점을 해소할 수 있어 제품의 품질 및 공정의 불량을 초기 검사에서 파악하여 완제품의 품질을 향상을 기대할 수 있으며, 시간 및 금전적 손실을 감소시킬 수 있다.

Claims (2)

  1. 삭제
  2. MOS 트랜지스터의 게이트 전압의 변동에 따른 드레인 전류의 변동에 의한 특성 곡선을 측정하는 제 1과정과;
    상기 제 1과정에서 측정되어진 특성 곡선을 기준으로 각각의 게이트 전압에 대한 트랜스 컨덕턴스(Trans conductance)인 변수 값에 따른 곡선을 산출하는 제 2과정과;
    상기 제 2과정에서 산출되어진 변수 값 곡선을 2차미분하는 제 3과정; 및
    상기 제 3과정에서 2차 미분되어진 함수 곡선에서 변곡점의 개수를 카운팅하여 이상현상의 유무를 판별하는 제 4과정을 포함하고,
    상기 제 4과정은 상기 제 3과정에서 2차 미분되어진 함수 곡선에 대해 임의의 구간 내에서 부호가 바뀌는 지점의 수를 카운팅하는 제 1스텝;
    상기 제 3과정에서 2차 미분되어진 함수 곡선이 "ZERO"인 지점을 검사하는 제 2스텝;
    상기 제 2스텝에서 함수 곡선이 "ZERO"인 지점이 검사되는 경우 상기 제 1스텝에서 카운팅하던 변수를 2증가시키는 제 3스텝; 및
    상기 제 1스텝에서 카운팅하던 변수가 2이상인가를 판단하여 2이상이라 판단되면 이상현상이 발생된 것으로 판별하는 제 4스텝을 포함하는 것을 특징으로 하는 MOS 트랜지스터의 서브 드레시홀드 영역에서 발생되는 이상 현상 자동 검사 방법.
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