KR100744939B1 - Ｌｄｍｏｓ 트랜지스터의 캐패시턴스 계산 방법 - Google Patents

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Abstract

본 발명에 따른 LDMOS(Lateral Double-diffused Metal Oxide Semiconductor) 트랜지스터 소자의 캐패시턴스를 측정하는 방법은, 상기 LDMOS 트랜지스터 소자의 소스 단자와 드레인 단자와 기판을 연결시킨 패드를 캐패시터 측정 장비의 제 1 포트와 연결하고 상기 LDMOS 트랜지스터의 게이트 단자는 상기 캐패시터 측정 장비의 제 2 포트와 연결하여 제1 게이트 캐패시턴스를 측정한다. 이후 상기 LDMOS 트랜지스터 소자의 소스 단자와 기판을 연결시킨 패드를 상기 캐패시터 측정 장비의 제 1 포트와 연결하고 상기 LDMOS 트랜지스터의 게이트 단자는 상기 캐패시터 측정 장비의 제 2 포트와 연결하여 제 2 게이트 캐패시턴스를 측정한다. 그리고, 상기 제 1 게이트 캐패시턴스와 제 2 게이트 캐패시턴스의 차이를 계산하여 게이트-드레인 오버랩 캐패시턴스를 추출하는 단계;를 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 따른 게이트-드레인 오버랩 캐패시턴스 계산 방법은 기생 캐패시턴스 등의 영향을 받지 않으므로 기존의 테스트 스트럭쳐의 면적을 변경할 필요없이 적용할 수 있으며, 보다 정확한 게이트-드레인 오버랩 캐패시턴스를 구할 수 있는 장점이 있다.
오버랩 캐패시턴스, LDMOS

Description

ＬＤＭＯＳ 트랜지스터의 캐패시턴스 계산 방법{calculation method of capacitance for LDMOS transistor}
도 1은 일반적인 LDMOS 트랜지스터의 단면도.
도 2a는 본 발명에 따른 LDMOS 트랜지스터의 단면도이고, 도 2b는 제 1 게이트 캐패시턴스를 추출하기 위한 도 2a의 회로도.
도 3a는 본 발명에 따른 LDMOS 트랜지스터의 단면도이고, 도 3b는 제 2 게이트 캐패시턴스를 추출하기 위한 도 3a의 회로도.
도 4는 본 발명에서 제안한 방법으로 계산된 게이트-드레인 오버랩 캐패시턴스를 도시한 그래프.
<도면의 주요부분에 대한 부호 설명>
201 : P형 실리콘 기판 203 : NBL
205 : N형 에피층 207 : N-웰
209 : P형 바디 211 : 소스 콘택층
213 : 소스 영역 215 : 드레인 영역
221 : 폴리 실리콘 게이트 230 : LOCOS
250 : 캐패시턴스 측정 장비
본 발명은 LDMOS(Lateral Double-diffused Metal Oxide Semiconductor; LDMOS) 트랜지스터 소자에 관한 것으로, 특히 게이트-드레인 간의 오버랩 캐패시턴스를 계산하여 소자 변수를 용이하게 모델링할 수 있는 LDMOS 트랜지스터의 캐패시턴스 계산 방법에 관한 것이다.
일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 'MOSFET'이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다.
이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있으며, 대표적인 LDMOS 트랜지스터가 Sel Colak의 미합중국 특허 제4,300,150호에 개시되어 있다.
상기와 같은 LDMOS 트랜지스터들은 고전압을 처리할 수 있는 파워 소자에 적용되며, 고전압 LDMOS 트랜지스터는 현재 액정 표시 장치 또는 RF(Radio Frequency) 소자와 같은 다양한 분야에 응용되고 있다.
도 1은 일반적인 LDMOS 트랜지스터의 단면도이다.
도 1에 도시된 바와 같이, LDMOS 트랜지스터는 P형 실리콘 기판(101, P-기판) 상에 NBL(N-Buried Layer)(103)가 형성되고, 상기 NBL(103) 상에 N형 에피층(105, N-에피)이 형성되며, 이 N형 에피층(105)에는 P형 바디(109)와 N-웰(N-well, 107)이 있다.
상기 N-웰(107)에는 N+ 확산층으로 이루어진 드레인 영역(115)이, 상기 P형 바디(109)에는 N+ 확산층으로 이루어진 소스 영역(113)과 P+ 확산층으로 이루어진 소스 콘택층(111)이 존재하며 LOCOS(LOCal Oxidation of Silicon) 산화막(130)을 매개로 그 상부에는 폴리 실리콘 게이트(121)가 존재한다.
도 1에 도시된 LDMOS 트랜지스터는 소스 영역(113)과 드레인 영역(115)의 구조적인 차이로 인하여 오버랩 캐패시턴스(overlap capacitance)를 추출시에 동일한 값을 적용할 수가 없다.
그런데, 상기 오버랩 캐패시턴스를 소스 영역(113)과 드레인 영역(115)이 같은 구조라고 가정하여 게이트-드레인 오버랩 캐패시턴스(Cgdo), 게이트-소스 오버랩 캐패시턴스(Cgso)를 추출할 경우 부정확한 게이트-드레인 오버랩 캐패시턴스(Cgdo)를 얻게 되는 문제점이 있다.
종래 게이트-드레인 오버랩 캐패시턴스(Cgdo)를 구하는 식을 보면,
Figure 112006058149793-pat00001
Cp : 기생 캐패시턴스
Cgdo : 게이트-드레인 오버랩 캐패시턴스
이다.
여기서, 게이트 캐패시턴스(Cg)의 어큐물레이션(accumulation) 영역에서 측정값을 이용할 수 있다.
상기 게이트-드레인 오버랩 캐패시턴스(Cgdo)를 측정하게 되면 기생 캐패시턴스(Cp)가 포함되어 측정되고 이와 같은 기생 캐패시턴스(Cp)를 무시하려면 트랜지스터의 개수가 많아져야 한다.
즉, 기생 캐패시턴스(Cp)의 값이 무시할 수 있도록 작아야 하는데 LDMOS 트랜지스터 어레이 구조에서는 트랜지스터의 개수가 많을수록 상대적으로 기생 캐패시턴스의 값의 영향은 작아진다.
그러나, 테스트 스트럭쳐(test structure)의 면적에 대한 제한으로 인해 LDMOS 트랜지스터 어레이 구조에서 트랜지스터의 개수를 늘리는 방법에는 한계가 있으므로 정확한 오버랩 캐패시턴스를 추출할 수 있는 새로운 방법에 대한 연구가 필요한 실정이다.
본 발명은 LDMOS 트랜지스터 소자의 게이트-드레인 간의 오버랩 캐패시턴스를 정확하고 용이하게 계산할 수 있는 LDMOS 트랜지스터의 캐패시턴스 계산 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 LDMOS 트랜지스터의 캐패시턴스 계산 방법은, LDMOS 트랜지스터 소자의 캐패시턴스를 측정하는 방법에 있어 서, 상기 LDMOS 트랜지스터 소자의 소스 단자와 드레인 단자와 기판을 연결시킨 패드를 캐패시터 측정 장비의 제 1 포트와 연결하고 상기 LDMOS 트랜지스터의 게이트 단자는 상기 캐패시터 측정 장비의 제 2 포트와 연결하여 제1 게이트 캐패시턴스를 측정하는 단계; 상기 LDMOS 트랜지스터 소자의 소스 단자와 기판을 연결시킨 패드를 상기 캐패시터 측정 장비의 제 1 포트와 연결하고 상기 LDMOS 트랜지스터의 게이트 단자는 상기 캐패시터 측정 장비의 제 2 포트와 연결하여 제 2 게이트 캐패시턴스를 측정하는 단계; 및, 상기 제 1 게이트 캐패시턴스와 제 2 게이트 캐패시턴스의 차이를 계산하여 게이트-드레인 오버랩 캐패시턴스를 추출하는 단계;를 포함하는 것을 특징으로 한다.
상기 측정된 제 1 게이트 캐패시턴스는, Cg1(Vgs) = Cox(Vgs) + Cgdo(Vgs) + Cgso(Vgs) +Cgb(Vgs) + Cp (Cg1은 제 1 게이트 캐패시턴스, Cox는 산화막 캐패시턴스, Cgdo는 게이트-드레인 오버랩 캐패시턴스, Cgso는 게이트-소스 오버랩 캐패시턴스, Cgb는 게이트-베이스 캐패시턴스, Cp는 기생 캐패시턴스)로 측정되는 것을 특징으로 한다.
상기 측정된 제 2 게이트 캐패시턴스는, Cg2(Vgs) = Cox(Vgs) + Cgso(Vgs) +Cgb(Vgs) + Cp (Cg1은 제 1 게이트 캐패시턴스, Cox는 산화막 캐패시턴스, Cgso는 게이트-소스 오버랩 캐패시턴스, Cgb는 게이트-베이스 캐패시턴스, Cp는 기생 캐패시턴스)로 측정되는 것을 특징으로 한다.
상기 제 2 게이트 캐패시턴스를 측정하는 단계 이전에, 상기 소스 단자와 상기 드레인 단자는 전기적인 연결을 끊는 것을 특징으로 한다.
상기 제 2 포트로 DC 전압을 인가하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 LDMOS 트랜지스터의 캐패시턴스 계산 방법에 대해서 구체적으로 설명한다.
도 2a는 본 발명에 따른 LDMOS 트랜지스터의 단면도이고, 도 2b는 제 1 게이트 캐패시턴스를 추출하기 위한 도 2a의 회로도이다.
도 2a 및 도 2b를 참조하면, 본 발명에 따른 LDMOS 트랜지스터는 P형 실리콘 기판(201, P-기판) 상에 NBL(N-Buried Layer)(203)가 형성되고, 상기 NBL(203) 상에 N형 에피층(205, N-에피)이 형성되며, 이 N형 에피층(205)에는 P형 바디(209)와 N-웰(N-well, 207)이 형성되어 있다.
상기 N-웰(207)에는 N+ 확산층으로 이루어진 드레인 영역(215)이, 상기 P형 바디(209)에는 N+ 확산층으로 이루어진 소스 영역(213)과 P+ 확산층으로 이루어진 소스 콘택층(211)이 존재하며 LOCOS(LOCal Oxidation of Silicon) 산화막(230)을 매개로 그 상부에는 폴리 실리콘 게이트(221)가 존재한다.
여기서, 상기 LDMOS 트랜지스터의 소스 단자(S)와 드레인 단자(D)를 전기적으로 연결시키고, 이를 P형 실리콘 기판(201)과 연결시킨다.
다음, 캐패시턴스 측정 장비(250)의 제 1 포트(예를 들어, 로우 포트(low port), 이하 '로우 포트'라 함)는 LDMOS 트랜지스터의 소스 및 드레인 단자(S, D)로 연결하고, 상기 캐패시턴스 측정 장비(250)의 제 2 포트(예를 들어, 하이 포트(high port), 이하 '하이 포트'라 함)는 LDMOS 트랜지스터의 게이트 단자(G)와 연결한다.
이때, 상기 캐패시턴스 측정 장비(250)의 하이 포트에는 스몰 시그널(small signal)이 포함된 DC 전압(voltage)이 인가되고, 로우 포트에는 제 1 게이트 캐패시턴스(Cg1)가 측정되어진다.
예를 들어, 상기 캐패시턴스 측정 장비(250)는 LCR Meter(HP4284A) 등이 있다.
이와 같은 캐패시턴스 측정 장비(250)를 이용하여 제 1 게이트 캐패시턴스(Cg1)를 구한다.
도 3a는 본 발명에 따른 LDMOS 트랜지스터의 단면도이고, 도 3b는 제 2 게이트 캐패시턴스를 추출하기 위한 도 3a의 회로도이다.
도 3a 및 도 3b를 참조하면, 제 1 게이트 캐패시턴스(Cg1)를 구한 후, 연결되어 있는 소스 단자(S)와 드레인 단자(D)의 연결을 끊고 상기 소스 단자(S)와 P형 실리콘 기판(201)만 연결된 상태에서 제 2 게이트 캐패시턴스(Cg2)를 측정한다.
즉, 상기 캐패시턴스 측정 장비(250)의 하이 포트(high port)는 LDMOS 트랜지스터의 게이트 단자(G)와 연결하고, 상기 캐패시턴스 측정 장비(250)의 로우 포트(low port)는 LDMOS 트랜지스터의 소스 단자(S)로 연결한다.
이때, 상기 캐패시턴스 측정 장비(250)의 하이 포트에는 스몰 시그널(small signal)이 포함된 DC 전압(voltage)이 인가되고, 로우 포트에는 제 2 캐패시턴스(Cg2)가 측정되어진다.
이는 다음과 같은 수식으로 정리될 수 있다.
Cg1(Vgs) = Cox(Vgs) + Cgdo(Vgs) + Cgso(Vgs) +Cgb(Vgs) + Cp
Cg2(Vgs) = Cox(Vgs) + Cgso(Vgs) + Cgb(Vgs) + Cp
여기서, Cg1은 제 1 게이트 캐패시턴스, Cox는 산화막 캐패시턴스, Cgdo는 게이트-드레인 오버랩 캐패시턴스, Cgso는 게이트-소스 오버랩 캐패시턴스, Cgb는 게이트-베이스 캐패시턴스, Cp는 기생 캐패시턴스를 말한다.
따라서, 상기 측정된 제 1 게이트 캐패시턴스(Cg1)와 제 2 게이트 캐패시턴스(Cg2)의 차를 구하면 정확한 게이트-드레인 오버랩 캐패시턴스(Cgdo)를 구할 수 있게 된다.
즉, 다음과 같은 수식으로 정리될 수 있다.
Cgdo(Vgs) = Cg1(Vgs) + Cg2(Vgs)
본 발명에 따른 게이트-드레인 오버랩 캐패시턴스(Cgdo) 계산 방법은 기생 캐패시턴스 등의 영향을 받지 않으므로 기존의 테스트 스트럭쳐의 면적을 변경할 필요없이 적용할 수 있으며, 보다 정확한 게이트-드레인 오버랩 캐패시턴스(Cgdo)를 구할 수 있다.
도 4는 본 발명에서 제안한 방법으로 계산된 게이트-드레인 오버랩 캐패시턴스를 도시한 그래프이다.
도 4에 도시된 바와 같이, 게이트-드레인 오버랩 캐패시턴스(Cgdo) 계산값의 그래프는 제 1 게이트 캐패시턴스(Cg1)와 제 2 게이트 캐패시턴스(Cg2)의 차이로서 계산될 수 있으며, 기존의 부정확한 Cgdo 측정값과 차이가 많이 나는 것을 알 수 있다.
따라서, 본 발명에 따라 계산된 게이트-드레인 오버랩 캐패시턴스(Cgdo)는 기생 캐패시턴스(Cp)의 값이 배제되었으므로 정확한 값을 추출할 수 있게 된다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 LDMOS 트랜지스터의 캐패시턴스 계산 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명에 따른 게이트-드레인 오버랩 캐패시턴스 계산 방법은 기생 캐패시턴스 등의 영향을 받지 않으므로 기존의 테스트 스트럭쳐의 면적을 변경할 필요없이 적용할 수 있으며, 보다 정확한 게이트-드레인 오버랩 캐패시턴스를 구할 수 있는 효과가 있다.

Claims (5)

  1. LDMOS(Lateral Double-diffused Metal Oxide Semiconductor) 트랜지스터 소자의 캐패시턴스를 측정하는 방법에 있어서,
    상기 LDMOS 트랜지스터 소자의 소스 단자와 드레인 단자와 기판을 연결시킨 패드를 캐패시터 측정 장비의 제 1 포트와 연결하고 상기 LDMOS 트랜지스터의 게이트 단자는 상기 캐패시터 측정 장비의 제 2 포트와 연결하여 제1 게이트 캐패시턴스를 측정하는 단계;
    상기 LDMOS 트랜지스터 소자의 소스 단자와 기판을 연결시킨 패드를 상기 캐패시터 측정 장비의 제 1 포트와 연결하고 상기 LDMOS 트랜지스터의 게이트 단자는 상기 캐패시터 측정 장비의 제 2 포트와 연결하여 제 2 게이트 캐패시턴스를 측정하는 단계; 및
    상기 제 1 게이트 캐패시턴스와 제 2 게이트 캐패시턴스의 차이를 계산하여 게이트-드레인 오버랩 캐패시턴스를 추출하는 단계;를 포함하는 것을 특징으로 하는 LDMOS 트랜지스터의 캐패시턴스 계산 방법.
  2. 제 1항에 있어서,
    상기 측정된 제 1 게이트 캐패시턴스는, Cg1(Vgs) = Cox(Vgs) + Cgdo(Vgs) + Cgso(Vgs) +Cgb(Vgs) + Cp (Cg1은 제 1 게이트 캐패시턴스, Cox는 산화막 캐패시 턴스, Cgdo는 게이트-드레인 오버랩 캐패시턴스, Cgso는 게이트-소스 오버랩 캐패시턴스, Cgb는 게이트-베이스 캐패시턴스, Cp는 기생 캐패시턴스)로 측정되는 것을 특징으로 하는 LDMOS 트랜지스터의 캐패시턴스 계산 방법.
  3. 제 1항에 있어서,
    상기 측정된 제 2 게이트 캐패시턴스는, Cg2(Vgs) = Cox(Vgs) + Cgso(Vgs) +Cgb(Vgs) + Cp (Cg1은 제 1 게이트 캐패시턴스, Cox는 산화막 캐패시턴스, Cgso는 게이트-소스 오버랩 캐패시턴스, Cgb는 게이트-베이스 캐패시턴스, Cp는 기생 캐패시턴스)로 측정되는 것을 특징으로 하는 LDMOS 트랜지스터의 캐패시턴스 계산 방법.
  4. 제 1항에 있어서,
    상기 제 2 게이트 캐패시턴스를 측정하는 단계 이전에,
    상기 소스 단자와 상기 드레인 단자는 전기적인 연결을 끊는 것을 특징으로 하는 LDMOS 트랜지스터의 캐패시턴스 계산 방법.
  5. 제 1항에 있어서,
    상기 제 2 포트로 DC 전압을 인가하는 것을 특징으로 하는 LDMOS 트랜지스터의 캐패시턴스 계산 방법.
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