CN108899320B - 一种mosfet栅氧化层电容校准结构 - Google Patents

一种mosfet栅氧化层电容校准结构 Download PDF

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Abstract

本发明提出一种MOSFET栅氧化层电容校准结构，包括：有源区本体；栅极，位于所述有源区本体之上；源极和漏极，位于所述有源区本体的两端，且所述源极和所述漏极分别位于所述栅极的两侧；阱区，位于所述有源区本体和栅极外侧，所述阱区上设置有接触孔。本发明提出的MOSFET栅氧化层电容校准结构，在通常的MOSFET栅氧化层电容校准结构中保留有源区和栅极多晶硅，仅去除源漏极和栅极上的contact，可以去除包括源漏互联线对栅的寄生电容、源漏互联线对阱的寄生电容、栅上互联线对阱的寄生电容等在内的一系列寄生电容，从而进行更为精确的校准，得到更准确的MOSFET栅氧化层电容仿真模型。

Description

一种MOSFET栅氧化层电容校准结构
技术领域
本发明涉及半导体集成电路制造领域，且特别涉及一种MOSFET栅氧化层电容校准结构。
背景技术
现有技术中用于提取MOSFET栅氧化层电容的测试结构一直包含源漏接触孔和互连，因此测量到的栅氧化层电容相应的包含这部分互连寄生电容。在线宽大于0.18微米的制成中，这部分互连寄生电容占的比重较小，被忽略掉，但是在线宽小于0.18微米制成中，互连寄生电容比重越来越大，并对电路性能具有较大影响，已经不能忽略，必须去除源漏接触孔和互连对栅同源漏交叠电容的影响。在特征线宽小于或等于0.13微米的制程中，提取栅与源漏的交叠电容时，会包含源漏接触孔到栅的电容。如果不减去这部分电容，最后生成器件模型时，这部分电容会包括在模型中。后仿提取电路网表时，倘若也提取了这部分电容，在电路仿真中，栅的电容就会被重复计算，得到的仿真结果也会有误差，并且这部分误差随着线宽的缩小会越来越大。
标准MOSFET栅氧化层电容结构示意图如图1，包括源级10，漏极20，栅极30，阱区40以及互连线50，所述源级10、漏极20、栅极30和阱区40分别具有接触孔60，目前普遍采用的MOSFET栅氧化层电容校准结构是在标准电容结构(图1)上去除有源区(源级10和漏极20)、多晶硅(栅极30)和其上的接触孔60的结构(图2)，通过对这种结构进行测量可以得到去除了一部分寄生效应影响的电容校准值，利用此值与标准电容结构测量值进行运算，可以达到校准电容的效果。但是这种结构校准精度有限，给仿真与后期电路设计带来了一定的误差。
因此，现在普遍采用的MOSFET栅氧化层电容校准结构虽然能去除一部分寄生电容，但是对于因源漏互连线和多晶硅以及栅上互连线产生的寄生电容却无法去除，导致这部分寄生电容仍然残留在栅氧化层电容中，以至于在电容拟合中产生误差，造成器件模型不够准确，给电路设计带来影响。
发明内容
测量MOSFET栅氧化层电容时量测数据会包含一部分互连寄生电容，给真正的栅氧化层电容带来误差，为了减小由于互连寄生电容造成的误差，需要增加栅氧化层电容校准结构，通过处理标准结构与校准结构数据，去除寄生电容对栅氧化层电容的影响，达到提高栅氧化层电容精确度的目的。但是现在常见的MOSFET栅氧化层电容校准结构能去除的寄生电容有限，电容精确度仍然有待提高。
本发明要解决的技术问题是改进现有的MOSFET栅氧化层电容校准结构，减小MOSFET栅氧化层电容测量值误差，以满足器件模型和电路设计对MOSFET电容精度的要求。
为了达到上述目的，本发明提出一种MOSFET栅氧化层电容校准结构，包括：
有源区本体；
栅极，位于所述有源区本体之上；
源极和漏极，位于所述有源区本体的两端，且所述源极和所述漏极分别位于所述栅极的两侧；
阱区，位于所述有源区本体和栅极外侧，所述阱区上设置有接触孔。
进一步的，所述源极、漏极和栅极不具有接触孔，通过测量此结构得到寄生电容。
进一步的，所述栅极和阱区设置有金属互连线。
进一步的，所述阱区通过金属互连线连接于所述源极和漏极。
本发明提出的MOSFET栅氧化层电容校准结构，在通常的MOSFET栅氧化层电容校准结构中保留有源区和栅极多晶硅，仅去除源漏极和栅极上的contact，可以去除包括源漏互连线对栅的寄生电容、源漏互连线对阱的寄生电容、栅上互连线对阱的寄生电容等在内的一系列寄生电容，从而进行更为精确的校准，得到更准确的MOSFET栅氧化层电容仿真模型。
附图说明
图1所示为标准MOSFET栅氧化层电容结构示意图。
图2所示为现有技术采用的MOSFET栅氧化层电容校准结构示意图。
图3所示为本发明较佳实施例的MOSFET栅氧化层电容校准结构示意图。
具体实施方式
以下结合附图给出本发明的具体实施方式，但本发明不限于以下的实施方式。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
请参考图3，图3所示为本发明较佳实施例的MOSFET栅氧化层电容校准结构示意图。
本发明提出一种MOSFET栅氧化层电容校准结构，包括：有源区本体100；栅极200，位于所述有源区本体100之上；源极110和漏极120，位于所述有源区本体100的两端，且所述源极110和所述漏极120分别位于所述栅极200的两侧；阱区300，位于所述有源区本体100和栅极200外侧，所述阱区300上设置有接触孔500。
根据本发明较佳实施例，所述源极110、漏极120和栅极200不具有接触孔，通过测量此结构得到寄生电容。
所述栅极200和阱区300设置有金属互连线400。进一步的，所述阱区300通过金属互连线400连接于所述源极110和漏极120。
本发明要解决的技术问题是改进现有的MOSFET栅氧化层电容校准结构，减小MOSFET栅氧化层电容测量值误差，以满足电路设计的要求。
为解决上述技术问题，本发明提供一种新的MOSFET栅氧化层电容校准结构，在现有的结构中保留有源区、栅极多晶硅，仅去除源漏和栅上的接触孔(图3)，通过这一结构更好地去除金属互连线寄生电容，对栅氧化层电容进行校准，从而提高电容测量值精确度。
MOSFET栅氧化层电容的真实电容值Cox为标准栅氧化层电容结构测量值Cox_meas减去栅氧化层电容校准结构测量值Cox_cal，即MOSFET栅氧化层电容的真实电容值Cox＝Cox_meas-Cox_cal。
综上所述，本发明提出的MOSFET栅氧化层电容校准结构，在通常的MOSFET栅氧化层电容校准结构中保留有源区和栅极多晶硅，仅去除源漏极和栅极上的contact，可以去除包括源漏互连线对栅的寄生电容、源漏互连线对阱的寄生电容、栅上互连线对阱的寄生电容等在内的一系列寄生电容，从而进行更为精确的校准，得到更准确的MOSFET栅氧化层电容仿真模型。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (4)

1.一种MOSFET栅氧化层电容校准结构，其特征在于，包括：
有源区本体；
栅极，位于所述有源区本体之上；
源极和漏极，位于所述有源区本体的两端，所述源极和所述漏极分别位于所述栅极的两侧，所述源极、漏极和栅极不具有接触孔；
阱区，位于所述有源区本体和栅极外侧，所述阱区上设置有接触孔。
2.根据权利要求1所述的MOSFET栅氧化层电容校准结构，其特征在于，通过测量此结构得到寄生电容。
3.根据权利要求1所述的MOSFET栅氧化层电容校准结构，其特征在于，所述栅极和阱区设置有金属互连线。
4.根据权利要求1所述的MOSFET栅氧化层电容校准结构，其特征在于，所述阱区通过金属互连线连接于所述源极和漏极。
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CN117410194B (zh) * 2023-09-08 2024-04-05 山东大学 一种SiC MOSFET各部分栅电容及器件沟道电容的精确提取方法

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CN101770965B (zh) * 2008-12-31 2012-05-16 中芯国际集成电路制造(上海)有限公司 接触孔与栅极之间电容的测试结构与测试方法
CN102136465B (zh) * 2010-01-27 2013-04-10 中芯国际集成电路制造(上海)有限公司 微电容mos变容管和变容二极管的开路去嵌测试结构
CN201956352U (zh) * 2010-12-27 2011-08-31 上海集成电路研发中心有限公司 Mosfet栅与源漏交叠电容的测试及校准结构
CN103839921B (zh) * 2012-11-26 2016-06-08 上海华虹宏力半导体制造有限公司 硅通孔的射频测试结构及寄生提取方法
CN105161487B (zh) * 2015-08-20 2018-10-16 上海华力微电子有限公司 一种互连寄生电阻电容校准结构
CN105428271B (zh) * 2015-12-22 2018-05-29 上海集成电路研发中心有限公司 射频mos器件的建模方法及测试结构
CN205749689U (zh) * 2016-05-27 2016-11-30 中芯国际集成电路制造(北京)有限公司 一种鳍式场效应晶体管寄生电容的测试结构

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