CN112666506A - 集成电路校准用在片电容标准样片 - Google Patents
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Abstract
本发明公开了一种集成电路校准用在片电容标准样片，属于集成电路领域，其包括由导电材料制成的电容结构、屏蔽结构、去嵌结构和定标结构，所述电容结构和去嵌结构用于设置在所述屏蔽结构内。所述电容结构包括用于与测量探针连接的两块电容基体，两块电容基体上分别设置有若干叉指结构，两块电容基体的叉指结构互相间隔形成电容；所述去嵌结构包括用于与测量探针连接的两块去嵌基体，两块去嵌基体与两块电容基体完全相同；定标结构用于对电容结构的几何尺寸进行定值。本发明的标准样片可用于集成电路在片小电容测试系统的校准，该标准样片的可复现的最小电容可达fF级别，通过设计屏蔽结构可固定标准样片的分布电容，提高了电容复现值的稳定性。
Description
技术领域
本发明涉及集成电路领域，特别是指一种集成电路校准用在片电容标准样片。
背景技术
半导体技术是当今世界最有活力的技术领域，集成电路是半导体技术的核心，已在军民各个领域的广泛应用，其技术水平的高低和产业规模的大小已成为衡量一个国家技术、经济发展和国防实力的重要标志。
金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor,MOSFET)简称金氧半场效晶体管，是集成电路的核心电子器件，正是在应用“按比例缩小(scaling down)定律”的基础上，MOSFET的特征尺寸按照“摩尔定律”持续快速缩小，推动集成电路的技术节点(technology node)不断向前推进，使集成电路不断获得更好的性能、更低的功耗和更高的集成度。目前，先进的28nm集成电路技术节点已经在工业界得到广泛应用。Intel的14nm集成电路技术已经进入市场。7nm技术节点集成电路技术的研发正在积极开展。国际半导体技术发展蓝图(International Technology Roadmap forSemiconductors,ITRS)对MOS器件沟道长度缩小的预测，到2020年高性能应用集成电路中MOS器件的沟长将小于10nm。此外，新兴纳米器件，如半导体纳米线、量子点和FinFET(FinField-Effect Transistor，鳍式场效应晶体管)类器件的尺寸也达到纳米级。
图1为常规平面体硅MOSFET结构示意图，随着平面体硅MOS器件尺寸不断按比例缩小，器件本身的静电学特性面临严峻的挑战。为了描述器件由于尺寸缩小引起的短沟道效应，可以用图2所示的双电容模型来近似等效常规平面体硅MOSFET。Cg为栅电容，Cd为漏端与沟道之间的有效电容，用来反映漏端与沟道区域之间的静电耦合。随着器件尺寸的缩小，Cd所占比例增大，即漏端的电势耦合作用变得更加明显，因此会导致明显的短沟道效应，表现为器件的亚阈特性恶化、泄漏电流增加和漏致势垒降低效应(Drain Induced BarrierLowering,DIBL)增强。
因此，诸如以上的关键参数(如栅-漏、源-漏，或栅-沟道电容)决定着器件的电学特性，准确测得它们的量值对于集成电路研发过程中器件模型建立和指导器件设计具有重要意义，是集成电路研发核心技术之一。
集成电路在片测试用于测试器件参数是否满足设计要求，是芯片研发或制造过程中的必备手段。随着集成电路器件的发展至纳米领域，纳米器件参数的测试对现有的测量手段提出了更高的要求。目前在片测试系统缺乏小电容标准样片，无法保证纳米集成电路测试结果的准确性，制约了集成电路的发展。
发明内容
本发明提供一种集成电路校准用在片电容标准样片，本发明可复现的最小电容可达fF级别，并且提高了电容复现值的稳定性。
为解决上述技术问题，本发明提供技术方案如下：
本发明提供一种集成电路校准用在片电容标准样片，包括由导电材料制成的电容结构、屏蔽结构、去嵌结构和定标结构，所述电容结构和去嵌结构用于设置在所述屏蔽结构内，其中：
所述电容结构包括用于与测量探针连接的两块电容基体，两块电容基体上分别设置有若干叉指结构，两块电容基体的叉指结构互相间隔形成电容；所述去嵌结构包括用于与测量探针连接的两块去嵌基体，两块去嵌基体与两块电容基体完全相同；
所述定标结构用于对所述电容结构的几何尺寸进行定值。
进一步的，所述电容基体包括位于外侧的基础区和位于内侧的延伸区，所述延伸区的总宽度小于所述基础区的宽度，所述基础区用于与测量探针连接，所述延伸区与所述叉指结构连接。
进一步的，所述屏蔽结构包括环形屏蔽框，所述环形屏蔽框的四个角上设置有用于与探针连接的方形连接块。
进一步的，所述电容基体与所述叉指结构为一体成型的结构。
进一步的，所述基础区和延伸区为一体成型的结构。
进一步的，所述环形屏蔽框和连接块为一体成型的结构。
进一步的，所述定标结构包括设置在硅片上的若干横向金属线条和若干纵向金属线条。
进一步的，所述电容结构、屏蔽结构和去嵌结构的材质为金属。
本发明具有以下有益效果：
本发明的标准样片可用于集成电路在片小电容测试系统的校准，该标准样片的可复现的最小电容可达fF级别，通过设计屏蔽结构可固定标准样片的分布电容，提高了电容复现值的稳定性。本发明可用于国内集成电路在片小电容测试系统的校准，对于实现在片小电容量值的量值溯源、确保集成电路测试结果量值准确具有重要意义。
附图说明
图1为常规平面体硅MOSFET结构的示意图；
图2为MOS器件的双电容模型示意图；
图3为本发明的电容结构的示意图；
图4为本发明的屏蔽结构的示意图；
图5为本发明的去嵌结构的示意图；
图6为本发明的定标结构的示意图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明实施例提供一种集成电路校准用在片电容标准样片，如图3-5所示，包括由导电材料制成的电容结构100、屏蔽结构200、去嵌结构300和定标结构400，电容结构100和去嵌结构300用于设置在屏蔽结构200内，定标结构用于对电容结构的几何尺寸进行定值；其中：
电容结构100包括用于与测量探针连接的两块电容基体110，两块电容基体110上分别设置有若干叉指结构120，两块电容基体110的叉指结构120互相间隔形成电容，如图3所示，虚线中为形成的电容区130；去嵌结构300包括用于与测量探针连接的两块去嵌基体310，两块去嵌基体310与两块电容基体110完全相同。
目前集成电路发展至纳米尺寸后，在片小电容参数的测试系统校准成为制约集成电路发展的瓶颈，本发明的标准样片用于在片小电容测试系统校准。本发明中，电容结构采用叉指结构来实现，使用时，将两块电容基体靠近，使得两块电容基体的叉指结构互相间隔插在一起，形成上下依次互相间隔的结构，即为图3所示的电容区，改变叉指的长度和叉指之间的距离，可以实现不容的电容值，本发明的尺寸为微米级，可复现的最小电容可达fF级别。通过对电容区的几何结构尺寸的精确定值，可以计算到电容区的电容值。
对在片小电容参数测试系统进行校准时，将在片小电容参数测试系统的两个测量探针分别与两块电容基体连接，可以测量得到整个电容结构的电容C1。我们实际需要的是电容区的电容，因为本发明的标准样片复现的电容值较小，电容区电容值容易受到两探针之间的寄生电容的影响，因此通过去嵌结构去除寄生电容的影响。去嵌结构与电容结构相比去掉了中间的叉指结构，其他完全相同。将在片小电容参数测试系统的两个测量探针分别与两块去嵌基体连接，测量寄生电容C0(C＝C1-C0)。将整个电容结构的电容C1减去寄生电容C0即为电容区的电容C。然后通过定标结构测量电容区的叉指结构的尺寸，根据叉指结构的尺寸估算电容区的精确电容值C’。最后将测量得到的电容区的电容C与计算得到的电容区的精确电容值C’进行比较，对在片小电容参数测试系统进行校准。若C与C’差异较大，则需重新校正测试系统，若C与C’差异较小，则以C为该电容的值。
上述整个测量过程在屏蔽结构内进行，屏蔽外界对测试的影响，并且屏蔽结构还能够将电容结构进行固定，测试时，屏蔽结构连接固定电位或接地。
本发明的标准样片可用于集成电路在片小电容测试系统的校准，该标准样片的可复现的最小电容可达fF级别，通过设计屏蔽结构可固定标准样片的分布电容，提高了电容复现值的稳定性。本发明可用于国内集成电路在片小电容测试系统的校准，对于实现在片小电容量值的量值溯源、确保集成电路测试结果量值准确具有重要意义。
电容基体110包括位于外侧的基础区111和位于内侧的延伸区112，延伸区112的总宽度小于基础区111的宽度，基础区111用于与测量探针连接，延伸区112与叉指结构120连接，延伸区的作用是增加测量探针与电容区的距离，可避免测量探针结构对电容的影响。
屏蔽结构200包括环形屏蔽框210，环形屏蔽框210的四个角上设置有用于与探针连接的方形连接块220。测试时，用探针连接方形连接块并连接固定电位或接地。
使用时，探针与连接块连接并施加电压，通电的环形屏蔽框用来终止电力线，屏蔽外界对测试的影响。
本发明中，为减少工艺复杂性，并且提高加工精度，电容基体110与叉指结构120为一体成型的结构，基础区111和延伸区112为一体成型的结构，环形屏蔽框210和连接块220为一体成型的结构。
如图6所示，前述的定标结构400包括设置在硅片上的若干横向金属线条410和若干纵向金属线条420。
为计算得到准确的电容值，需要精确测量叉指结构的尺寸，但是由于样片结构复杂，直接对叉指尺寸定值比较困难。因此，本发明设计了专门的定标结构，其包括若干的横向金属线条和纵向金属线条，用于在定标结构通过横向金属线条和纵向金属线条测量叉指结构的几何尺寸，完成标准样片结构几何量值溯源，确保量值的准确。
电容结构100、屏蔽结构200和去嵌结构300的材质优选为Au、Pt等金属。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (8)
1.一种集成电路校准用在片电容标准样片，其特征在于，包括由导电材料制成的电容结构、屏蔽结构、去嵌结构和定标结构，所述电容结构和去嵌结构用于设置在所述屏蔽结构内，其中：
所述电容结构包括用于与测量探针连接的两块电容基体，两块电容基体上分别设置有若干叉指结构，两块电容基体的叉指结构互相间隔形成电容；所述去嵌结构包括用于与测量探针连接的两块去嵌基体，两块去嵌基体与两块电容基体完全相同；
所述定标结构用于对所述电容结构的几何尺寸进行定值。
2.根据权利要求1所述的集成电路校准用在片电容标准样片，其特征在于，所述电容基体包括位于外侧的基础区和位于内侧的延伸区，所述延伸区的总宽度小于所述基础区的宽度，所述基础区用于与测量探针连接，所述延伸区与所述叉指结构连接。
3.根据权利要求2所述的集成电路校准用在片电容标准样片，其特征在于，所述屏蔽结构包括环形屏蔽框，所述环形屏蔽框的四个角上设置有用于与探针连接的方形连接块。
4.根据权利要求3所述的集成电路校准用在片电容标准样片，其特征在于，所述电容基体与所述叉指结构为一体成型的结构。
5.根据权利要求3所述的集成电路校准用在片电容标准样片，其特征在于，所述基础区和延伸区为一体成型的结构。
6.根据权利要求3所述的集成电路校准用在片电容标准样片，其特征在于，所述环形屏蔽框和连接块为一体成型的结构。
7.根据权利要求1-6任一所述的集成电路校准用在片电容标准样片，其特征在于，所述定标结构包括设置在硅片上的若干横向金属线条和若干纵向金属线条。
8.根据权利要求7所述的集成电路校准用在片电容标准样片，其特征在于，所述电容结构、屏蔽结构和去嵌结构的材质为金属。
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