CN115985889A - 一种接触插塞的测试结构及其形成方法、测试方法 - Google Patents

Abstract

本公开实施例公开了一种接触插塞的测试结构，所述测试结构包括：衬底；设置于所述衬底上的多个有源区域；设置于所述衬底上的多个接触插塞，同一所述有源区域上形成至少两个接触插塞，且所述接触插塞的底部与所述有源区域电连接；多个连接件，每一所述连接件电连接分别位于不同有源区域上的所述接触插塞，使得所述有源区域、所述接触插塞和所述连接件形成串联结构；位于所述衬底上的多个伪栅极，所述伪栅极至少位于所述接触插塞的一侧。本公开的测试结构与实际集成电路应用的结构更加接近，这样的测试结构更加能够反映接触插塞的工艺情况，可以较准确的测试出接触插塞的电阻值。

Description

一种接触插塞的测试结构及其形成方法、测试方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种接触插塞的测试结构及其形成 方法、测试方法。

背景技术

随着技术的发展，集成电路内包含的晶体管等半导体器件的数目越来越多， 为了将半导体器件连接起来，集成电路内一般设置有多个金属层。半导体器件 通过导电插塞与金属层连接，各金属层之间则通过通孔连接。其中，互连金属 层与衬底中的晶体管等半导体器件之间的导通是通过接触插塞实现的。随着半 导体器件特征尺寸不断微缩，运行速度不断提高，接触插塞电阻值的微小变化 就会对整个集成电路产生巨大影响。因此，寻求一种能准确反映接触插塞中工 艺情况的测试结构是本领域技术人员需要解决的课题。

发明内容

有鉴于此，本公开实施例为解决背景技术中存在的至少一个问题而提供一 种接触插塞的测量方法。

为达到上述目的，本公开的技术方案是这样实现的：

根据本公开实施例提供了一种接触插塞的测试结构，包括：

衬底；设置于所述衬底上的多个有源区域；设置于所述衬底上的多个接触 插塞，同一所述有源区域上形成至少两个接触插塞，且所述接触插塞的底部与 所述有源区域电连接；多个连接件，每一所述连接件电连接分别位于不同有源 区域上的所述接触插塞，使得所述有源区域、所述接触插塞和所述连接件形成 串联结构；位于所述衬底上的多个伪栅极，所述伪栅极至少位于所述接触插塞 的一侧。

上述方案中，多个所述伪栅极相互平行排列，且至少一个所述伪栅极位于 同一所述有源区域上的两个所述接触插塞之间，所述伪栅极部分覆盖所述有源 区域，且所述伪栅极的宽度小于所述有源区域的宽度。

上述方案中，多个所述伪栅极相互平行排列，且所述伪栅极位于相邻的所 述有源区域之间，且所述伪栅极的宽度小于相邻所述有源区域的宽度。

上述方案中，至少一个所述接触插塞的侧壁具有凹陷部，所述接触插塞的 侧壁在所述凹陷部处沿侧向方向向内凹陷，且所述凹陷部位于所述接触插塞的 朝向相邻的所述伪栅极的一侧。

上述方案中，所述有源区域、所述接触插塞和所述连接件以迂回的方式排 列成一蛇形结构。

上述方案中，同一接触插塞的两侧存在伪栅极，其中一侧的伪栅极覆盖所 述有源区域。

上述方案中，所述接触插塞的材料和所述连接件的材料相同。

本公开实施例还提供了一种接触插塞的测试结构，包括：

衬底；设置于所述衬底上的多个有源区域，所述有源区域包括两个源漏掺 杂区和位于两个所述源漏掺杂区之间的沟道掺杂区；设置于所述沟道掺杂区上 的栅极，所述栅极、位于所述栅极底部的沟道掺杂区以及位于所述栅极两侧的 源漏掺杂区构成晶体管；设置于所述衬底上的多个接触插塞，所述接触插塞的 底部与所述晶体管的源漏掺杂区电连接；多个连接件，每一所述连接件电连接 相邻两个所述晶体管上的接触插塞，使得所述有源区域、所述接触插塞和所述 连接件形成串联结构。

上述方案中，至少一个所述接触插塞的侧壁具有凹陷部，所述接触插塞的 侧壁在所述凹陷部处沿侧向方向向内凹陷，且所述凹陷部位于所述接触插塞的 朝向相邻的所述栅极的一侧。

上述方案中，所述有源区域、所述接触插塞和所述连接件以迂回的方式排 列成一蛇形结构。

本公开实施例还提供了一种接触插塞的测试结构的形成方法，包括：

提供衬底；在所述衬底上形成多个有源区域；在所述衬底上形成伪栅极堆 叠；刻蚀所述伪栅极堆叠，形成多个伪栅极；在所述衬底上形成介质层，所述 介质层覆盖所述伪栅极；刻蚀所述介质层，形成接触孔，同一所述有源区域上 形成至少两个接触孔，所述接触孔至少位于所述伪栅极的一侧；沉积导电材料， 所述导电材料填充所述接触孔形成接触插塞，所述接触插塞的底部与所述有源 区域电连接，继续沉积导电材料形成覆盖所述介质层表面的导电材料覆盖层； 图案化所述导电材料覆盖层，形成多个连接件，每一所述连接件电连接分别位 于不同有源区域上的所述接触插塞，使得所述有源区域、所述接触插塞和所述 连接件形成串联结构。

上述方案中，在所述衬底上形成多个有源区域；在所述衬底上形成伪栅极 堆叠，包括：在所述衬底上形成掩膜层，刻蚀所述掩膜层形成有源区域开口； 掺杂从所述有源区域开口暴露的所述衬底，形成有源区域；在形成有源区域之 后，沉积伪栅极堆叠。

上述方案中，所述有源区域包括源漏掺杂区，且所述源漏掺杂区的掺杂类 型为N型或者P型的一种。

本公开实施例还提供了一种接触插塞的测试结构的形成方法，包括：

提供衬底；在所述衬底上形成沟道掺杂区；在所述衬底上形成栅极堆叠； 刻蚀所述栅极堆叠，形成多个栅极；在所述栅极的两侧衬底内形成多个源漏掺 杂区，由位于所述栅极两侧的源漏掺杂区和位于栅极底部的沟道掺杂区构成有 源区域，所述有源区域和所述栅极构成晶体管；在所述衬底上形成介质层，所 述介质层覆盖所述栅极；刻蚀所述介质层，形成接触孔；沉积导电材料，所述 导电材料填充所述接触孔形成接触插塞，所述接触插塞的底部与所述源漏掺杂 区电连接，继续沉积导电材料，形成覆盖所述介质层表面的导电材料覆盖层； 图案化所述导电材料覆盖层，形成多个连接件，每一所述连接件电连接相邻两 个所述晶体管上的接触插塞，使得所述有源区域、所述接触插塞和所述连接件 形成串联结构。

上述方案中，在所述栅极的两侧衬底内形成多个源漏掺杂区，包括：形成 覆盖所述栅极侧壁的侧墙结构；以所述栅极与所述侧墙结构为掩膜，自对准离 子注入源漏掺杂离子，形成源漏掺杂区。

上述方案中，所述沟道掺杂区通过离子注入掺杂第一离子类型，所述源漏 掺杂区通过离子注入掺杂第二离子类型，所述第一、第二离子类型为N型或者 P型的一种，且所述第一离子与所述第二离子的类型相反。

本公开实施例还提供了一种接触插塞的测试方法，上述方案中的测试结构， 所述测试方法包括：

在串联结构中选择两个不同的接触插塞，分别作为输入端和输出端；将串 联在所述两个接触插塞之间的晶体管的栅极加工作电压，使得晶体管导通；在 输入端连接第一测试端，在输出端连接第二测试端，第一测试端和第二测试端 分别连接恒流源，形成第一回路，以获取测试电流；在输入端连接第三测试端， 在输出端连接第四测试端，第三测试端和第四测试端分别连接电压表，形成第 二回路，以获取测试电压；由测试电压除以测试电流得出测试电阻；将所述测 试电阻与预先设定的理想电阻范围进行比较，若所述测试电阻在所述理想电阻 范围内则判定接触插塞的性能合格。

本公开实施例提供了一种接触插塞的测试结构，包括：衬底；设置于所述 衬底上的多个有源区域；设置于所述衬底上的多个接触插塞，同一所述有源区 域上形成至少两个接触插塞，且所述接触插塞的底部与所述有源区域电连接； 多个连接件，每一所述连接件电连接分别位于不同有源区域上的所述接触插塞， 使得所述有源区域、所述接触插塞和所述连接件形成串联结构；位于所述衬底 上的多个伪栅极，所述伪栅极至少位于所述接触插塞的一侧。如此，使得测试 结构与实际集成电路应用的结构更加接近，这样的测试结构更加能够反映接触 插塞的工艺情况，可以较准确的测试出接触插塞的电阻值。

本公开附加的方面和优点将在下面的描述中部分给出，部分将从下面的描 述中变得明显，或通过本公开的实践了解到。

附图说明

图1a为相关技术的接触插塞测试结构的平面示意图；

图1b为相关技术的接触插塞测试结构的剖面示意图；

图2a为本公开实施例提供的接触插塞测试结构的平面示意图；

图2b为本公开实施例提供的接触插塞测试结构的剖面示意图；

图3为本公开实施例提供的接触插塞测试结构的的局部放大示意图；

图4a为本公开另一实施例提供的接触插塞测试结构的平面示意图；

图4b为本公开另一实施例提供的接触插塞测试结构的剖面示意图；

图5a为本公开另一实施例提供的接触插塞测试结构的平面示意图；

图5b为本公开另一实施例提供的接触插塞测试结构的剖面示意图；

图6a为本公开另一实施例提供的接触插塞测试结构的平面示意图；

图6b为本公开另一实施例提供的接触插塞测试结构的剖面示意图；

图6c为本公开另一实施例提供的接触插塞测试结构的平面示意图；

图7a为本公开另一实施例提供的接触插塞测试结构的平面示意图；

图7b为本公开另一实施例提供的接触插塞测试结构的剖面示意图；

图7c为本公开另一实施例提供的接触插塞测试结构的平面示意图；

图7d为本公开另一实施例提供的接触插塞测试结构的剖面示意图；

图8a为本公开另一实施例提供的接触插塞测试结构的平面示意图；

图8b为本公开另一实施例提供的接触插塞测试结构的剖面示意图；

图8c为本公开另一实施例提供的接触插塞测试结构的平面示意图；

图8d为本公开另一实施例提供的接触插塞测试结构的剖面示意图；

图9为本公开实施例提供的接触插塞测试结构的形成方法的流程图；

图10a至图10h为本公开实施例提供的接触插塞测试结构在制备过程中的 器件结构示意图。

图11为本公开另一实施例提供的接触插塞测试结构的形成方法的流程图；

图12a至图12i为本公开另一实施例提供的接触插塞测试结构在制备过程 中的器件结构示意图；

图13为本公开实施例提供的接触插塞测试结构的电路结构示意图。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中 显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开， 而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能 够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的 技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理 解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多 个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于 本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特 征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。 自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或 “耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连 接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称 为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其 它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、 层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教 导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、 区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公 开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中 所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的 取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如， 如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或 “在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语 “在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向 (旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。 在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式， 除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在 该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在， 但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存 在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构， 以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这 些详细描述外，本公开还可以具有其他实施方式。

附图1a是一种接触插塞测试结构的平面示意图，附图1b为沿虚线处的剖 面示意图，如附图1a-1b所示，该测试结构包括：衬底101；连接件103；有源 区域105；接触插塞107。其中，接触插塞107的底部耦合到有源区域105，接 触插塞107的顶部耦合至连接件103；所述衬底101上还包括介质层109，所述 介质层109覆盖所述衬底101，所述接触插塞107形成在所述介质层109内。 相邻接触插塞通过有源区域或连接件电连接，从而形成串联结构，这种测试结 构通称为链接触结构。链接触结构的首尾连接件可分别耦合测试垫，用于测试信号的输入输出。

整个测试结构的电阻由接触插塞电阻、有源区域电阻和连接件电阻串联所 得。通过施加测试电压，得到测试电流。由于上层的连接件和有源区域的电阻 远小于接触插塞的电阻，因而可以省略。由测试电压与测试电流得到测试电路 总阻值，由该阻值除以接触插塞的个数，即可得到单个接触插塞的电阻值。由 于上述测试结构中的接触插塞的周围环境与实际集成电路应用中的接触插塞的 周围环境相差较大，这会导致上述测试结构测量得到的接触插塞的电阻值与实 际应用中的接触插塞的电阻值差异较大，无法反映出接触插塞的真实电阻值。

基于此，本公开实施例提供了一种接触插塞的测试结构，附图2a是本公开 实施例提供的接触插塞测试结构的平面示意图，附图2b为沿附图2a中虚线处 的剖面示意图，参考附图2a-2b，所述结构包括：衬底101；设置于所述衬底上 的多个有源区域105；设置于所述衬底上的多个接触插塞107，同一所述有源区 域上形成至少两个接触插塞，且所述接触插塞107的底部与所述有源区域105 电连接；多个连接件103，每一所述连接件103电连接分别位于不同有源区域 105上的所述接触插塞107，使得所述有源区域105、所述接触插塞107和所述 连接件103形成串联结构；位于所述衬底上的多个伪栅极211，所述伪栅极211 至少位于所述接触插塞107的一侧。如图2b所示，所述衬底101上还包括介质 层109，所述介质层109覆盖所述衬底101，所述接触插塞107形成在所述介质 层109内。

如此，使得测试结构与实际集成电路应用的结构更加接近，这样的测试结 构更加能够反映接触插塞的工艺情况，可以较准确的测试出接触插塞的电阻值。

在实际操作中，所述衬底可以是硅、硅锗、锗或其他合适的半导体。所述 有源区域可以通过掺杂诸如磷、砷、其他n型掺杂剂或其组合的n型掺杂剂来 形成N型掺杂区；并且可以通过掺杂诸如硼、铟、其他p型掺杂剂或其组合的 p型掺杂剂来形成P型掺杂区，在实际操作中，所述有源区域105包括源漏掺 杂区。所述连接件103的材料例如可以为导电材料，包括但不限于钨(W)、钴 (Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。所述接触插塞 107的底部与所述有源区域105电连接还可以通过金属硅化物层实现欧姆接触， 以降低串联电阻。所述金属硅化物层中包括铁、钴、镍、铂或它们合金的硅化 物，例如低电阻率的硅化镍、硅化铂、硅化钴或其合金。

在一些具体实施例中，如附图2a-2b所示，多个所述伪栅极211相互平行 排列，且至少一个所述伪栅极211位于同一所述有源区域105上的两个所述接 触插塞107之间，所述伪栅极211部分覆盖所述有源区域105，且所述伪栅极 211的宽度W2小于所述有源区域105的宽度W1。在一些其他实施例中，所述 接触插塞107的材料和所述连接件103的材料可以相同。例如，在介质层109 中形成通孔结构后，通过沉积导电材料，形成接触插塞107，再继续沉积导电 材料形成覆盖所述介质层109表面的导电材料覆盖层，图案化所述导电材料覆盖层，形成多个连接件103。一方面可以简化工艺流程，并且可以降低连接件 与接触插塞之间的接触电阻。

在一些实施例中，如图2b所示，至少一个所述接触插塞107的侧壁具有凹 陷部110，所述接触插塞107的侧壁在所述凹陷部处沿侧向方向向内凹陷，且 所述凹陷部位于所述接触插塞的朝向相邻的所述伪栅极的一侧。由于实际应用 中的接触插塞处在真实的集成电路环境中，集成电路制备工艺中的一些工艺环 节会对接触插塞的形貌产生影响，例如在接触插塞的侧壁上形成凹陷等，这会 对接触插塞的电阻值产生影响。本公开实施例提供的接触插塞的测试结构中伪 栅极通常在接触插塞之前形成，由于接触插塞与伪栅极之间距离很小，在后续 打孔填充导电材料形成接触插塞时，由于附近伪栅极的存在，往往会在接触插 塞靠近伪栅极的一侧形成如图2b所示的凹陷部。这使得本公开实施例提供的接 触插塞在形貌上更加接近实际应用在集成电路中的接触插塞，能够进一步提高 接触插塞电阻值测量的准确性。

图3是图2b中虚线圈内结构的放大示意图，如图3所示，在一些实施例中， 至少一个所述有源区域105的位于所述伪栅极211下方的部分的上表面高于位 于所述接触插塞107与所述伪栅极211之间的部分的上表面，也即图3中的高 度H大于h。由于实际应用中的接触插塞处在真实的集成电路环境中，集成电 路制备工艺中的一些工艺环节会对衬底的表面高度产生影响，例如栅线的制备 会导致栅线两侧衬底的表面发生下陷等问题，这导致真实环境中的接触插塞的 底端与衬底之间形成的接合面低于理想情形下接触插塞底端与衬底之间的接合 面，也就是说，在实际应用环境中的接触插塞的高度高于理想情形，这导致实 际接触插塞电阻值与理想情况存在差异。本公开实施例提供的接触插塞的测试 结构，刻蚀形成伪栅极的制备工艺会对伪栅极两侧的衬底的表面产生一定的刻 蚀作用，这使得伪栅极两侧衬底的上表面下降，那么，后续形成的接触插塞的 底端与有源区域之间的接合面下降，也即使得接触插塞的高度增加。这使得本 公开实施例提供的接触插塞更加接近实际应用在集成电路中的接触插塞，从而 能够进一步提高接触插塞电阻值测量的准确性。

在另一实施方式中，如附图4a-4b所示，附图4a是本公开实施例提供的接 触插塞测试结构的平面示意图，附图4b为沿附图4a中虚线处的剖面示意图， 多个所述伪栅极211相互平行排列，且所述伪栅极211位于有源区域105阵列 中相邻的两列所述有源区域105之间的区域，且所述伪栅极的宽度W2小于等 于相邻的两列所述有源区域之间的距离W3。这里，伪栅极211在相邻两个串 联的接触插塞107之间，连接件103跨过所述伪栅极211连接位于伪栅极211 两侧的两个接触插塞107。

在另一实施方式中，如附图5a-5b所示，附图5a是本公开实施例提供的接 触插塞测试结构的平面示意图，附图5b为沿附图5a中虚线处的剖面示意图， 多个所述伪栅极211相互平行排列，且所述伪栅极211位于有源区域105阵列 中相邻的两行所述有源区域105之间的区域，且所述伪栅极211的宽度W2小 于等于相邻两行所述有源区域105之间的距离W4。

在上述的实施方式中，伪栅极形成于相邻的有源区域之间的区域，在工艺 上可以在衬底上先形成伪栅极图案，再在伪栅极两侧离子注入形成有源区，一 方面相比于在有源区上形成伪栅极的方案简化了工艺流程，另一方面该流程更 加接近实际集成电路应用下接触插塞的工艺。

在另一实施方式中，如附图6a-6b所示，附图6a是本公开实施例提供的接 触插塞测试结构的平面示意图，附图6b为沿附图6a中虚线处的剖面示意图， 多个伪栅极211平行排布，且所述伪栅极211的延伸方向与有源区域阵列中每 列所述有源区域的排布方向平行，且每个接触插塞107的两侧均设置有伪栅极211。如此，接触插塞的两个侧面均与伪栅极相邻，这使得本公开实施方式中的 测试结构更加接近真实的集成电路环境，进一步提高接触插塞电阻值测量的准 确性。

在以上的各实施方式中，有源区域阵列为行列垂直的排布方式，然而，上 述排布方式仅为一种实施方式的举例，应当理解的是，可以采用各种排布形式 实现本公开，而不应被这里阐述的具体实施方式所限制。例如，在另一实施方 式中，如附图6c所示，附图6c为本公开实施例提供的接触插塞测试结构的平 面示意图，有源区域105阵列的行延伸方向与列延伸方向不垂直，所述伪栅极 211延伸的方向与有源区域阵列的行延伸方向垂直，且与有源区域阵列的列延 伸方向呈一定夹角，位于相邻两伪栅极211之间的所述连接件103的延伸方可 以平行于伪栅极的延伸方向，这可以进一步提高器件的集成度。

在一些其他实施例中，如图6c所示，所述有源区域105、所述接触插塞107 和所述连接件103以迂回的方式排列成一蛇形结构。在一些具体实施例中，有 源区域105排列成阵列结构，相邻的两个接触插塞通过有源区域或连接件相连 以L型、U形、M型、S型或W形的线性方式进行排列或以迂回的方式形成蛇 形的串联结构。如此，通过迂回蛇形串联方式的设计，能够提高测试结构的排 布集成度并实现测试结构的小型化。

基于上述方案的测试结构，本实施例还提供了一种接触插塞的测试方法， 所述测试方法包括：在串联结构中选择两个不同的接触插塞，分别作为输入端 和输出端。在输入端连接第一测试端，在输出端连接第二测试端，第一测试端 和第二测试端分别连接恒流源，形成第一回路，以获取测试电流，例如记为I。 在输入端连接第三测试端，在输出端连接第四测试端，第三测试端和第四测试 端分别连接电压表，形成第二回路，以获取测试电压，例如记为U。由测试电 压U除以测试电流I得出测试电阻。将所述测试电阻与预先设定的理想电阻范 围进行比较，若所述测试电阻在所述理想电阻范围内则判定接触插塞的性能合格。反之，则该串联结构中存在至少一个接触插塞的性能存在异常。

本公开另一实施例还提供了一种接触插塞的测试结构，附图7a是本公开实 施例提供的接触插塞测试结构的平面示意图，附图7b为沿附图7a中虚线处的 剖面示意图，参考附图7a-7b，包括：衬底101；设置于所述衬底上的多个有源 区域705，所述有源区域705包括两个源漏掺杂区705-1和位于两个所述源漏掺 杂区705-1之间的沟道掺杂区705-2；设置于所述沟道掺杂区705-2上的栅极 711，有源区域705与栅极711构成晶体管713，也即位于所述栅极711底部的 沟道掺杂区705-2以及位于所述栅极两侧的源漏掺杂区705-1与栅极711构成 晶体管713；设置于所述衬底101上的多个接触插塞107，所述接触插塞107 的底部与所述晶体管713的源漏掺杂区705-1电连接；多个连接件103，每一所 述连接件103电连接相邻两个所述晶体管713上的接触插塞107，使得所述有 源区域705、所述接触插塞107和所述连接件103形成串联结构。附图7b为沿 虚线处的剖面示意图，所述衬底101上还包括介质层109，所述介质层109覆 盖所述衬底101，所述接触插塞107形成在所述介质层109内。

如此，使得测试结构与实际集成电路应用的结构最为接近，这样的测试结 构更加能够反映接触插塞的实际工艺情况，可以较准确的测试出接触插塞的电 阻值。

在实际操作中，所述衬底101可以是硅、硅锗、锗或其他合适的半导体。 所述源漏掺杂区705-1或所述沟道掺杂区705-2可以通过掺杂诸如磷、砷、其 他n型掺杂剂或其组合的n型掺杂剂来形成N型掺杂区；并且可以通过掺杂诸 如硼、铟、其他p型掺杂剂或其组合的p型掺杂剂来形成P型掺杂区。具体的， 所述沟道掺杂区705-2的掺杂离子类型与所述源漏掺杂区705-1的掺杂离子类 型相反。所述连接件103的材料例如可以为导电材料，包括但不限于钨(W)、 钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。所述接触插塞107的底部与所述源漏掺杂区705-1电连接还可以通过金属硅化物层实现欧 姆接触，以降低串联电阻。所述金属硅化物层中包括铁、钴、镍、铂或它们合 金的硅化物，例如低电阻率的硅化镍、硅化铂、硅化钴或其合金。

在一些其他实施例中，所述接触插塞107的材料和所述连接件103的材料 相同。例如，在介质层109中形成通孔结构后，通过沉积导电材料，形成接触 插塞107，再继续沉积导电材料形成覆盖所述介质层109表面的导电材料覆盖 层，图案化所述导电材料覆盖层，形成多个连接件103。一方面可以简化工艺 流程，并且可以降低连接件与接触插塞之间的接触电阻。

在一些其他实施例中，至少一个所述接触插塞107的侧壁具有凹陷部，所 述接触插塞107的侧壁在所述凹陷部处沿侧向方向向内凹陷，且所述凹陷部位 于所述接触插塞的朝向相邻的所述栅极的一侧(图7b中未示出，可参考图2b 中的凹陷结构)。由于实际应用中的接触插塞处在真实的集成电路环境中，集成 电路制备工艺中的一些工艺环节会对接触插塞的形貌产生影响，例如在接触插 塞的侧壁上形成凹陷等，这会对接触插塞的电阻值产生影响。本公开实施例提 供的接触插塞的测试结构中栅极通常在接触插塞之前形成，由于接触插塞与栅 极之间距离很小，在后续打孔填充导电材料形成接触插塞时，由于附近栅极的 存在，往往会在接触插塞靠近栅极的一侧形成如图2b所示的凹陷部。这使得本 公开实施例提供的接触插塞在形貌上更加接近实际应用在集成电路中的接触插 塞，进而能够提高接触插塞电阻值测量的准确性。

在一些其他实施例中，至少一个所述衬底的位于所述栅极下方的部分的上 表面高于位于所述接触插塞与所述栅极之间的部分的上表面(图7b中未示出， 可参考图3)。由于实际应用中的接触插塞处在真实的集成电路环境中，集成电 路制备工艺中的一些工艺环节会对衬底的表面高度产生影响，例如栅线的制备 会导致衬底的表面发生下陷等问题，这导致真实环境中的接触插塞的底端与衬 底的表面之间形成的接合面低于理想情形下接触插塞底端与衬底表面之间的接 合面，也就是说，在实际应用环境中的接触插塞的高度高于理想情形，因而实 际应用中的接触插塞电阻与理想情形不同。本公开实施例提供的接触插塞的测 试结构中，刻蚀形成栅极的制备工艺会对位于栅极两侧的待形成源漏掺杂区的衬底表面产生一定的刻蚀作用，这最终会导致位于栅极两侧的源漏掺杂区的上 表面下降，位于栅极两侧的源漏掺杂区的上表面低于位于栅极下方的衬底的上 表面，那么，后续形成的接触插塞的底端与源漏掺杂区之间的接合面下降，也 即使得接触插塞的高度增加。这使得本公开实施例提供的接触插塞更加接近实 际应用在集成电路中的接触插塞，进而能够提高接触插塞电阻值测量的准确性。

在上述的实施方式中，有源区域705均为行列垂直的排布方式，然而，上 述排布方式仅为一种实施方式的举例，应当理解的是，可以采用各种排布形式 实现本公开，而不应被这里阐述的具体实施方式所限制。例如，在另一实施方 式中，如附图7c-7d所示，有源区域705阵列的行延伸方向与列延伸方向不垂 直，所述栅极711延伸的方向与有源区域705阵列的行延伸方向垂直，且与有 源区域705阵列的列延伸方向呈一定夹角，位于相邻两栅极711之间的所述连 接件103的延伸方向平行于栅极711的延伸方向，这可以提高器件的集成度。

在另一实施方式中，图8a为本公开另外的实施例提供的接触插塞测试结构 的平面示意图，图8b为图8a中虚线处的剖面示意图；如图8a-8b所示，所述 有源区域705、所述接触插塞107和所述连接件103以迂回的方式排列成一蛇 形结构。例如，有源区域705排列成阵列结构，相邻的两个接触插塞通过晶体 管或连接件相连以L型、U形、M型、S型或W形的线性方式进行排列或以迂 回的方式形成蛇形串联结构。如此，通过迂回蛇形串联方式的设计，能够提高 测试结构的排布集成度并实现测试结构的小型化。

在另一实施方式中，图8c为本公开另一实施例提供的接触插塞测试结构的 平面示意图，图8d为图8c中沿行延伸方向的虚线处的剖面示意图；如图8c-8d 所示，包括多个有源区域705，位于有源区域705上的多个接触插塞107和电 连接接触插塞的连接件103；其中，多个所述有源区域705、所述接触插塞107 和所述连接件103以迂回的方式排列成一蛇形结构。多个栅极711相互平行排 列且沿列延伸方向延伸，其中，相邻的两个栅极711，一个位于有源区域705 上，另一个位于相邻两个有源区域705之间的衬底上。如图8d所示的剖面结构， 有源区域705包括两个源漏掺杂区705-1和位于两个所述源漏掺杂区705-1之 间，且位于栅极711下方的沟道掺杂区705-2，所述有源区域705和其上的栅极 711构成晶体管713。同一所述源漏掺杂区705-1上设置两个接触插塞107，所 述两个接触插塞107位于栅极711的同一侧。在进行接触插塞电阻测量时，不 需要在栅极711上额外施加电压，晶体管713不需要导通，电流不经过沟道掺 杂区705-2，而是通过连接于同一源漏掺杂区705-1上的两个接触插塞经由共同 连接的源漏掺杂区和所述连接件以迂回的方式排列成一蛇形结构来实现导通。 如此，完全表征了晶体管的真实工艺制造环境，还原了接触插塞的实际器件环境，同时在测量接触插塞的电阻时，不需要对晶体管进行开启，进而能够避免 增加和改变测量条件，从而巧妙和准确地测量出接触插塞的电阻值。

在一些实施例中，所述源漏掺杂区705-1还可以包括LDD区和Halo区(图 中未示出)。在实际操作中，可以对位于栅极或伪栅极两侧的衬底首先采用大角 度离子注入，而后采用小角度离子注入工艺实现LDD区和Halo区的形成。

本实施例还提供了一种接触插塞的测试结构的形成方法，具体请参见附图 9，如图所示，所述方法包括以下步骤：

步骤901：提供衬底；

步骤902：在所述衬底上形成多个有源区域；

步骤903：在所述衬底上形成伪栅极堆叠；

步骤904：刻蚀所述伪栅极堆叠，形成多个伪栅极；

步骤905：在所述衬底上形成介质层，所述介质层覆盖所述伪栅极；

步骤906：刻蚀所述介质层，形成接触孔，同一所述有源区域上形成至少 两个接触孔，所述接触孔至少位于所述伪栅极的一侧；

步骤907：沉积导电材料，所述导电材料填充所述接触孔形成接触插塞， 所述接触插塞的底部与所述有源区域电连接，继续沉积导电材料形成覆盖所述 介质层表面的导电材料覆盖层；

步骤908：图案化所述导电材料覆盖层，形成多个连接件，每一所述连接 件电连接分别位于不同有源区域上的所述接触插塞，使得所述有源区域、所述 接触插塞和所述连接件形成串联结构。

下面结合具体实施例对本公开实施例提供的半导体结构的制备方法再作进 一步详细的说明。

图10a至图10h为本公开实施例提供的测试结构在制备过程中的器件结构 示意图。

首先，执行步骤901，参见图10a，提供衬底101。所述衬底可以是硅、硅 锗、锗或其他合适的半导体。

接着，参见图10b，执行步骤902，在所述衬底上形成多个有源区域105。

在实际操作中，可以先在衬底101的上表面生长一层掩膜层，接着对该掩 膜层进行图案化，以在掩膜层上显示出要离子注入的图形，形成有源区域开口。 可以通过光刻工艺对该掩膜层进行图案化。例如通过曝光、显影和去胶等步骤 对该掩膜层进行图案化。接着掺杂从所述有源区域开口暴露的所述衬底，形成 有源区域105。在一实施方式中，可以采用离子注入工艺形成有源区域。在一 些实施例中，所述有源区域105包括源漏掺杂区，且所述源漏掺杂区的掺杂类 型为N型或者P型的一种。具体的，所述有源区域可以通过掺杂诸如磷、砷、 其他n型掺杂剂或其组合的n型掺杂剂来形成N型掺杂区；并且可以通过掺杂 诸如硼、铟、其他p型掺杂剂或其组合的p型掺杂剂来形成P型掺杂区。

然后，执行步骤903，参见图10c，在所述衬底上形成伪栅极堆叠1011， 所述伪栅极堆叠1011包括伪栅极电极层和伪栅极介电层。

接着，执行步骤904，参见图10d，刻蚀所述伪栅极堆叠1011，形成多个 伪栅极211。

具体的，可以先在伪栅极堆叠的上表面生长一层掩膜层，接着对该掩膜层 进行图案化，以在掩膜层上显示出要刻蚀的图形，可以通过光刻工艺对该掩膜 层进行图案化。该掩膜层可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化 的硬掩模；当该掩膜层是光致抗蚀剂掩模时，具体通过曝光、显影和去胶等步 骤对该掩膜层进行图案化。随后实行蚀刻工艺以将图案从硬掩模层转移至伪栅 极堆叠。

具体操作中，所述伪栅极还可以包括伪栅极侧壁外的侧墙结构(图中未示 出)，所述侧墙结构覆盖所述伪栅极的侧壁。

在一些实施例中，多个所述伪栅极211相互平行排列，所述伪栅极211部 分覆盖所述有源区域105，且所述伪栅极211的宽度小于所述有源区域105的 宽度。本实施例的一些具体实施例提供的结构，至少一个所述有源区域的位于 所述伪栅极下方的部分的上表面高于位于所述接触插塞与所述伪栅极之间的部 分的上表面，这是由于刻蚀形成伪栅极211时过刻蚀伪栅极211两侧的衬底带 来的，这使得本实施例提供的形成方法制备的测试结构，能够提供更加贴近实 际集成电路中应用的结构，从而得到更加准确的测量结果。

在实际操作中，可以将所有的有源区域上均形成伪栅极，以提高准确度。

而后，参见图10e，执行步骤905，在所述衬底上形成介质层109，所述介 质层109覆盖所述伪栅极211。

接着，参见图10f，执行步骤906，刻蚀所述介质层109，形成接触孔1007， 同一所述有源区域上形成至少两个接触孔，所述接触孔至少位于所述伪栅极的 一侧。

接着，参见图10g，执行步骤907，沉积导电材料，所述导电材料填充所述 接触孔1007形成接触插塞107，所述接触插塞的底部与所述有源区域电连接， 继续沉积导电材料形成覆盖所述介质层表面的导电材料覆盖层1003。

由于实际操作中，伪栅极与接触插塞的距离较近，伪栅极的存在往往会导 致接触插塞朝向所述伪栅极的一侧形成凹陷部，所述接触插塞的侧壁在所述凹 陷部处沿侧向方向向内凹陷，且所述凹陷部位于所述接触插塞的朝向相邻的所 述伪栅极的一侧。这使得本实施例提供的结构，能够提供更加贴近实际集成电 路中应用的接触插塞，从而得到更加准确的测量结果。

最后，执行步骤908，参见图10h，图案化所述导电材料覆盖层1003，形 成多个连接件103，每一所述连接件电连接分别位于不同有源区域上的所述接 触插塞，使得所述有源区域105、所述接触插塞107和所述连接件103形成串 联结构。

需要说明的是，本公开实施例中的各步骤在不冲突的情况下，部分步骤可 以同时执行，也可以调用先后顺序执行。例如，步骤902可以在步骤903、904 之后执行，在实际操作中，可以先执行步骤903，在所述衬底上形成伪栅极堆 叠，所述伪栅极堆叠包括伪栅极电极层和伪栅极介电层。接着，执行步骤904， 刻蚀所述伪栅极堆叠，形成多个伪栅极。接着，执行步骤902，在所述衬底上 形成多个有源区域，具体的，采用自对准工艺，利用形成的伪栅极作为掩膜， 再通过扩散或离子注入在所述伪栅极的两侧衬底内形成多个有源区域。

在另一实施方式中，多个所述伪栅极相互平行排列，且所述伪栅极位于相 邻的所述有源区域之间，且所述伪栅极的宽度小于等于相邻所述有源区域的宽 度。

在另一实施方式中，同一接触插塞的两侧存在伪栅极，其中一侧的伪栅极 覆盖所述有源区域。

本实施例还提供了一种接触插塞的测试结构的形成方法，具体请参见附图 11，如图所示，所述方法包括以下步骤：

步骤1101：提供衬底；

步骤1102：在所述衬底上形成沟道掺杂区；

步骤1103：在所述衬底上形成栅极堆叠；

步骤1104：刻蚀所述栅极堆叠，形成多个栅极；

步骤1105：在所述栅极的两侧衬底内形成多个源漏掺杂区，由位于所述栅 极两侧的源漏掺杂区和位于栅极底部的沟道掺杂区构成有源区域，所述有源区 域和所述栅极构成晶体管；

步骤1106：在所述衬底上形成介质层，所述介质层覆盖所述栅极；

步骤1107：刻蚀所述介质层，形成接触孔；

步骤1108：沉积导电材料，所述导电材料填充所述接触孔形成接触插塞， 所述接触插塞的底部与所述源漏掺杂区电连接，继续沉积导电材料，形成覆盖 所述介质层表面的导电材料覆盖层；

步骤1109：图案化所述导电材料覆盖层，形成多个连接件，每一所述连接 件电连接相邻两个所述晶体管上的接触插塞，使得所述有源区域、所述接触插 塞和所述连接件形成串联结构。

下面结合具体实施例对本公开实施例提供的半导体结构的制备方法再作进 一步详细的说明。

图12a至图12i为本公开实施例提供的测试结构在制备过程中的器件结构 示意图。

首先，执行步骤1101，参见图12a，提供衬底101。所述衬底可以是硅、 硅锗、锗或其他合适的半导体。

接着，执行步骤1102，参见图12b，执行步骤1102，在所述衬底101上形 成沟道掺杂区705-2。具体操作中，首先在衬底上形成掩膜层，图案化所述掩膜 层形成沟道掺杂区开口，接着通过扩散或离子注入工艺掺杂暴露于所述沟道掺 杂区开口的衬底，形成沟道掺杂区。在实际操作中，可以根据实际需要调整所 述沟道掺杂区位于衬底中的位置。

接着，参见图12c，执行步骤1103，在所述衬底上形成栅极堆叠1111，所 述栅极堆叠1111包括栅极电极层和栅极介电层。

然后，执行步骤1104，参见图12d，刻蚀所述栅极堆叠，形成多个栅极711。

具体的，可以先在栅极堆叠的上表面生长一层掩膜层，接着对该掩膜层进 行图案化，以在掩膜层上显示出要刻蚀的图形，可以通过光刻工艺对该掩膜层 进行图案化。该掩膜层可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的 硬掩模；当该掩膜层是光致抗蚀剂掩模时，具体通过曝光、显影和去胶等步骤 对该掩膜层进行图案化。随后实行蚀刻工艺以将图案从硬掩模层转移至栅极堆 叠。

具体操作中，所述栅极还可以包括栅极侧壁外的侧墙结构(图中未示出)， 所述侧墙结构覆盖所述栅极的侧壁。

在一些实施例中，可以采用形成沟道掺杂区的掩膜窗口直接形成多个栅极， 具体的，首先在衬底上形成掩膜层，图案化所述掩膜层形成沟道掺杂区开口， 接着通过扩散或离子注入工艺掺杂暴露于所述沟道掺杂区开口的衬底，形成沟 道掺杂区。接着采用形成沟道掺杂区705-2的同一个掩膜窗口直接沉积栅极堆 叠材料，以形成多个栅极711，最后去除所述掩膜层。如此，相比于通过沉积 刻蚀形成多个栅极的方法。本方法简化了工艺流程，且栅极与沟道掺杂区位置 相对应，防止后续刻蚀带来的对位偏移问题。

接着，参见图12e，执行步骤1105，在所述栅极711的两侧衬底内形成多 个源漏掺杂区705-1，由位于所述栅极两侧的源漏掺杂区705-1和位于栅极底部 的沟道掺杂区705-2构成有源区域705，有源区域705与栅极711构成晶体管 713，也即位于栅极两侧的所述源漏掺杂区705-1、位于栅极底部的所述沟道掺 杂区705-2和所述栅极711构成晶体管713。

在一些具体实施例中，在所述栅极的两侧衬底内形成多个源漏掺杂区，包 括：

形成覆盖所述栅极711侧壁的侧墙结构(图中未示出)；

以所述栅极与所述侧墙结构为掩膜，自对准离子注入源漏掺杂离子，形成 源漏掺杂区。

在一些实施例中，所述沟道掺杂区通过离子注入掺杂第一离子类型，所述 源漏掺杂区通过离子注入掺杂第二离子类型，所述第一、第二离子类型为N型 或者P型的一种，且所述第一离子与所述第二离子的类型相反。

在实际操作中，所述晶体管713可以为金属氧化物半导体晶体管(MOS)， 例如P型金属氧化物半导体晶体管(PMOS)或N型金属氧化物半导体晶体管 (NMOS)。

而后，参见图12f，执行步骤1106，在所述衬底上形成介质层109，所述介 质层109覆盖所述栅极711。

接着，参见图12g，执行步骤1107，刻蚀所述介质层109，形成接触孔1007。

接着，参见图12h，执行步骤1108，沉积导电材料，形成接触插塞107， 所述接触插塞的底部与所述源漏掺杂区电连接，继续沉积导电材料，形成覆盖 所述介质层表面的导电材料覆盖层1003。

由于实际操作中，栅极与接触插塞的距离较近，栅极的存在往往会导致接 触插塞朝向所述栅极的一侧形成凹陷部，所述接触插塞的侧壁在所述凹陷部处 沿侧向方向向内凹陷，且所述凹陷部位于所述接触插塞的朝向相邻的所述栅极 的一侧。这使得本实施例提供的结构，能够提供更加贴近实际集成电路中应用 的接触插塞，从而得到更加准确的测量结果。

最后，执行步骤1109，参见图12i，图案化所述导电材料覆盖层1003，形 成多个连接件103，每一所述连接件电连接相邻两个所述晶体管上的所述接触 插塞，使得所述晶体管713、所述接触插塞107和所述连接件103形成串联结 构。

在实际操作中，所述测试结构中的晶体管与接触插塞可以与核心区的实际 应用的晶体管和接触插塞在同一形成工艺中形成。具体的，上述测试结构的形 成方法中的步骤1101-1109可以与核心区中晶体管与接触插塞的形成步骤为同 样的步骤。

基于上述方案的测试结构，本实施例还提供了一种接触插塞的测试方法， 适用于附图7a、7c和图8a所对应的测试结构，参见附图13，所述测试方法包 括：

在串联结构中选择两个不同的接触插塞，分别作为输入端1305和输出端 1306。将串联在所述两个接触插塞之间的晶体管的栅极加工作电压，使得晶体 管导通。在输入端连接第一测试端1301，在输出端连接第二测试端1302，第一 测试端1301和第二测试端1302分别连接恒流源1307，形成第一回路，以获取 测试电流，例如记为I。在输入端连接第三测试端1303，在输出端连接第四测 试端1304，第三测试端和第四测试端分别连接电压表1308，形成第二回路，以 获取测试电压，例如记为U。由测试电压U除以测试电流I得出测试电阻。将 所述测试电阻与预先设定的理想电阻范围进行比较，若所述测试电阻在所述理 想电阻范围内则判定接触插塞的性能合格。反之，则该串联结构中存在至少一 个接触插塞的性能存在异常。

对于图2a、4a、5a、6a、6c和8c所示的测试结构，在进行测试接触插塞 电阻值的测试时，伪栅极或栅极上可以不施加电压。其中对于图2a、4a、5a、 6a、6c所示的测试结构，其导电通路为有源区域、接触插塞和连接件形成的串 联结构。对于8c所示的测试结构，其导电通路通过连接于同一源漏掺杂区的两 个接触插塞经由共同连接的源漏掺杂区来实现导通，这可以完全表征晶体管的 工艺制造环境，还原接触插塞的器件环境，同时又不需要开启晶体管，进而避 免增加和改变测量条件，巧妙地和准确地测量出了接触插塞的电阻值。

综上所述，本公开测试结构与实际集成电路应用的结构更加接近，这样的 测试结构更加能够反映接触插塞的工艺情况，可以较准确的测试出接触插塞的 电阻值。

需要说明的是，本公开实施例提供的接触插塞的测试结构可以应用于任何 包括接触插塞的结构中，例如存储器外围电路接触插塞电阻值的测量。各实施 例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范 围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应 包含在本公开的保护范围之内。

Claims (17)

1.一种接触插塞的测试结构，其特征在于，包括：

衬底；

设置于所述衬底上的多个有源区域；

设置于所述衬底上的多个接触插塞，同一所述有源区域上形成至少两个接触插塞，且所述接触插塞的底部与所述有源区域电连接；

多个连接件，每一所述连接件电连接分别位于不同有源区域上的所述接触插塞，使得所述有源区域、所述接触插塞和所述连接件形成串联结构；

位于所述衬底上的多个伪栅极，所述伪栅极至少位于所述接触插塞的一侧。

2.如权利要求1所述的测试结构，其特征在于，多个所述伪栅极相互平行排列，且至少一个所述伪栅极位于同一所述有源区域上的两个所述接触插塞之间，所述伪栅极部分覆盖所述有源区域，且所述伪栅极的宽度小于所述有源区域的宽度。

3.如权利要求1所述的测试结构，其特征在于，多个所述伪栅极相互平行排列，且所述伪栅极位于相邻的所述有源区域之间，且所述伪栅极的宽度小于相邻所述有源区域的宽度。

4.如权利要求1所述的测试结构，其特征在于，至少一个所述接触插塞的侧壁具有凹陷部，所述接触插塞的侧壁在所述凹陷部处沿侧向方向向内凹陷，且所述凹陷部位于所述接触插塞的朝向相邻的所述伪栅极的一侧。

5.如权利要求1所述的测试结构，其特征在于，所述有源区域、所述接触插塞和所述连接件以迂回的方式排列成一蛇形结构。

6.如权利要求1所述的测试结构，其特征在于，同一接触插塞的两侧存在伪栅极，其中一侧的伪栅极覆盖所述有源区域。

7.如权利要求1所述的测试结构，其特征在于，所述接触插塞的材料和所述连接件的材料相同。

8.一种接触插塞的测试结构，其特征在于，包括：

衬底；

设置于所述衬底上的多个有源区域，所述有源区域包括两个源漏掺杂区和位于两个所述源漏掺杂区之间的沟道掺杂区；

设置于所述沟道掺杂区上的栅极，所述栅极、位于所述栅极底部的沟道掺杂区以及位于所述栅极两侧的源漏掺杂区构成晶体管；

设置于所述衬底上的多个接触插塞，所述接触插塞的底部与所述晶体管的源漏掺杂区电连接；

多个连接件，每一所述连接件电连接相邻两个所述晶体管上的接触插塞，使得所述有源区域、所述接触插塞和所述连接件形成串联结构。

9.如权利要求8所述的测试结构，其特征在于，至少一个所述接触插塞的侧壁具有凹陷部，所述接触插塞的侧壁在所述凹陷部处沿侧向方向向内凹陷，且所述凹陷部位于所述接触插塞的朝向相邻的所述栅极的一侧。

10.如权利要求8所述的测试结构，其特征在于，所述有源区域、所述接触插塞和所述连接件以迂回的方式排列成一蛇形结构。

11.一种接触插塞的测试结构的形成方法，其特征在于，包括：

提供衬底；

在所述衬底上形成多个有源区域；

在所述衬底上形成伪栅极堆叠；

刻蚀所述伪栅极堆叠，形成多个伪栅极；

在所述衬底上形成介质层，所述介质层覆盖所述伪栅极；

刻蚀所述介质层，形成接触孔，同一所述有源区域上形成至少两个接触孔，所述接触孔至少位于所述伪栅极的一侧；

沉积导电材料，所述导电材料填充所述接触孔形成接触插塞，所述接触插塞的底部与所述有源区域电连接，继续沉积导电材料形成覆盖所述介质层表面的导电材料覆盖层；

图案化所述导电材料覆盖层，形成多个连接件，每一所述连接件电连接分别位于不同有源区域上的所述接触插塞，使得所述有源区域、所述接触插塞和所述连接件形成串联结构。

12.如权利要求11所述的形成方法，其特征在于，在所述衬底上形成多个有源区域；在所述衬底上形成伪栅极堆叠，包括：

在所述衬底上形成掩膜层，刻蚀所述掩膜层形成有源区域开口；

掺杂从所述有源区域开口暴露的所述衬底，形成有源区域；

在形成有源区域之后，沉积伪栅极堆叠。

13.如权利要求11所述的形成方法，其特征在于，所述有源区域包括源漏掺杂区，且所述源漏掺杂区的掺杂类型为N型或者P型的一种。

14.一种接触插塞的测试结构的形成方法，其特征在于，包括：

提供衬底；

在所述衬底上形成沟道掺杂区；

在所述衬底上形成栅极堆叠；

刻蚀所述栅极堆叠，形成多个栅极；

在所述栅极的两侧衬底内形成多个源漏掺杂区，由位于所述栅极两侧的源漏掺杂区和位于栅极底部的沟道掺杂区构成有源区域，所述有源区域和所述栅极构成晶体管；

在所述衬底上形成介质层，所述介质层覆盖所述栅极；

刻蚀所述介质层，形成接触孔；

沉积导电材料，所述导电材料填充所述接触孔形成接触插塞，所述接触插塞的底部与所述源漏掺杂区电连接，继续沉积导电材料，形成覆盖所述介质层表面的导电材料覆盖层；

图案化所述导电材料覆盖层，形成多个连接件，每一所述连接件电连接相邻两个所述晶体管上的接触插塞，使得所述有源区域、所述接触插塞和所述连接件形成串联结构。

15.如权利要求14所述的形成方法，其特征在于，在所述栅极的两侧衬底内形成多个源漏掺杂区，包括：

形成覆盖所述栅极侧壁的侧墙结构；

以所述栅极与所述侧墙结构为掩膜，自对准离子注入源漏掺杂离子，形成源漏掺杂区。

16.如权利要求15所述的形成方法，其特征在于，所述沟道掺杂区通过离子注入掺杂第一离子类型，所述源漏掺杂区通过离子注入掺杂第二离子类型，所述第一、第二离子类型为N型或者P型的一种，且所述第一离子与所述第二离子的类型相反。

17.一种接触插塞的测试方法，其特征在于，基于权利要求8至10任一项的测试结构，所述测试方法包括：

在串联结构中选择两个不同的接触插塞，分别作为输入端和输出端；

将串联在所述两个接触插塞之间的晶体管的栅极加工作电压，使得晶体管导通；

在输入端连接第一测试端，在输出端连接第二测试端，第一测试端和第二测试端分别连接恒流源，形成第一回路，以获取测试电流；

在输入端连接第三测试端，在输出端连接第四测试端，第三测试端和第四测试端分别连接电压表，形成第二回路，以获取测试电压；

由测试电压除以测试电流得出测试电阻；

将所述测试电阻与预先设定的理想电阻范围进行比较，若所述测试电阻在所述理想电阻范围内则判定接触插塞的性能合格。

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