CN117594572A - Wat测试结构 - Google Patents

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Abstract

本发明提供一种WAT测试结构。所述WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个半导体材料层包括测试层以及位于测试层上的连接层；WAT测试结构包括第一测试单元；第一测试单元包括位于测试层中的第一电阻条以及位于连接层中的第二电阻条和第三电阻条；第二电阻条与第一电阻条的一端连接，第三电阻条与第一电阻条的另一端连接；第二电阻条和第三电阻条的长度与横截面积的比值均小于第一电阻条的长度与横截面积的比值；测试层中具有功能掺杂区，第一电阻条和测试层的功能掺杂区在同一工艺中形成；通过检测第一测试单元的阻值可以监控测试层的功能掺杂区，实现单一半导体材料层中功能掺杂区的工艺稳定性的监控。

Description

WAT测试结构
技术领域
本发明涉及半导体器件测试技术领域，特别涉及一种WAT测试结构。
背景技术
超结半导体器件通常采用多个P型掺杂柱和N型掺杂柱交替结构做为漂移区(drift region)，在反向电压击穿之前P型掺杂柱和N型掺杂柱能够完全耗尽，漂移区相当于本征外延层(EPI)，击穿电压(BV)仅与外延层的厚度有关而与外延层的掺杂浓度无关，这样漂移区可以使用很浓的掺杂浓度，从而大大的降低了导通电阻。
图1为一种超结半导体器件的局部剖面示意图。参考图1所示，超结半导体器件的P型掺杂柱107可以通过多个外延层103中的多层P型掺杂区107a堆叠形成。保证超结半导体器件的击穿电压的关键是P型掺杂柱107每层的P型掺杂区107a和N型掺杂柱每层的N型掺杂区能够完全耗尽。在P型掺杂柱107和N型掺杂柱的注入过程中，外延层103沉积和光刻工艺的关键尺寸(CD)的波动都会引起P型掺杂柱107和N型掺杂柱的失配从而导致器件击穿耐压的下降。
当前监控超结半导体器件电性主要是通过探针(Chip Probing，CP)测试来检测击穿耐压。这种监控方式虽然可以监控最终多个外延层103形成的P型掺杂柱107和N型掺杂柱的工艺是否有异常，但是无法监控某一外延层的P型掺杂区和N型掺杂区工艺是否异常。
发明内容
本发明提供一种WAT测试结构，可以监控单一半导体材料层中功能掺杂区的工艺稳定性，例如可以监控超结半导体器件的掺杂柱中单层掺杂区的工艺稳定性，且WAT测试结构的制造工艺可以与超结半导体器件的制造工艺兼容，不会增加超结半导体器件的制造成本和工艺难度。
为了实现上述目的，本发明提供的WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个所述半导体材料层包括测试层以及位于所述测试层上的连接层；所述WAT测试结构包括第一测试单元；所述第一测试单元包括位于所述测试层中的第一电阻条以及位于所述连接层中的第二电阻条和第三电阻条；所述第二电阻条与所述第一电阻条的一端连接，所述第三电阻条与所述第一电阻条的另一端连接；所述第二电阻条和所述第三电阻条的长度与横截面积的比值均小于所述第一电阻条的长度与横截面积的比值；所述测试层中具有功能掺杂区，所述第一电阻条和所述测试层的功能掺杂区在同一工艺中形成；通过检测所述第一测试单元的阻值以监控所述测试层的功能掺杂区，若所述第一测试单元的阻值在第一设定阈值范围内，判断所述测试层的功能掺杂区无异常。
可选的，所述WAT测试结构包括第二测试单元，所述第二测试单元包括位于所述测试层中的第四电阻条以及位于所述连接层中的第五电阻条和第六电阻条；所述第五电阻条与所述第四电阻条的一端连接，所述第六电阻条与所述第四电阻条的另一端连接；所述第五电阻条和所述第六电阻条的长度与横截面积的比值均大于所述第四电阻条的长度与横截面积的比值；其中，所述第一电阻条、所述第四电阻条和所述测试层的功能掺杂区在同一工艺中形成，所述第二电阻条、所述第三电阻条、所述第五电阻条和所述第六电阻条在同一工艺中形成，通过检测所述第一测试单元的阻值以及所述第二测试单元的阻值以监控所述测试层的功能掺杂区。
可选的，通过检测所述第一测试单元的阻值以及所述第二测试单元的阻值以监控所述测试层的功能掺杂区时，若所述第一测试单元的阻值超出所述第一设定阈值范围且所述第二测试单元的阻值在第二设定阈值范围内，判断所述测试层的功能掺杂区异常；若所述第一测试单元的阻值在所述第一设定阈值范围内且所述第二测试单元的阻值超出所述第二设定阈值范围，判断所述测试层的功能掺杂区无异常。
可选的，所述连接层中也具有功能掺杂区，所述第二电阻条、所述第三电阻条、所述第五电阻条、所述第六电阻条以及所述连接层的功能掺杂区在同一工艺中形成；通过检测所述第一测试单元的阻值以及所述第二测试单元的阻值以监控所述测试层的功能掺杂区以及所述连接层的功能掺杂区；若所述第一测试单元的阻值超出所述第一设定阈值范围且所述第二测试单元的阻值在第二设定阈值范围内，判断所述测试层的功能掺杂区异常且所述连接层的功能掺杂区无异常；若所述第一测试单元的阻值在所述第一设定阈值范围内且所述第二测试单元的阻值超出所述第二设定阈值范围，判断所述测试层的功能掺杂区无异常而所述连接层的功能掺杂区异常；若所述第一测试单元的阻值超出所述第一设定阈值范围且所述第二测试单元的阻值超出所述第二设定阈值范围，判断所述测试层的功能掺杂区以及所述连接层的功能掺杂区均有存在异常的概率。
可选的，所述第一电阻条、所述第二电阻条、所述第三电阻条、所述第四电阻条、所述第五电阻条、所述第六电阻条、所述测试层的功能掺杂区以及所述连接层的功能掺杂区的导电类型均相同。
可选的，所述第二电阻条和所述第三电阻条的远离所述第一电阻条的一端分别电连接一测试垫，所述第五电阻条和所述第六电阻条的远离所述第四电阻条的一端分别电连接一测试垫；所述测试垫位于多个所述半导体材料层上方。
可选的，所述WAT测试结构包括多组测试单元，每组测试单元包括一个所述第一测试单元和一个所述第二测试单元；针对同组的第一测试单元和第二测试单元，所述第一测试单元的第一电阻条和所述第二测试单元的第四电阻条位于相同的所述半导体材料层中，并以所述半导体材料层作为测试层。
可选的，所述第二电阻条的长度等于所述第三电阻条的长度，所述第二电阻条的横截面积等于所述第三电阻条的横截面积；所述第五电阻条的长度等于所述第六电阻条的长度，所述第五电阻条的横截面积等于所述第六电阻条的横截面积。
可选的，所述第五电阻条的长度与横截面积的比值的1％以及所述第六电阻条的长度与横截面积的比值的1％均大于所述第四电阻条的长度与横截面积的比值。
可选的，所述第二电阻条的长度与横截面积的比值和所述第三电阻条的长度与横截面积的比值均小于所述第一电阻条的长度与横截面积的比值的1％。
可选的，所述第一电阻条在所述测试层中为直线状或为弯曲状。
可选的，所述WAT测试结构设置在晶片的切割道区域内。
可选的，所述测试层至少包括一个所述半导体材料层。
可选的，所述测试层的功能掺杂区为超结半导体器件的掺杂柱的一部分。
可选的，所述测试层的功能掺杂区和所述连接层的功能掺杂区堆叠且至少作为超结半导体器件的掺杂柱的一部分。
可选的，所述掺杂柱为所述超结半导体器件的P型掺杂柱或N型掺杂柱。
本发明提供一种WAT测试结构，所述WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个半导体材料层包括测试层以及位于测试层上的连接层；WAT测试结构包括第一测试单元，第一测试单元包括位于测试层中的第一电阻条以及位于连接层中的第二电阻条和第三电阻条；第二电阻条与第一电阻条的一端连接，第三电阻条与第一电阻条的另一端连接，第二电阻条和第三电阻条的长度与横截面积的比值均小于第一电阻条的长度与横截面积的比值，测试层中具有功能掺杂区，第一电阻条和测试层的功能掺杂区在同一工艺中形成，通过检测第一测试单元的阻值可以监控测试层的功能掺杂区的工艺稳定性，例如可以监控超结半导体器件的掺杂柱中单层掺杂区的工艺稳定性，且WAT测试结构的制造工艺可以与超结半导体器件的制造工艺兼容，不会增加超结半导体器件的制造成本和工艺难度。
进一步的，所述WAT测试结构包括第二测试单元，第二测试单元包括位于测试层中的第四电阻条以及位于连接层中的第五电阻条和第六电阻条，第五电阻条与第四电阻条的一端连接，第六电阻条与第四电阻条的另一端连接，第五电阻条和第六电阻条的长度与横截面积的比值均大于第四电阻条的长度与横截面积的比值，其中，第一电阻条、第四电阻条和测试层的功能掺杂区在同一工艺中形成，所述第二电阻条、所述第三电阻条、所述第五电阻条和所述第六电阻条在同一工艺中形成；在检测第一测试单元的阻值的基础上，再通过检测第二测试单元的阻值，可以排除连接层的电阻条对第一测试单元的测试结果的影响，可以提高监控测试层的功能掺杂区的工艺稳定性的精度。
附图说明
图1为一种超结半导体器件的局部剖面示意图。
图2为本发明一实施例提供的WAT测试结构的第一测试单元的剖面示意图。
图3为本发明一实施例提供的WAT测试结构的第二测试单元的剖面示意图。
图4至图11为本发明一实施例提供的WAT测试结构的第一测试单元的形成过程示意图。
附图标记说明：101-漏极金属；102-N型衬底；103-外延层；104-栅氧化层；105-栅极；106-源极金属；107-P型掺杂柱；107a-P型掺杂区；201-测试层；202-连接层；301-第一电阻条；302-第二电阻条；303-第三电阻条；304-第四电阻条；305-第五电阻条；306-第六电阻条；400-测试垫。
具体实施方式
参考图1所示，一种超结半导体器件包括N型衬底102、P型掺杂柱107、栅极105、源极金属106和漏极金属101。P型掺杂柱107形成在多个外延层103(图1未示出多个外延层之间的分界线)中，P型掺杂柱107通过多个外延层103中的多层P型掺杂区107a堆叠形成，P型掺杂区107a侧边的外延层103为N型掺杂区，多个外延层103中堆叠的N型掺杂区作为N型掺杂柱。多个外延层103形成在N型衬底102的顶面上。栅极105形成在多层外延层103上方，源极金属106位于多个外延层103以及栅极105上方，栅极105与源极金属106之间以及栅极105与多个外延层103之间通过栅氧化层104隔离。漏极金属101形成N型衬底102的底面上。
由于保证超结半导体器件的击穿电压的关键是P型掺杂柱107每层的P型掺杂区107a和N型掺杂柱每层的N型掺杂区能够完全耗尽，为了监控P型掺杂柱或N型掺杂柱中单层掺杂区的工艺稳定性，本发明提供一种WAT(Wafer acceptable test，WAT)测试结构。
以下结合附图和具体实施例对本发明提出的WAT测试结构进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本发明一实施例提供的WAT测试结构的第一测试单元的剖面示意图。参考图2所示，本实施例的WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个所述半导体材料层包括测试层201以及位于测试层201上的连接层202。
WAT测试结构包括第一测试单元，第一测试单元包括位于测试层201中的第一电阻条301以及位于连接层202中的第二电阻条302和第三电阻条303；第二电阻条302与第一电阻条301的一端连接，第三电阻条303与第一电阻条301的另一端连接。第二电阻条302的长度与横截面积的比值和第三电阻条303的长度与横截面积的比值均小于所述第一电阻条301的长度与横截面积的比值。
所述测试层201中具有功能掺杂区，第一电阻条301和测试层201的功能掺杂区在同一工艺中形成，从而通过检测第一测试单元的阻值可以监控测试层201的功能掺杂区，若第一测试单元的阻值在第一设定阈值范围内，判断测试层201的功能掺杂区无异常。
本实施例中，多个半导体材料层可以为多个外延层，半导体材料层的材料包括但不限于硅，多个外延层可以形成在半导体基底上。测试层201可以为一个半导体材料层，连接层201可以包括一个或多个半导体材料层；或者说，可以以多个半导体材料层中的一个为测试层201，以测试层201上的半导体材料层作为连接层202。
示例性的，参考图1和图2所示，所述测试层201的功能掺杂区可以为超结半导体器件的掺杂柱的一部分，例如测试层201的功能掺杂区为P型掺杂柱107中的一层P型掺杂区107a；所述第一测试单元用于测试层201的功能掺杂区，示例性的，第一测试单元用于监控超结半导体器件的P型掺杂柱107或N型掺杂柱中的单层掺杂区。
在其它一些实施例中，测试层201可以包括两个以上且相邻的半导体材料层，第一测试单元可以用于监控超结半导体器件的P型掺杂柱107或N型掺杂柱中两个以上且相邻的掺杂区。在其它一些实施例中，WAT测试结构以及第一测试单元还可以用于监控除了超结半导体器件外的其它半导体器件中的掺杂区的工艺稳定性。
为了提高WAT测试结构监控测试层201的功能掺杂区的工艺稳定性的精度，所述WAT测试结构还可以包括第二测试单元。
图3为本发明一实施例提供的WAT测试结构的第二测试单元的剖面示意图。参考图3所示，所述第二测试单元包括位于测试层201中的第四电阻条304以及位于连接层202中的第五电阻条305和第六电阻条306；第五电阻条305与第四电阻条304的一端连接，第六电阻条306与第四电阻条304的另一端连接；第五电阻条305和第六电阻条306的长度与横截面积的比值均大于第四电阻条304的长度与横截面积的比值。
其中，第一电阻条301、第四电阻条304和测试层201的功能掺杂区在同一工艺中形成，第二电阻条302、第三电阻条303、第五电阻条305和第六电阻条306在同一工艺中形成，通过检测第一测试单元的阻值以及第二测试单元的阻值可以监控测试层201的功能掺杂区。
本实施例中，连接层202中也可以具有功能掺杂区，第二电阻条302、第三电阻条303、第五电阻条305、第六电阻条306以及连接层202的功能掺杂区可以在同一工艺中形成，例如在同一离子注入工艺中形成，从而第二电阻条302、第三电阻条303、第五电阻条305、第六电阻条306以及连接层202的功能掺杂区的电阻率相同。
第一电阻条301、第四电阻条304和测试层201的功能掺杂区在同一工艺中形成，例如在同一离子注入工艺中形成，从而第一电阻条301、第四电阻条304和测试层201的功能掺杂区的电阻率相同。
本实施例中，测试层201的功能掺杂区和连接层202的功能掺杂区堆叠且至少作为超结半导体器件的掺杂柱的一部分，所述掺杂柱可以为N型掺杂柱或P型掺杂柱；所述第一测试单元和第二测试单元可以用于监控超结半导体器件的掺杂柱中位于测试层的功能掺杂区以及位于连接层的功能掺杂区。
一些实施例中，超结半导体器件的掺杂柱的各个区域的掺杂浓度相同，测试层201的功能掺杂区和连接层202的功能掺杂区的掺杂浓度相同，从而第一电阻条301、第二电阻条302、第三电阻条303、第四电阻条304、第五电阻条305、第六电阻条306、连接层202的功能掺杂区和测试层201的功能掺杂区的电阻率相同。在其它实施例中，根据半导体器件性能的需要，连接层202的功能掺杂区和测试层201的功能掺杂区的电阻率可以不同，第二电阻条302和第三电阻条303的电阻率可以与第一电阻条301的电阻率不同，第五电阻条305和第六电阻条306的电阻率可以与第四电阻条304的电阻率不同。
本实施例中，所述第一电阻条301、所述第二电阻条302、所述第三电阻条303、所述第四电阻条304、所述第五电阻条305、所述第六电阻条306、测试层201的功能掺杂区以及连接层202的功能掺杂区的导电类型均相同，例如均为N型或均为P型。
参考图2和图3所示，第一电阻条301和第四电阻条304沿着半导体材料层的厚度方向的垂向伸长，第一电阻条301和第四电阻条304的横截面均与半导体材料层的厚度方向平行；第二电阻条302、第三电阻条303、第五电阻条305和第六电阻条306沿着半导体材料层的厚度方向伸长，第二电阻条302、第三电阻条303、第五电阻条305和第六电阻条306的横截面均与半导体材料层的厚度方向垂直。
示例性的，以第一测试单元和第二测试单元的所有电阻条的电阻率相同为例，第一测试单元的设计阻值为R10，R1为第一电阻条301的阻值，R2为第二电阻条302的阻值，R3为第三电阻条303的阻值，ρ为电阻条的电阻率，L1为第一电阻条301的长度，S1为第一电阻条301的横截面积，L2为第二电阻条302的长度，S2为第二电阻条302的横截面积，L3为第三电阻条303的长度，S3为第三电阻条303的横截面积。
本实施例中，第二电阻条302的长度L2与横截面积S2的比值和第三电阻条303的长度L3与横截面积S3的比值均远小于第一电阻条301的长度L1与横截面积S1的比值，即且/>从而第一测试单元的设计阻值R10近似等于第一电阻条301的阻值R1，进而测试第一测试单元得到的实测阻值近似为第一电阻条301的阻值，通过检测第一测试单元的阻值可以近似于检测监控了测试层201的功能掺杂区的电阻率，当第一测试单元的阻值在第一阈值电压范围内时，可以判断测试层201的功能掺杂区的电阻率无异常，达到了监控测试层201的功能掺杂区的工艺稳定性的目的。
示例性的，第二电阻条302的长度与横截面积的比值和第三电阻条303的长度与横截面积的比值均小于第一电阻条301的长度与横截面积的比值的1％，如此可以有效地减小第二电阻条302和第三电阻条303对第一测试单元的阻值的影响，提高第一测试单元监控测试层201的掺杂区的监控精度。
第二测试单元的设计阻值为R20，R4为第四电阻条304的阻值，R5为第五电阻条305的阻值，R6为第六电阻条306的阻值，ρ为电阻条的电阻率，L4为第四电阻条304的长度，S4为第四电阻条304的横截面积，L5为第五电阻条305的长度，S5为第五电阻条305的横截面积，L6为第六电阻条306的长度，S6为第六电阻条306的横截面积。
本实施例中，第五电阻条305的长度与横截面积的比值以及第六电阻条306的长度与横截面积的比值均远大于所述第四电阻条的长度与横截面积的比值，即的且从而第二测试单元的阻值R20近似等于第五电阻条305和第六电阻条306的阻值之和，进而测试第二测试单元得到的阻值近似为第五电阻条305和第六电阻条306的阻值之和，通过检测第二测试单元的阻值可以近似于检测监控了连接层202中的电阻条的工艺稳定性，可以监控连接层202的功能掺杂区的电阻率，当第二测试单元的阻值在第二阈值电压范围内时，可以判断连接层202的电阻条无异常，结合第一测试单元和第二测试单元的电阻测试结果，可以排除连接层的电阻条对第一测试单元的测试结果的影响，可以提高监控测试层的功能掺杂区的工艺稳定性的精度。
示例性的，第五电阻条305的长度与横截面积的比值的1％以及第六电阻条306的长度与横截面积的比值的1％均大于第四电阻条304的长度与横截面积的比值，如此可以有效地减小第四电阻条304对第二测试单元的阻值的影响，第二测试单元可以更精确地监控连接层202中的电阻条的工艺稳定性，更精确地监控连接层202的功能掺杂区的工艺稳定性。
示例性的，通过调整第一电阻条301的长度来调节第一电阻条301的长度与横截面积的比值。示例性的，第一电阻条301在测试层201中可以为直线状或为弯曲状，其中，第一电阻条301在测试层201中为弯曲状时可以增加第一电阻条301的长度。
示例性的，通过调整第二电阻条302的横截面积来调节第二电阻条302的长度与横截面积的比值，通过调整第三电阻条303的横截面积来调节第三电阻条303的长度与横截面积的比值。
示例性的，通过调整第四电阻条304的长度来调节第四电阻条304的长度与横截面积的比值。通过调整第五电阻条305的横截面积来调节第五电阻条305的长度与横截面积的比值，通过调整第六电阻条306的横截面积来调节第六电阻条306的长度与横截面积的比值。
为了简化设计，本实施例中，第二电阻条302的长度等于第三电阻条303的长度，第二电阻条302的横截面积等于第三电阻条303的横截面积；第五电阻条305的长度等于第六电阻条306的长度，第五电阻条305的横截面积等于第六电阻条306的横截面积。
参考图2和图3所示，第二电阻条302和第三电阻条303的远离第一电阻条301的一端分别电连接一测试垫400，第五电阻条305和第六电阻条306的远离第四电阻条304的一端分别电连接一测试垫400；测试垫400位于多个半导体材料层上方，且暴露在WAT测试结构的外部，以便外部电路在测试垫400上施加电压以测试第一测试单元和第二测试单元的阻值。
示例性的，第一测试单元的实测阻值为R11，R11＝(U1-U2)/I1，U1为第二电阻条302远离第一电阻条301的一端的电压，U2为第三电阻条303远离第一电阻条301的一端的电压，I1为第一电阻条301上的电流。
第二测试单元的实测阻值为R21，R21＝(U3-U4)/I2，U3为第五电阻条305远离第四电阻条304的一端的电压，U4为第六电阻条306远离第四电阻条304的一端的电压，I2为第四电阻条304上的电流。
本实施例中，通过检测第一测试单元的阻值以及第二测试单元的阻值以监控测试层201的功能掺杂区，即本实施例通过检测获得的第一测试单元和第二测试单元的实测阻值来判断测试层201的功能掺杂区是否异常。下文将“第一测试单元的实测阻值R11”简称为“第一测试单元的阻值R11”，“第二测试单元的实测阻值R21”简称为“第二测试单元的阻值R21”。
具体的，仅通过检测第一测试单元监控测试层201的功能掺杂区时，若第一测试单元的阻值R11在第一设定阈值范围内，判断测试层201的功能掺杂区无异常；若第一测试单元的阻值R11超出第一设定阈值范围，判断测试层201的功能掺杂区有存在异常的概率。
需要说明的，第一设定阈值范围可以根据第一测试单元的设计阻值以及合理的工艺波动设定。
在通过检测第一测试单元和第二测试单元监控测试层201的功能掺杂区时，若第一测试单元的阻值R11超出第一设定阈值范围且第二测试单元的阻值R21在第二设定阈值范围内，判断测试层201的功能掺杂区异常；若第一测试单元的阻值R11在第一设定阈值范围内且第二测试单元的阻值R21超出第二设定阈值范围，判断测试层201的功能掺杂区无异常；若第一测试单元的阻值R11超出第一设定阈值范围且第二测试单元的阻值R21超出第二设定阈值范围，判断测试层201的功能掺杂区有存在异常的概率，需要通过连接层202的其它监控结果来判定。
需要说明的，第二设定阈值范围可以根据第二测试单元的设计阻值以及合理的工艺波动设定。
在连接层202中也具有功能掺杂区，第二电阻条302、第三电阻条303、第五电阻条305、第六电阻条306以及连接层202的功能掺杂区在同一工艺中形成时，通过检测第一测试单元的阻值R11以及所述第二测试单元的阻值R21可以监控测试层201的功能掺杂区和连接层202的功能掺杂区；若第一测试单元的阻值R11超出第一设定阈值范围且第二测试单元的阻值R21在第二设定阈值范围内，判断测试层201的功能掺杂区异常且连接层202的功能掺杂区无异常；若第一测试单元的阻值R11在第一设定阈值范围内且第二测试单元的阻值R21超出第二设定阈值范围，判断测试层201的功能掺杂区无异常而连接层202的功能掺杂区异常；若第一测试单元的阻值R11超出第一设定阈值范围且第二测试单元的阻值R21超出第二设定阈值范围，判断测试层201的功能掺杂区以及连接层202的功能掺杂区均有存在异常的概率，需要通过连接层202的功能掺杂区的其它监控来排除。
本实施例中，所述WAT测试结构可以包括多组测试单元，每组测试单元包括一个第一测试单元和一个第二测试单元，一组测试单元对应监控一个半导体材料层中的功能掺杂区；针对同组的第一测试单元和第二测试单元，第一测试单元的第一电阻条301和第二测试单元的第四电阻条304位于相同的半导体材料层中，并以所述半导体材料层作为测试层201。通过对每个半导体材料层设置一组测试单元，结合每个半导体材料层对应的测试单元的测试结果，可以精准地判断某一半导体材料层的功能掺杂区是否存在异常，可以精确地监控各个半导体材料层中的功能掺杂区的工艺稳定性。
WAT测试结构中的测试单元的组数可以根据超结半导体器件的掺杂柱中堆叠的掺杂区的数量决定。示例性的，当超结半导体器件的掺杂柱由三个半导体材料层中的功能掺杂区堆叠形成时，WAT测试结构可以包括三组测试单元；当超结半导体器件的掺杂柱由四个半导体材料层中的功能掺杂区堆叠形成时，WAT测试结构可以包括四组测试单元。
本实施例中，所述WAT测试结构形成在晶片的切割道区域内，如此可以避免WAT测试结构影响晶片内半导体器件的布置。
图4至图11为本发明一实施例提供的WAT测试结构的第一测试单元的形成过程示意图，其中，图4、图6、图8和图10为俯视图，图5、图7、图9和图11为剖视图。
示例性的，第一测试单元的形成过程如下：参考图4和图5所示，在测试层201中通过离子注入工艺形成功能掺杂区的同时在测试层201中形成第一电阻条301，图4中第一电阻条301为弯曲状以增加第一电阻条的长度；如图6和图7所示，在测试层201上形成连接层202，在连接层202中通过离子注入工艺同时形成连接层202中的功能掺杂区、第二电阻条302和第三电阻条303；参考图8和图9所示，在多个半导体材料层(包括测试层201和连接层202)上形成栅极结构和接触插塞(CT)等时，形成露出第二电阻条302和第三电阻条303的开窗，以便引出第二电阻条302和第三电阻条303；如图10和图11所示，在第二电阻条302和第三电阻条303上方形成外露的测试垫400。第二测试单元的形成过程与第一测试单元类似，在此不再赘述。
需要说明的是，可以使用同一掩模在测试层201中形成测试层201的功能掺杂区、第一电阻条301和第四电阻条304，使用同一掩模在连接层202中形成连接层202的功能掺杂区、第二电阻条302、第三电阻条303、第五电阻条305和第六电阻条306，从而WAT测试结构的制造工艺可以与超结半导体器件的制造工艺兼容，不会增加制造成本和工艺难度。
本发明提供的WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个半导体材料层包括测试层201以及位于测试层201上的连接层202；WAT测试结构包括第一测试单元，第一测试单元包括位于测试层201中的第一电阻条301以及位于连接层202中的第二电阻条302和第三电阻条303；第二电阻条302与第一电阻条301的一端连接，第三电阻条303与第一电阻条301的另一端连接，第二电阻条302和第三电阻条303的长度与横截面积的比值均小于第一电阻条301的长度与横截面积的比值，测试层201中具有功能掺杂区，第一电阻条301和测试层201的功能掺杂区在同一工艺中形成，通过检测第一测试单元的阻值可以监控测试层201的功能掺杂区的工艺稳定性，例如可以监控超结半导体器件的掺杂柱中单层掺杂区的工艺稳定性，且WAT测试结构的制造工艺可以与超结半导体器件的制造工艺兼容，不会增加超结半导体器件的制造成本和工艺难度。
进一步的，所述WAT测试结构包括第二测试单元，第二测试单元包括位于测试层201中的第四电阻条以及位于连接层202中的第五电阻条305和第六电阻条306，第五电阻条305与第四电阻条304的一端连接，第六电阻条306与第四电阻条304的另一端连接，第五电阻条305和第六电阻条306的长度与横截面积的比值均大于第四电阻条304的长度与横截面积的比值，其中，第一电阻条301、第四电阻条304和测试层201的功能掺杂区在同一工艺中形成，所述第二电阻条302、所述第三电阻条303、所述第五电阻条305和所述第六电阻条306在同一工艺中形成；在检测第一测试单元的阻值的基础上，再通过检测第二测试单元的阻值，可以排除连接层的电阻条对第一测试单元的测试结果的影响，可以提高监控测试层201的功能掺杂区的工艺稳定性的精度。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (16)

1.一种WAT测试结构，其特征在于，所述WAT测试结构至少部分形成在多个层叠的半导体材料层中，多个所述半导体材料层包括测试层以及位于所述测试层上的连接层；所述WAT测试结构包括第一测试单元；
所述第一测试单元包括位于所述测试层中的第一电阻条以及位于所述连接层中的第二电阻条和第三电阻条；所述第二电阻条与所述第一电阻条的一端连接，所述第三电阻条与所述第一电阻条的另一端连接；所述第二电阻条和所述第三电阻条的长度与横截面积的比值均小于所述第一电阻条的长度与横截面积的比值；
所述测试层中具有功能掺杂区，所述第一电阻条和所述测试层的功能掺杂区在同一工艺中形成；
通过检测所述第一测试单元的阻值以监控所述测试层的功能掺杂区，若所述第一测试单元的阻值在第一设定阈值范围内，判断所述测试层的功能掺杂区无异常。
2.如权利要求1所述的WAT测试结构，其特征在于，所述WAT测试结构包括第二测试单元，所述第二测试单元包括位于所述测试层中的第四电阻条以及位于所述连接层中的第五电阻条和第六电阻条；所述第五电阻条与所述第四电阻条的一端连接，所述第六电阻条与所述第四电阻条的另一端连接；所述第五电阻条和所述第六电阻条的长度与横截面积的比值均大于所述第四电阻条的长度与横截面积的比值；
其中，所述第一电阻条、所述第四电阻条和所述测试层的功能掺杂区在同一工艺中形成，所述第二电阻条、所述第三电阻条、所述第五电阻条和所述第六电阻条在同一工艺中形成，通过检测所述第一测试单元的阻值以及所述第二测试单元的阻值以监控所述测试层的功能掺杂区。
3.如权利要求2所述的WAT测试结构，其特征在于，通过检测所述第一测试单元的阻值以及所述第二测试单元的阻值以监控所述测试层的功能掺杂区时，若所述第一测试单元的阻值超出所述第一设定阈值范围且所述第二测试单元的阻值在第二设定阈值范围内，判断所述测试层的功能掺杂区异常；若所述第一测试单元的阻值在所述第一设定阈值范围内且所述第二测试单元的阻值超出所述第二设定阈值范围，判断所述测试层的功能掺杂区无异常。
4.如权利要求3所述的WAT测试结构，其特征在于，所述连接层中也具有功能掺杂区，所述第二电阻条、所述第三电阻条、所述第五电阻条、所述第六电阻条以及所述连接层的功能掺杂区在同一工艺中形成；
通过检测所述第一测试单元的阻值以及所述第二测试单元的阻值以监控所述测试层的功能掺杂区以及所述连接层的功能掺杂区；若所述第一测试单元的阻值超出所述第一设定阈值范围且所述第二测试单元的阻值在第二设定阈值范围内，判断所述测试层的功能掺杂区异常且所述连接层的功能掺杂区无异常；若所述第一测试单元的阻值在所述第一设定阈值范围内且所述第二测试单元的阻值超出所述第二设定阈值范围，判断所述测试层的功能掺杂区无异常而所述连接层的功能掺杂区异常；若所述第一测试单元的阻值超出所述第一设定阈值范围且所述第二测试单元的阻值超出所述第二设定阈值范围，判断所述测试层的功能掺杂区以及所述连接层的功能掺杂区均有存在异常的概率。
5.如权利要求4所述的WAT测试结构，其特征在于，所述第一电阻条、所述第二电阻条、所述第三电阻条、所述第四电阻条、所述第五电阻条、所述第六电阻条、所述测试层的功能掺杂区以及所述连接层的功能掺杂区的导电类型均相同。
6.如权利要求2所述的WAT测试结构，其特征在于，所述第二电阻条和所述第三电阻条的远离所述第一电阻条的一端分别电连接一测试垫，所述第五电阻条和所述第六电阻条的远离所述第四电阻条的一端分别电连接一测试垫；所述测试垫位于多个所述半导体材料层上方。
7.如权利要求2所述的WAT测试结构，其特征在于，所述WAT测试结构包括多组测试单元，每组测试单元包括一个所述第一测试单元和一个所述第二测试单元；针对同组的第一测试单元和第二测试单元，所述第一测试单元的第一电阻条和所述第二测试单元的第四电阻条位于相同的所述半导体材料层中，并以所述半导体材料层作为测试层。
8.如权利要求2所述的WAT测试结构，其特征在于，所述第二电阻条的长度等于所述第三电阻条的长度，所述第二电阻条的横截面积等于所述第三电阻条的横截面积；所述第五电阻条的长度等于所述第六电阻条的长度，所述第五电阻条的横截面积等于所述第六电阻条的横截面积。
9.如权利要求2所述的WAT测试结构，其特征在于，所述第五电阻条的长度与横截面积的比值的1％以及所述第六电阻条的长度与横截面积的比值的1％均大于所述第四电阻条的长度与横截面积的比值。
10.如权利要求1所述的WAT测试结构，其特征在于，所述第二电阻条的长度与横截面积的比值和所述第三电阻条的长度与横截面积的比值均小于所述第一电阻条的长度与横截面积的比值的1％。
11.如权利要求1所述的WAT测试结构，其特征在于，所述第一电阻条在所述测试层中为直线状或为弯曲状。
12.如权利要求1所述的WAT测试结构，其特征在于，所述WAT测试结构设置在晶片的切割道区域内。
13.如权利要求1所述的WAT测试结构，其特征在于，所述测试层至少包括一个所述半导体材料层。
14.如权利要求1所述的WAT测试结构，其特征在于，所述测试层的功能掺杂区为超结半导体器件的掺杂柱的一部分。
15.如权利要求4所述的WAT测试结构，其特征在于，所述测试层的功能掺杂区和所述连接层的功能掺杂区堆叠且至少作为超结半导体器件的掺杂柱的一部分。
16.如权利要求14或15所述的WAT测试结构，其特征在于，所述掺杂柱为所述超结半导体器件的P型掺杂柱或N型掺杂柱。
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