CN108269785A - 测试结构及其形成方法、测试方法 - Google Patents

测试结构及其形成方法、测试方法 Download PDF

Info

Publication number
CN108269785A
CN108269785A CN201611262695.6A CN201611262695A CN108269785A CN 108269785 A CN108269785 A CN 108269785A CN 201611262695 A CN201611262695 A CN 201611262695A CN 108269785 A CN108269785 A CN 108269785A
Authority
CN
China
Prior art keywords
contact plunger
epi dopant
dopant area
plunger
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611262695.6A
Other languages
English (en)
Other versions
CN108269785B (zh
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201611262695.6A priority Critical patent/CN108269785B/zh
Priority to EP17208749.6A priority patent/EP3343595A1/en
Priority to US15/856,388 priority patent/US10790206B2/en
Publication of CN108269785A publication Critical patent/CN108269785A/zh
Application granted granted Critical
Publication of CN108269785B publication Critical patent/CN108269785B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Automation & Control Theory (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种测试结构及其形成方法、测试方法，测试结构包括：基底；位于基底内的阱区；位于阱区内的第一外延掺杂区，阱区和第一外延掺杂区的掺杂类型相同；位于基底上且覆盖阱区和第一外延掺杂区的介质层；贯穿介质层且与阱区电连接的第一接触插塞；贯穿介质层且与第一外延掺杂区电连接的第二接触插塞和第三接触插塞，第二接触插塞位于第一接触插塞和第三接触插塞之间；第二接触插塞包括位于第一外延掺杂区上的金属硅化物层以及位于金属硅化物层上的第一导电插塞，在平行于基底且沿第二接触插塞延伸方向上，第二接触插塞表面具有两端。本发明可以避免因接触插塞之间尺寸不同所引起的误差问题，因此测试获取的接触电阻具有较高的准确性和可靠性。

Description

测试结构及其形成方法、测试方法
技术领域
本发明涉及半导体领域，尤其涉及一种测试结构及其形成方法、测试方法。
背景技术
在半导体的生产工艺中，由于MOS工艺或者CMOS工艺制造的器件集成度的不断提高，半导体器件的小型化也正在面临着挑战。其中，随着半导体器件的不断缩小，寄生外接电阻(Rext)成为限制半导体器件性能的主要因素之一。寄生外接电阻主要包括金属硅化物层与源漏掺杂区之间的接触电阻(Rc)。
现有技术中，通常采用链接(chain)方式或开尔文测试结构测得接触电阻，其中，链接方式的测试结构包括：在金属硅化物层两端各连一个接触插塞，并用金属线和下个单元电连接，用链接方式串联起来；通过在两端测试端口之间加电压测电流方式，可以得出整个结构的电阻，再除以接触插塞的个数，就可以得出单个接触插塞加上接触插塞下方金属硅化物层电阻的一半，从而获得单个接触插塞与金属硅化物层之间的接触电阻。然而，链接方式只能测得接触插塞与金属硅化物层之间的接触电阻，无法测得金属硅化物层与源漏掺杂区之间的接触电阻，而金属硅化物层与源漏掺杂区之间的接触电阻是半导体器件中的非常重要的参数之一。
随着嵌入式应力技术的应用，现有技术中半导体提供的测试结构测试获取的接触电阻的准确率较低，因此亟需提供一种新的测试结构以及测试方法，提高所测得接触电阻的准确率。
发明内容
本发明解决的问题是提供一种测试结构及其形成方法、测试方法，提高测试所获得的接触电阻的准确性和可靠性。
为解决上述问题，本发明提供一种测试结构，包括：基底；位于所述基底内的阱区；位于所述阱区内的第一外延掺杂区，其中，所述第一外延掺杂区和所述阱区的掺杂类型相同；位于所述基底上的介质层，所述介质层覆盖所述阱区和第一外延掺杂区；贯穿所述介质层且与所述阱区电连接的第一接触插塞；贯穿所述介质层且与所述第一外延掺杂区电连接的第二接触插塞和第三接触插塞，所述第二接触插塞和第三接触插塞相分立，且所述第二接触插塞位于所述第一接触插塞和第三接触插塞之间；所述第二接触插塞包括位于所述第一外延掺杂区上的金属硅化物层以及位于所述金属硅化物层上的第一导电插塞，其中，在平行于所述基底且沿所述第二接触插塞延伸方向上，所述第二接触插塞表面具有两端。
相应的，本发明还提供一种测试结构的形成方法，包括：提供基底；在所述基底内形成阱区；在所述阱区内形成第一外延掺杂区，其中，所述第一外延掺杂区和阱区的掺杂类型相同；在所述基底上形成介质层，所述介质层覆盖所述阱区和第一外延掺杂区；在所述第一外延掺杂区一侧形成贯穿所述介质层且与所述阱区电连接的第一接触插塞；形成贯穿所述介质层且与所述第一外延掺杂区电连接的第二接触插塞和第三接触插塞，所述第二接触插塞和第三接触插塞相分立，且所述第二接触插塞位于所述第一接触插塞和第三接触插塞之间；所述第二接触插塞包括位于所述第一外延掺杂区上的金属硅化物层以及位于所述金属硅化物层上的第一导电插塞，其中，在平行于所述基底且沿所述第二接触插塞延伸方向上，所述第二接触插塞表面具有两端。
相应的，本发明还提供一种测试方法，包括：提供前述的测试结构；向所述第二接触插塞的一端加载第一外接电流，向所述第一接触插塞加载第二外接电流，且所述第二外接电流的电流值小于所述第一外接电流的电流值，使所述第二接触插塞、位于所述第二接触插塞下方的第一外延掺杂区、阱区以及第一接触插塞之间构成电路回路；通过所述第二接触插塞的另一端，测量所述第二接触插塞的顶部电势；通过所述第三接触插塞，测量所述第一外延掺杂区的底部电势；依据所述第一外接电流、顶部电势以及底部电势，获取所述金属硅化物层与所述第一外延掺杂区之间的接触电阻。
与现有技术相比，本发明的技术方案具有以下优点：
本发明所提供测试结构的方案中，包括位于阱区内的第一外延掺杂区，且所述阱区和第一外延掺杂区的掺杂类型相同；所述介质层内具有与所述阱区电连接的第一接触插塞、以及与所述第一外延掺杂区电连接的第二接触插塞和第三接触插塞，所述第二接触插塞和第三接触插塞相分立，且所述第二接触插塞位于所述第一接触插塞和第三接触插塞之间；其中，所述第二接触插塞包括位于所述第一外延掺杂区上的金属硅化物层以及位于所述金属硅化物层上的第一导电插塞，在平行于所述基底且沿所述第二接触插塞延伸方向上，所述第二接触插塞表面具有两端；所述第二接触插塞的一端为第一外接电流加载端，所述第二接触插塞的另一端为顶部电势测量端，所述第一接触插塞为第二外接电流加载端，所述第三接触插塞为底部电势测量端，且所述第二外接电流的电流值小于所述第一外接电流的电流值。当向所述测试结构加载第一外接电流和第二外接电流时，所述第二接触插塞、位于所述第二接触插塞下方的第一外延掺杂区、阱区以及第一接触插塞之间会形成电路回路，因此可以通过所述第二接触插塞的另一端测量获得所述第二接触插塞的顶部电势；且由于所述第三接触插塞未处于所述电路中，因此通过所述第三接触插塞测量获得的电势即为所述第一外延掺杂区的底部电势，从而可以根据所述第一外接电流、顶部电势以及底部电势，获取所述金属硅化物层与所述第一外延掺杂区之间的接触电阻，相比采用传输线模型法(Transmission Line Modeling，TLM)测得接触电阻的方案，本发明可以避免因接触插塞之间尺寸不同所引起的误差问题，因此本发明测试获取的接触电阻具有较高的准确性和可靠性。
可选方案中，本发明提供的测试结构还包括：位于所述第一接触插塞下方阱区内的第二外延掺杂区，所述第一接触插塞与所述第二外延掺杂区电连接；其中，所述第二外延掺杂区和第一外延掺杂区相分立，且所述第二外延掺杂区和第一外延掺杂区的材料相同。一方面，通过使所述第二外延掺杂区和第一外延掺杂区的材料相同，以保证当向所述测试结构加载第一外接电流和第二外接电流时，所述测试结构内形成电路回路；另一方面，通过使所述第一接触插塞与所述第二外延掺杂区电连接，使得所述测试结构更为接近具有嵌入式应力技术的实际器件，相应的，有利于提高测试获取的接触电阻的准确性和可靠性。
附图说明
图1是一种测试结构的俯视图；
图2是采用图1所述测试结构所测得总电阻与相邻接触插塞间距的关系曲线图；
图3和图4是本发明测试结构一实施例的结构示意图；
图5至图9为本发明测试结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
根据背景技术可知，亟需提供一种新的测试结构以及测试方法，提高所测得接触电阻的准确率。结合一种测试结构分析所测得接触电阻的准确率有待提高的原因。结合参考图1和图2，图1示出了一种测试结构的俯视图，图2是采用图1所述测试结构所测得总电阻与相邻接触插塞间距的关系曲线图。
目前主要采用传输线模型法(Transmission Line Modeling，TLM)测得金属硅化物层与源漏掺杂区之间的接触电阻。
具体地，所述测试结构包括：基底(图未示)；位于所述基底内的阱区(图未示)；位于所述阱区内的外延掺杂区(图未示)；覆盖所述阱区和外延掺杂区的介质层(图未示)；贯穿所述介质层且与所述外延掺杂区电连接的多个接触插塞，所述接触插塞包括位于所述外延掺杂区上的金属硅化物层(图未示)以及位于所述金属硅化物层上的导电插塞(未标示)，所述多个接触插塞的材料与尺寸相同，且相邻所述接触插塞的间距L各不相同，所述多个接触插塞的宽度W均相等。
如图1所示，例如所述多个接触插塞包括第一接触插塞CT1、第二接触插塞CT2、第三接触插塞CT3、第四接触插塞CT4、第五接触插塞CT5和第六接触插塞CT6；所述第一接触插塞CT1和第二接触插塞CT2的间距为L1，所述第二接触插塞CT2和第三接触插塞CT3的间距为L2，第三接触插塞CT3和第四接触插塞CT4的间距为L3，所述第四接触插塞CT4和第五接触插塞CT5的间距为L4，所述第五接触插塞CT5和第六接触插塞CT6的间距为L5；其中，所述间距L1、L2、L3、L4和L5各不相同。
采用TLM测试方法进行测试的步骤中，测量获得相邻所述接触插塞之间的总电阻R，且根据相邻所述接触插塞的间距L，模拟得到总电阻R与相邻接触插塞间距L的关系曲线图。结合参考图2，横坐标示出了相邻所述接触插塞的间距L，纵坐标示出了相邻所述接触插塞之间的总电阻R；其中，所述总电阻R与相邻接触插塞间距L的关系式为：R＝2*Rc+RSH*(L/W)；Rc为所述接触插塞的电阻值，RSH为方块电阻值。
接触插塞的电阻值Rc主要包括所述导电插塞的电阻值、所述金属硅化物层的电阻值、以及所述金属硅化物层与外延掺杂区之间的接触电阻。其中，所述导电插塞的电阻值以及所述金属硅化物层的电阻值可以获得。因此，根据所述关系式R＝2*Rc+RSH*(L/W)，当L取极限值零时，所述总电阻R即为2倍的所述接触插塞的电阻值Rc，即R＝2*Rc，相应的，所述金属硅化物层与外延掺杂区之间的接触电阻可通过计算获得。
但是，随着半导体器件的不断缩小，形成尺寸相同的接触插塞的工艺难度也越来越大，且随着相邻所述接触插塞的间距L的变化，接触插塞的尺寸也相应变化。因此，通过关系式R＝2*Rc+RSH*(L/W)所获得的接触插塞的电阻值Rc的精度相应下降，即难以再通过所述传输线模型法获得所述金属硅化物层与外延掺杂区之间的接触电阻。
为了解决所述技术问题，本发明提供一种测试结构，所述测试结构包括位于阱区内的第一外延掺杂区，且所述阱区和第一外延掺杂区的掺杂类型相同；所述介质层内具有与所述阱区电连接的第一接触插塞、以及与所述第一外延掺杂区电连接的第二接触插塞和第三接触插塞，所述第二接触插塞和第三接触插塞相分立，且所述第二接触插塞位于所述第一接触插塞和第三接触插塞之间；其中，所述第二接触插塞包括位于所述第一外延掺杂区上的金属硅化物层以及位于所述金属硅化物层上的第一导电插塞，在平行于所述基底且沿所述第二接触插塞延伸方向上，所述第二接触插塞表面具有两端；所述第二接触插塞的一端为第一外接电流加载端，所述第二接触插塞的另一端为顶部电势测量端，所述第一接触插塞为第二外接电流加载端，所述第三接触插塞为底部电势测量端，且所述第二外接电流的电流值小于所述第一外接电流的电流值。当向所述测试结构加载第一外接电流和第二外接电流时，所述第二接触插塞、位于所述第二接触插塞下方的第一外延掺杂区、阱区以及第一接触插塞之间会形成电路回路，因此可以通过所述第二接触插塞的另一端测量获得所述第二接触插塞的顶部电势；且由于所述第三接触插塞未处于所述电路中，因此通过所述第三接触插塞测量获得的电势即为所述第一外延掺杂区的底部电势，从而可以根据所述第一外接电流、顶部电势以及底部电势，获取所述金属硅化物层与所述第一外延掺杂区之间的接触电阻，相比采用传输线模型法(Transmission Line Modeling，TLM)测得接触电阻的方案，本发明可以避免因接触插塞之间尺寸不同所引起的误差问题，因此本发明测试获取的接触电阻具有较高的准确性和可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3和图4是本发明测试结构一实施例的结构示意图，其中，图3为俯视图(未示意出阱区和介质层)，图4为图3中沿AA1割线的剖面结构示意图。
参考图3和图4，所述测试结构包括：
基底(未标示)；位于所述基底内的阱区101(如图4所示)；位于所述阱区101内分立的第一外延掺杂区121，其中，所述第一外延掺杂区121和阱区101的掺杂类型相同；位于所述基底上的介质层120(如图4所示)，所述介质层120覆盖所述阱区101和第一外延掺杂区121；贯穿所述介质层120且与所述阱区101电连接的第一接触插塞151；贯穿所述介质层120且与所述第一外延掺杂区121电连接的第二接触插塞152和第三接触插塞153，所述第二接触插塞152和第三接触插塞153相分立，且所述第二接触插塞152位于所述第一接触插塞151和第三接触插塞153之间；所述第二接触插塞152包括位于所述第一外延掺杂区121上的金属硅化物层133以及位于所述金属硅化物层133上的第一导电插塞122，其中，在平行于所述基底且沿所述第二接触插塞152延伸方向上，所述第二接触插塞152表面具有两端。
以下将结合附图对本发明实施例提供的测试结构进行详细说明。为了便于图示和说明，图3中未示意出阱区和介质层。
本实施例中，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110，其中，所述阱区101位于所述鳍部110内。相应的，所述第一外延掺杂区121位于所述鳍部110内。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，在其他实施例中，所述基底还可以为平面衬底。
需要说明的是，为了使得所述测试结构更为接近具有嵌入式应力技术的实际器件，所述测试结构还包括：位于所述第一接触插塞151下方阱区101内的第二外延掺杂区111，所述第一接触插塞151与所述第二外延掺杂区111电连接；其中，所述第二外延掺杂区111和第一外延掺杂区121相分立，且为了保证所述测试结构内可以形成电路回路，所述第二外延掺杂区111和第一外延掺杂区121的材料相同，从而有利于提高测试获取的接触电阻的准确性和可靠性。
本实施例中，所述测试结构用于测试NMOS器件的接触电阻，相应的，所述第一外延掺杂区121和第二外延掺杂区111的掺杂类型为N型，所述第一外延掺杂区121和第二外延掺杂区111的材料为N型掺杂的Si或SiC；所述阱区101的掺杂类型为N型；其中，所述N型掺杂离子为P、As和Sb中的一种或多种。
在其他实施例中，例如所述测试结构用于测试PMOS器件的接触电阻时，相应的，所述第一外延掺杂区和第二外延掺杂区的掺杂类型为P型，所述第一外延掺杂区和第二外延掺杂区的材料为P型掺杂的Si或者SiGe；所述阱区的掺杂类型为P型；所述P型掺杂离子为B、Ga和In中的一种或多种。
本实施例中，所述第一外延掺杂区121顶部高于所述基底表面，所述第二外延掺杂区111顶部高于所述基底表面，也就是说，所述第一外延掺杂区121顶部以及第二外延掺杂区111顶部高于所述鳍部110顶部。在其他实施例中，所述第一外延掺杂区顶部还可以与所述基底表面齐平，所述第二外延掺杂区顶部还可以与所述基底表面齐平。
此外，所述第一外延掺杂区121的剖面形状可以为方形、U形或者sigma形；所述第二外延掺杂区111的剖面形状可以为方形、U形或者sigma形。
所述介质层120的材料为绝缘材料。所述介质层120用于对相邻鳍部110以及各接触插塞之间起到电隔离作用。本实施例中，所述介质层120的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅或氮氧化硅。
所述第二接触插塞152的一端为第一外接电流I加载端，所述第二接触插塞152的另一端为顶部电势V2测量端。所述第二接触插塞152包括位于所述第一外延掺杂区121上的金属硅化物层133以及位于所述金属硅化物层133(如图4所示)上的第一导电插塞122。
所述金属硅化物层133用于降低所述第一外延掺杂区121与所述第一导电插塞122之间的接触电阻。本实施例中，所述金属硅化物层133位于部分所述第一外延掺杂区121上。在其他实施例中，所述金属硅化物层还可以位于所述第一外延掺杂区的整个表面上。
所述金属硅化物层133的材料为硅化镍或者硅化钛，所述第一导电插塞122的材料为铜、铝或者钨。
本实施例中，所述第一外延掺杂区121的数量为一个，因此所述第二接触插塞152和第三接触插塞153与同一个所述第一外延掺杂区121电连接，即所述第二接触插塞152和第三接触插塞153位于同一个所述第一外延掺杂区121上。
本实施例中，为了使所述测试结构更为接近具有嵌入式应力技术的实际器件，所述第三接触插塞153包括位于所述第一外延掺杂区121上的金属硅化物层133以及位于所述金属硅化物层133上的第二导电插塞123。其中，所述第一导电插塞122下方的金属硅化物层133与所述第二导电插塞123下方的金属硅化物层133相互分立。在其他实施例中，所述第三接触插塞还可以仅包括第二导电插塞。
需要说明的是，在其他实施例中，当所述第三接触插塞包括位于所述第一外延掺杂区上的金属硅化物层以及位于所述金属硅化物层上的第二导电插塞时，还可以为：所述金属硅化物层位于部分所述第一外延掺杂区上，且所述第一导电插塞和第二导电插塞与同一个金属硅化物层电连接。
还需要说明的是，在其他实施例中，所述第一外延掺杂区的数量可以为两个，所述两个第一外延掺杂区位于所述第二外延掺杂区同侧；所述第二接触插塞与靠近所述第一接触插塞一侧的第一外延掺杂区电连接，所述第三接触插塞与另一个第一外延掺杂区电连接。
为了提高所述测试结构的测试结果准确性，所述第二导电插塞123与所述第一导电插塞122的材料相同，所述第二导电插塞123的材料可以为铜、铝或者钨。
所述第一接触插塞151为第二外接电流Com加载端，且所述第二外接电流Com的电流值小于所述第一外接电流I的电流值，因此在所述第一外接电流I和第二外接电流Com的作用下，所述第二接触插塞152、第一外延掺杂区121、阱区101以及第一接触插塞151之间可以形成电路回路。
本实施例中，所述第一接触插塞151的数量为两个。在其他实施例中，所述第一接触插塞的数量还可以为一个。
本实施例中，为了使所述测试结构更为接近具有嵌入式应力技术的实际器件，所述第一接触插塞151包括位于所述第二外延掺杂区111上的金属硅化物层133以及位于所述金属硅化物层133上的第三导电插塞112。在其他实施例中，所述第一接触插塞还可以仅包括第三导电插塞。
为了提高所述测试结构的测试结果准确性，所述第三导电插塞112的材料与所述第二导电插塞123、第一导电插塞122的材料相同，所述第三导电插塞112的材料可以为铜、铝或者钨。
当通过所述第二接触插塞152的一端加载第一外接电流I，通过所述第一接触插塞151加载第二外接电流Com后，所述第二接触插塞152、第一外延掺杂区121、阱区101以及第一接触插塞151之间形成电路回路(如图4中虚线箭头所示)，且可通过所述第二接触插塞152的另一端测量获得所述第二接触插塞152的顶部电势V2。其中，所述顶部电势V2指的是垂直于所述衬底100表面的方向上，所述第二接触插塞152顶部的电势。
所述第三接触插塞153未处于所述电路回路中，且由于所述阱区101的掺杂类型与所述第一外延掺杂区121的掺杂类型相同，所述第三接触插塞153与所述第一外延掺杂区121电连接，因此，通过所述第三接触插塞153测量获取到的电势V1可以作为所述第一外延掺杂区121的底部电势V1。其中，所述底部电势V1指的是垂直于所述衬底100表面的方向上，所述第一外延掺杂区121底部的电势。
所述第一外延掺杂区121与所述第一接触插塞151之间的端电压，为所述顶部电势V2与底部电势V1之间的差值V2-V1；同时，所述第一导电插塞122的电阻值R1、所述第一导电插塞122下方金属硅化物层133的电阻值R2、以及所述第一外延掺杂区121的电阻值R3为可获得的。依据上述各参数，即可获取所述金属硅化物层133与所述第一外延掺杂区121之间的接触电阻RC。
本实施例中，如图3所示，所述测试结构还可以包括：位于所述第一接触插塞151上且与所述第一接触插塞151电连接的第一测试垫11；位于所述第二接触插塞152的一端且与所述第二接触插塞152电连接的第二测试垫12；位于所述第二接触插塞152的另一端且与所述第二接触插塞152电连接的第三测试垫13；位于所述第三接触插塞153上且与所述第三接触插塞153电连接的第四测试垫14。通过所述第一测试垫11向所述第一接触插塞151加载第二外接电流Com，通过所述第二测试垫12向所述第二接触插塞152加载第一外接电流I，通过所述第三测试垫13获取所述第二接触插塞152的顶部电势V2，通过所述第四测试垫14获取所述第一外延掺杂区121的底部电势V1。
需要说明的是，为了提高所述第一导电插塞122的质量，所述测试结构还可以包括：位于所述第一导电插塞122和介质层120之间、所述第一导电插塞122和金属硅化物层133之间的阻挡层(图未示)。本实施例中，所述阻挡层的材料可以为TiN。其中，所述阻挡层还可以位于所述第二导电插塞123和介质层120之间、所述第二导电插塞123和金属硅化物层133之间；所述阻挡层还可以位于所述第三导电插塞112和介质层120之间、所述第三导电插塞112和金属硅化物层133之间。
本发明还提供一种测试结构的形成方法。参考图5至图9，示出了本发明测试结构的形成方法一实施例中各步骤对应的结构示意图。
以下将结合附图对本实施例提供的测试结构的形成方法进行详细说明。
参考图5和图6，图5为俯视图，图6为图5中沿BB1割线的剖面结构示意图，提供基底(未标示)。
本实施例中，以所形成测试结构用于测试FinFET器件的接触电阻为例，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，在其他实施例中，所述基底还可以为平面衬底。
继续参考图6，在所述基底(未标示)内形成阱区101。
具体地，在所述鳍部110内形成所述阱区101。
为了使后续所形成测试结构中可以形成电路回路，提高测试获取的接触电阻的准确性和可靠性，所述阱区101的掺杂类型与后续所形成掺杂外延区的掺杂类型相同。
本实施例中，所形成测试结构用于测试NMOS器件的接触电阻，即后续所形成掺杂外延区的掺杂类型为N型，相应的，所述阱区101的掺杂类型为N型；其中，所述N型掺杂离子为P、As和Sb中的一种或多种。
在其他实施例中，所形成测试结构用于测试PMOS器件的接触电阻时，相应的，所述阱区的掺杂类型为P型；所述P型掺杂离子为B、Ga和In中的一种或多种。
参考图7，在所述阱区101内形成第一外延掺杂区121，其中，所述第一外延掺杂区121和阱区101的掺杂类型相同。
由于所述阱区101位于所述鳍部110内，相应的，所述第一外延掺杂区121位于所述鳍部110内。所述第一外延掺杂区121为后续形成第二接触插塞和第三接触插塞提供工艺基础。
需要说明的是，为了使得所形成测试结构更为接近具有嵌入式应力技术的实际器件，本实施例中，在所述阱区101内形成第一外延掺杂区121的步骤中，所述形成方法还包括：在所述第一外延掺杂区121一侧的阱区101内形成第二外延掺杂区111；其中，所述第二外延掺杂区111和第一外延掺杂区121相分立；且为了使所形成测试结构在测试过程中可形成电路回路，所述第二外延掺杂区111和第一外延掺杂区121的材料相同，从而有利于提高测试获取的接触电阻的准确性和可靠性。在其他实施例中，还可以不形成所述第二外延掺杂区。
所述第二外延掺杂区111与后续所形成的第一接触插塞的位置相对应，所述第二外延掺杂区111为后续形成第一接触插塞提供工艺基础。
具体地，形成所述第二外延掺杂区111和第一外延掺杂区121的步骤包括：刻蚀部分厚度的阱区101，在所述第一外延掺杂区121所对应阱区101内形成第一凹槽(图未示)，在所述第二外延掺杂区111所对应阱区101内形成第二凹槽(图未示)；采用选择性外延工艺，在所述第一凹槽内填充满第一外延掺杂层(图未示)，在所述第二凹槽内填充满第二外延掺杂层(图未示)；其中，在进行所述选择性外延工艺过程中或者之后，对所述第一外延掺杂层进行掺杂处理形成第一外延掺杂区121，对所述第二外延掺杂层进行掺杂处理形成第二外延掺杂区111。
本实施例中，所形成测试结构用于测试NMOS器件的接触电阻，因此，对所述第一外延掺杂层进行掺杂处理以及对所述第二外延掺杂层进行掺杂处理的步骤中，所述掺杂处理所掺杂的离子类型为N型。
所述第一外延掺杂层的材料为Si或SiC，所述第二外延掺杂层的材料为Si或SiC，因此所述第一外延掺杂区121和第二外延掺杂区111的材料为N型掺杂的Si或SiC；其中，所述N型掺杂离子为P、As和Sb中的一种或多种。
在其他实施例中，所形成测试结构用于测试PMOS器件的接触电阻时，对所述第一外延掺杂层进行掺杂处理以及对所述第二外延掺杂层进行掺杂处理的步骤中，所述掺杂处理所掺杂的离子类型为P型。具体地，所述第一外延掺杂层的材料为Si或SiC，所述第二外延掺杂层的材料为Si或SiGe，因此所述第一外延掺杂区和第二外延掺杂区的材料为P型掺杂的Si或SiGe；其中，所述P型掺杂离子为B、Ga和In中的一种或多种。
本实施例中，所述第一外延掺杂区121顶部高于所述基底表面，所述第二外延掺杂区111顶部高于所述基底表面，也就是说，所述第一外延掺杂区121顶部以及第二外延掺杂区111顶部高于所述鳍部110顶部。在其他实施例中，所述第一外延掺杂区顶部还可以与所述基底表面齐平，所述第二外延掺杂区顶部还可以与所述基底表面齐平。
此外，所述第一外延掺杂区121的剖面形状可以为方形、U形或者sigma形；所述第二外延掺杂区111的剖面形状可以为方形、U形或者sigma形。
需要说明的是，本实施例中，所述第一外延掺杂区121的数量为一个。相应的，后续在同一个所述第一外延掺杂区121上形成第二接触插塞和第三接触插塞。
在其他实施例中，所述第一外延掺杂区的数量还可以为两个，且所述两个第一外延掺杂区相邻，即所述两个第一外延掺杂区位于所述第二外延掺杂区同侧。相应的，后续形成第二接触插塞和第三接触插塞时，在其中一个第一外延掺杂区上形成第二接触插塞，在另一个第一外延掺杂区上形成第三接触插塞。
参考图8，在所述基底上形成介质层120，所述介质层120覆盖所述阱区101和第一外延掺杂区121。
所述介质层120为后续形成第一接触插塞、第二接触插塞和第三接触插塞提供工艺平台，且所述介质层120用于对相邻所述鳍部110和后续所形成第一接触插塞、第二接触插塞和第三接触插塞起到电隔离作用。
所述介质层120的材料为绝缘材料。本实施例中，所述介质层120的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述阱区101内还形成有所述第二外延掺杂区111，因此所述介质层120还覆盖所述第二外延掺杂区111。
需要说明的是，在其他实施例中，例如采用先金属硅化物工艺(Silicide FirstProcess)时，在形成所述介质层之前，所述形成方法还可以包括：在所述第一外延掺杂区上形成金属硅化物层，且所述金属硅化物层可以位于所述一外延掺杂区的部分表面或整个表面。
参考图9，在所述第一外延掺杂区121一侧形成贯穿所述介质层120且与所述阱区101电连接的第一接触插塞151；形成贯穿所述介质层120且与所述第一外延掺杂区121电连接的第二接触插塞152和第三接触插塞153，所述第二接触插塞152和第三接触插塞153相分立，且所述第二接触插塞152位于所述第一接触插塞151和第三接触插塞153之间；所述第二接触插塞152包括位于所述第一外延掺杂区121上的金属硅化物层133以及位于所述金属硅化物层133上的第一导电插塞122，其中，在平行于所述基底且沿所述第二接触插塞152延伸方向上，所述第二接触插塞152表面具有两端。
需要说明的是，所述第一外延掺杂区121一侧的阱区101内形成有所述第二外延掺杂区111，因此形成所述第一接触插塞151的步骤中，形成贯穿所述介质层120且与所述第二外延掺杂区111电连接的第一接触插塞151。
本实施例中，所述第一接触插塞151的数量为两个。在其他实施例中，所述第一接触插塞的数量还可以为一个。
为了使所述测试结构更为接近具有嵌入式应力技术的实际器件，且为了降低工艺难度，减少工艺步骤，本实施例中，形成所述第一接触插塞151的步骤中，所述第一接触插塞151包括位于所述第二外延掺杂区111上的金属硅化物层133以及位于所述金属硅化物层133上的第三导电插塞112；形成所述第三接触插塞153的步骤中，所述第三接触插塞153包括位于所述第一外延掺杂区121上的金属硅化物层133以及位于所述金属硅化物层133上的第二导电插塞123；从而可以在同一步骤中，形成所述第一接触插塞151、第二接触插塞152和第三接触插塞153。
需要说明的是，本实施例中，采用后金属硅化物工艺(Silicide Last Process)形成所述金属硅化物层133，因此后续刻蚀所述介质层120以露出所述第一外延掺杂区121后，在露出的所述第一外延掺杂区121上形成所述金属硅化物层133。
具体地，形成所述第一接触插塞151、第二接触插塞152和第三接触插塞153的步骤包括：刻蚀所述介质层120，形成贯穿所述介质层120且露出第一外延掺杂区121的第一通孔(图未示)和第二通孔(图未示)，形成贯穿所述介质层120且露出所述第二外延掺杂区111的第三通孔(图未示)；在所述第一通孔和第二通孔露出的第一外延掺杂区121上、以及所述第三通孔露出的第二外延掺杂区111上形成金属硅化物层133；在所述金属硅化物层133上形成填充满所述第一通孔的第一导电插塞122，同时在所述金属硅化物层133上形成填充满所述第二通孔的第二导电插塞123，在所述金属硅化物层133上形成填充满所述第三通孔的第三导电插塞112。
在其他实施例中，所述第一接触插塞可以仅包括所述第三导电插塞，所述第三接触插塞可以仅包括所述第二导电插塞。
需要说明的是，本实施例中，所述第一外延掺杂区121的数量为一个，因此形成所述第二接触插塞152和第三接触插塞153的步骤中，所述第二接触插塞152和第三接触插塞153位于同一所述第一外延掺杂区121上，即所述第二接触插塞152和第三接触插塞153与同一个第一外延掺杂区121电连接。且由于所述第二接触插塞152和第三接触插塞153相分立，因此所述第一通孔露出部分所述第一外延掺杂区121表面，所述第二通孔露出部分所述第一外延掺杂区121表面；相应的，所形成的金属硅化物层133位于所述第一外延掺杂区121的部分表面。
本实施例中，所述第一接触插塞151的数量为两个，同样的，所述第一接触插塞151下方的金属硅化物层133位于所述第一外延掺杂区121的部分表面。
在其他实施例中，所述第一外延掺杂区的数量为两个时，形成所述第二接触插塞和第三接触的步骤中，所述第二接触插塞与靠近所述第一接触插塞一侧的第一外延掺杂区电连接，所述第三接触插塞与另一个第一外延掺杂区电连接。因此，所述第一通孔可以露出靠近所述第一接触插塞一侧的第一外延掺杂区的部分表面或全部表面，所述第二通孔可以露出另一个第一外延掺杂区的部分表面或全部表面；相应的，所形成的金属硅化物层可以位于所述第一外延掺杂区的部分表面或全部表面。
需要说明的是，为了提高所述第一导电插塞122的形成质量，形成所述第一通孔后，形成所述第一导电插塞122之前，所述形成方法还可以包括：在所述第一通孔的底部和侧壁上形成阻挡层(图未示)。本实施例中，所述阻挡层的材料可以为TiN。其中，所述阻挡层还可以形成于所述第二通孔的底部和侧壁上，还可以形成于所述第三通孔的底部和侧壁上。
结合参考图3，示出了采用本发明形成方法所形成测试结构的俯视图(未示意出阱区和介质层)，所述测试结构的形成方法还可以包括：在所述第一接触插塞151上形成与所述第一接触插塞151电连接的第一测试垫11；在所述第二接触插塞152的一端形成与所述第二接触插塞152一端电连接的第二测试垫12；在所述第二接触插塞152的另一端形成与所述第二接触插塞152另一端电连接的第三测试垫13；在所述第三接触插塞153上形成与所述第三接触插塞153电连接的第四测试垫14。
其中，通过所述第一测试垫11可以向所述第一接触插塞151加载第二外接电流Com，通过所述第二测试垫12可以向所述第二接触插塞152加载第一外接电流I，通过所述第三测试垫13以获取所述第二接触插塞152的顶部电势V2，通过所述第四测试垫14以获取所述第一外延掺杂区121的底部电势V1。
本发明还提供一种测试方法，包括：提供前述实施例所述的测试结构；向所述第二接触插塞的一端加载第一外接电流，向所述第一接触插塞加载第二外接电流，且所述第二外接电流的电流值小于所述第一外接电流的电流值，使所述第二接触插塞、位于所述第二接触插塞下方的第一外延掺杂区、阱区以及第一接触插塞之间构成电路回路；通过所述第二接触插塞的另一端，测量所述第二接触插塞的顶部电势；通过所述第三接触插塞，测量所述第一外延掺杂区的底部电势；依据所述第一外接电流、顶部电势以及底部电势，获取所述金属硅化物层与所述第一外延掺杂区之间的接触电阻。
以下将结合附图对本发明实施例提供的测试方法进行详细说明。
结合参考图4，向所述第二接触插塞152的一端加载第一外接电流I，向所述第一接触插塞151加载第二外接电流Com，且所述第二外接电流Com的电流值小于所述第一外接电流I的电流值，使所述第二接触插塞152、位于所述第二接触插塞152下方的第一外延掺杂区121、阱区101以及第一接触插塞151之间构成电路回路(如图4中虚线箭头所示)。
通过使所述第二外接电流Com的电流值小于所述第一外接电流I的电流值，以形成电路回路，从而使电流流经所述第一导电插塞122、所述第一导电插塞122下方的金属硅化物层133以及第一外延掺杂区121。
本实施例中，所述第二外接电流Com为零电流。在其他实施例中，所述第二外接电流还可以为负电流；所述第一外接电流和第二外接电流的电流值设定，只要可以使所述第二接触插塞、位于所述第二接触插塞下方的第一外延掺杂区、阱区以及第一接触插塞之间构成电路回路即可。
继续参考图4，通过所述第二接触插塞152的另一端，测量所述第二接触插塞152的顶部电势V2；通过所述第三接触插塞153，测量所述第一外延掺杂区121的底部电势V1。其中，所述顶部电势V2指的是沿垂直于所述衬底100表面方向上，所述第二接触插塞152顶部的电势。
由于所述第三接触插塞153未处于所述电路回路中，因此测量所述第三接触插塞153处的电势V1，即可以作为所述第一外延掺杂区121的底部电势V1。其中，所述底部电势V1指的是沿垂直于所述衬底100表面方向上，所述第一外延掺杂区121底部的电势。
依据所述第一外接电流I、顶部电势V2以及底部电势V1，获取所述金属硅化物层133与所述第一外延掺杂区121之间的接触电阻RC。
具体地，获取所述接触电阻RC的步骤包括：获取总电阻值R，所述总电阻值R为所述顶部电势V2与所述底部电势V1的差值除以所述第一外接电流I的电流值；获取所述第一导电插塞122的电阻值、所述第一导电插塞122下方金属硅化物层133的电阻值以及所述第一外延掺杂区121的电阻值；所述总电阻值R与所述第一导电插塞122的电阻值、所述第一导电插塞122下方金属硅化物层133的电阻值以及第一外延掺杂区121的电阻值之间的差值，为所述接触电阻RC。
具体地，所述第一导电插塞122具有电阻值R1，所述第一导电插塞122下方的金属硅化物层133具有电阻值R2，所述第一外延掺杂区121具有电阻值R3，且所述R1、R2以及R3为可获得的；且R1+R2+R3+Rc＝R＝(V2-V1)/I。
在其他实施例中，所述测试结构还可以包括：位于所述第一导电插塞122和介质层120之间、所述第一导电插塞122与所述金属硅化物层133之间的阻挡层；相应的，所述总电阻值R还可以包括所述阻挡层的电阻值。需要说明的是，由于所述阻挡层的电阻值较小，因此还可以忽略不计。
具体地，通过所述第一导电插塞122的材料以及体积，可以获知所述第一导电插塞122的电阻值R1；通过所述金属硅化物层133的材料以及体积，可以获知所述金属硅化物层133的电阻值R2；通过所述第一外延掺杂区121的材料以及体积，可以获知所述第一外延掺杂区121的电阻值R3。
因此，依据上述各参数，可获取所述金属硅化物层133与所述第一外延掺杂区121之间的接触电阻RC。
本实施例所提供的测试结构中，当向所述测试结构加载第一外接电流I和第二外接电流Com时，所述第二接触插塞152、位于所述第二接触插塞152下方的第一外延掺杂区121、阱区101以第一接触插塞151之间会形成电路回路，因此可以通过所述第二接触插塞152的另一端测量获得所述第二接触插塞152的顶部电势V2；且由于所述第三接触插塞153未处于所述电路回路中，因此通过所述第三接触插塞153测量获得的电势V1即为所述第一外延掺杂区121的底部电势V1，从而可以根据所述第一外接电流I、顶部电势V2以及底部电势V1，获取所述金属硅化物层133与所述第一外延掺杂区121之间的接触电阻RC，相比采用传输线模型法(Transmission Line Modeling，TLM)测得接触电阻的方案，本发明可以避免因接触插塞之间尺寸不同所引起的误差问题，因此本发明测试获取的接触电阻具有较高的准确性和可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种测试结构，其特征在于，包括：
基底；
位于所述基底内的阱区；
位于所述阱区内的第一外延掺杂区，其中，所述第一外延掺杂区和所述阱区的掺杂类型相同；
位于所述基底上的介质层，所述介质层覆盖所述阱区和第一外延掺杂区；
贯穿所述介质层且与所述阱区电连接的第一接触插塞；
贯穿所述介质层且与所述第一外延掺杂区电连接的第二接触插塞和第三接触插塞，所述第二接触插塞和第三接触插塞相分立，且所述第二接触插塞位于所述第一接触插塞和第三接触插塞之间；所述第二接触插塞包括位于所述第一外延掺杂区上的金属硅化物层以及位于所述金属硅化物层上的第一导电插塞，其中，在平行于所述基底且沿所述第二接触插塞延伸方向上，所述第二接触插塞表面具有两端。
2.如权利要求1所述的测试结构，其特征在于，所述第二接触插塞的一端为第一外接电流加载端；所述第二接触插塞的另一端为顶部电势测量端；所述第一接触插塞为第二外接电流加载端，且所述第二外接电流的电流值小于所述第一外接电流的电流值；所述第三接触插塞为底部电势测量端。
3.如权利要求1所述的测试结构，其特征在于，所述第一外延掺杂区的数量为一个，所述第二接触插塞和第三接触插塞与同一个第一外延掺杂区电连接；
或者，所述第一外延掺杂区的数量为两个，所述两个第一外延掺杂区位于所述第一接触插塞同侧；所述第二接触插塞与靠近所述第一接触插塞一侧的第一外延掺杂区电连接，所述第三接触插塞与另一个第一外延掺杂区电连接。
4.如权利要求1所述的测试结构，其特征在于，所述金属硅化物层位于所述第一外延掺杂区的部分表面或全部表面。
5.如权利要求1所述的测试结构，其特征在于，所述金属硅化物层的材料为硅化镍或硅化钛。
6.如权利要求1所述的测试结构，其特征在于，所述导电插塞的材料为铜、铝或钨。
7.如权利要求1所述的测试结构，其特征在于，所述测试结构还包括：位于所述第一接触插塞下方阱区内的第二外延掺杂区，所述第一接触插塞与所述第二外延掺杂区电连接；其中，所述第二外延掺杂区和第一外延掺杂区相分立，且所述第二外延掺杂区和第一外延掺杂区的材料相同。
8.如权利要求7所述的测试结构，其特征在于，所述第一外延掺杂区和第二外延掺杂区的掺杂类型为P型，所述第一外延掺杂区和第二外延掺杂区的材料为P型掺杂的SiGe或者Si；
或者，所述第一外延掺杂区和第二外延掺杂区的掺杂类型为N型，所述第一外延掺杂区和第二外延掺杂区的材料为N型掺杂的SiC或者Si。
9.如权利要求1所述的测试结构，其特征在于，所述第三接触插塞包括位于所述第一外延掺杂区上的金属硅化物层以及位于所述金属硅化物层上的第二导电插塞；
或者，所述第三接触插塞仅包括第二导电插塞。
10.如权利要求1所述的测试结构，其特征在于，所述基底包括衬底以及位于所述衬底上分立的鳍部；
所述阱区位于所述鳍部内。
11.一种测试结构的形成方法，其特征在于，包括：
提供基底；
在所述基底内形成阱区；
在所述阱区内形成第一外延掺杂区，其中，所述第一外延掺杂区和阱区的掺杂类型相同；
在所述基底上形成介质层，所述介质层覆盖所述阱区和第一外延掺杂区；
在所述第一外延掺杂区一侧形成贯穿所述介质层且与所述阱区电连接的第一接触插塞；
形成贯穿所述介质层且与所述第一外延掺杂区电连接的第二接触插塞和第三接触插塞，所述第二接触插塞和第三接触插塞相分立，且所述第二接触插塞位于所述第一接触插塞和第三接触插塞之间；所述第二接触插塞包括位于所述第一外延掺杂区上的金属硅化物层以及位于所述金属硅化物层上的第一导电插塞，其中，在平行于所述基底且沿所述第二接触插塞延伸方向上，所述第二接触插塞表面具有两端。
12.如权利要求11所述的测试结构的形成方法，其特征在于，在形成所述介质层之前，形成所述金属硅化物层；或者，在形成所述介质层之后，形成所述金属硅化物层；
其中，所述金属硅化物层位于所述第一外延掺杂区的部分表面或全部表面。
13.如权利要求11所述的测试结构的形成方法，其特征在于，形成所述第一外延掺杂区的步骤中，所述第一外延掺杂区的数量为一个；
形成所述第二接触插塞和第三接触的步骤中，所述第二接触插塞和第三接触插塞与同一个第一外延掺杂区电连接；
或者，
形成所述第一外延掺杂区的步骤中，所述第一外延掺杂区的数量为两个，且所述两个第一外延掺杂区位于所述第一接触插塞同侧；
形成所述第二接触插塞和第三接触的步骤中，所述第二接触插塞与靠近所述第一接触插塞一侧的第一外延掺杂区电连接，所述第三接触插塞与另一个第一外延掺杂区电连接。
14.如权利要求11所述的测试结构的形成方法，其特征在于，在所述阱区内形成第一外延掺杂区的步骤中，所述形成方法还包括：在所述第一外延掺杂区一侧的阱区内形成第二外延掺杂区；其中，所述第二外延掺杂区和第一外延掺杂区相分立，且所述第二外延掺杂区和第一外延掺杂区的材料相同；
形成所述第一接触插塞的步骤中，所述第一接触插塞贯穿所述介质层且与所述第二外延掺杂区电连接。
15.如权利要求11所述的测试结构的形成方法，其特征在于，形成所述第三接触插塞的步骤中，所述第三接触插塞包括位于所述第一外延掺杂区上的金属硅化物层以及位于所述金属硅化物层上的第二导电插塞；
或者，所述第三接触插塞仅包括第二导电插塞。
16.如权利要求11所述的测试结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上分立的鳍部；
在所述基底内形成阱区的步骤中，在所述鳍部内形成阱区。
17.一种测试方法，其特征在于，包括：
提供如权利要求1至10中任一项权利要求所述的测试结构；
向所述第二接触插塞的一端加载第一外接电流，向所述第一接触插塞加载第二外接电流，且所述第二外接电流的电流值小于所述第一外接电流的电流值，使所述第二接触插塞、位于所述第二接触插塞下方的第一外延掺杂区、阱区以及第一接触插塞之间构成电路回路；
通过所述第二接触插塞的另一端，测量所述第二接触插塞的顶部电势；
通过所述第三接触插塞，测量所述第一外延掺杂区的底部电势；
依据所述第一外接电流、顶部电势以及底部电势，获取所述金属硅化物层与所述第一外延掺杂区之间的接触电阻。
18.如权利要求17所述的测试方法，其特征在于，所述第二外接电流为零电流或负电流。
19.如权利要求17所述的测试方法，其特征在于，获取所述接触电阻的步骤包括：获取总电阻值，所述总电阻值为所述顶部电势与所述底部电势的差值除以所述第一外接电流的电流值；
获取所述第一导电插塞的电阻值、金属硅化物层的电阻值以及所述第一外延掺杂区的电阻值；
所述总电阻值与所述第一导电插塞的电阻值、金属硅化物层的电阻值以及第一外延掺杂区的电阻值之间的差值，为所述接触电阻。
CN201611262695.6A 2016-12-30 2016-12-30 测试结构及其形成方法、测试方法 Active CN108269785B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201611262695.6A CN108269785B (zh) 2016-12-30 2016-12-30 测试结构及其形成方法、测试方法
EP17208749.6A EP3343595A1 (en) 2016-12-30 2017-12-20 Testing structure and corresponding fabrication and testing methods
US15/856,388 US10790206B2 (en) 2016-12-30 2017-12-28 Testing structure, and fabrication and testing methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611262695.6A CN108269785B (zh) 2016-12-30 2016-12-30 测试结构及其形成方法、测试方法

Publications (2)

Publication Number Publication Date
CN108269785A true CN108269785A (zh) 2018-07-10
CN108269785B CN108269785B (zh) 2020-06-09

Family

ID=60953538

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611262695.6A Active CN108269785B (zh) 2016-12-30 2016-12-30 测试结构及其形成方法、测试方法

Country Status (3)

Country Link
US (1) US10790206B2 (zh)
EP (1) EP3343595A1 (zh)
CN (1) CN108269785B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023283991A1 (zh) * 2021-07-14 2023-01-19 长鑫存储技术有限公司 一种接触插塞电阻值的测量方法及测试结构
CN117594572A (zh) * 2023-12-08 2024-02-23 芯联越州集成电路制造（绍兴）有限公司 Wat测试结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10670641B2 (en) * 2017-08-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test device and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120242356A1 (en) * 2011-03-24 2012-09-27 Toshiba America Electronic Components, Inc. Specific contact resistivity measurement method, semiconductor device for specific contact resistivity measurement, and method for manufacturing the same
CN204102867U (zh) * 2014-10-17 2015-01-14 中芯国际集成电路制造(北京)有限公司 一种接触电阻的测试结构
CN205786854U (zh) * 2016-05-26 2016-12-07 中芯国际集成电路制造(北京)有限公司 一种电阻测试结构
CN206258520U (zh) * 2016-12-09 2017-06-16 中芯国际集成电路制造(北京)有限公司 一种接触电阻测试结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066561A (en) * 1997-12-19 2000-05-23 Lsi Logic Corporation Apparatus and method for electrical determination of delamination at one or more interfaces within a semiconductor wafer
TW550729B (en) * 2002-08-16 2003-09-01 Nanya Technology Corp A test key for detecting whether the overlay of word line structure and deep trench capacitor of DRAM is normal
US6686250B1 (en) * 2002-11-20 2004-02-03 Maxim Integrated Products, Inc. Method of forming self-aligned bipolar transistor
DE102004024659B4 (de) * 2004-05-18 2014-10-02 Infineon Technologies Ag Halbleiterbauteil
JP5092754B2 (ja) * 2006-02-08 2012-12-05 富士通セミコンダクター株式会社 ｐチャネルＭＯＳトランジスタおよび半導体装置
US7598142B2 (en) * 2007-03-15 2009-10-06 Pushkar Ranade CMOS device with dual-epi channels and self-aligned contacts
US7888228B2 (en) * 2007-04-05 2011-02-15 Adesto Technology Corporation Method of manufacturing an integrated circuit, an integrated circuit, and a memory module
US7994010B2 (en) * 2007-12-27 2011-08-09 Chartered Semiconductor Manufacturing Ltd. Process for fabricating a semiconductor device having embedded epitaxial regions
JP2009295873A (ja) * 2008-06-06 2009-12-17 Panasonic Corp 半導体装置
KR102184697B1 (ko) * 2014-02-20 2020-12-01 에스케이하이닉스 주식회사 반도체 장치
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120242356A1 (en) * 2011-03-24 2012-09-27 Toshiba America Electronic Components, Inc. Specific contact resistivity measurement method, semiconductor device for specific contact resistivity measurement, and method for manufacturing the same
CN204102867U (zh) * 2014-10-17 2015-01-14 中芯国际集成电路制造(北京)有限公司 一种接触电阻的测试结构
CN205786854U (zh) * 2016-05-26 2016-12-07 中芯国际集成电路制造(北京)有限公司 一种电阻测试结构
CN206258520U (zh) * 2016-12-09 2017-06-16 中芯国际集成电路制造(北京)有限公司 一种接触电阻测试结构

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ADUSUMILLI ET: "Ti and NiPt/Ti Liner Silicide Contacts for Advanced Technologies", 《2016IEEE SYMPOSIUM ON VLSI TECHNOLOGY》 *
J.G.J.CHERN,ET: "Determining Specific Contact Resistivity from Contact End Resistance Measurements", 《IEEE ELECTRON DEVICE LETTERS》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023283991A1 (zh) * 2021-07-14 2023-01-19 长鑫存储技术有限公司 一种接触插塞电阻值的测量方法及测试结构
CN117594572A (zh) * 2023-12-08 2024-02-23 芯联越州集成电路制造（绍兴）有限公司 Wat测试结构
CN117594572B (zh) * 2023-12-08 2024-05-24 芯联越州集成电路制造（绍兴）有限公司 Wat测试结构

Also Published As

Publication number Publication date
CN108269785B (zh) 2020-06-09
US20180190551A1 (en) 2018-07-05
EP3343595A1 (en) 2018-07-04
US10790206B2 (en) 2020-09-29

Similar Documents

Publication Publication Date Title
US7904273B2 (en) In-line depth measurement for thru silicon via
US8853693B2 (en) Test structure for determination of TSV depth
CN108269785A (zh) 测试结构及其形成方法、测试方法
CN103852702B (zh) 确定半导体鳍中的载流子浓度的方法
US20080076196A1 (en) TEG system for acquiring FET capacity and method of capacity acquisition
CN106684008B (zh) 半导体器件的可靠性测试结构及其测试方法
CN102446900A (zh) 多层金属互连金属线的电迁移可靠性测试结构及制备方法
CN107391849A (zh) 电阻模型及其修正方法
CN104658940A (zh) 一种鳍式场效晶体管电学特性的测量结构
CN107290594A (zh) 测试结构及其测试方法
CN103594453A (zh) 集成电路中介质击穿可靠性分析的测试结构及其测试方法
CN110400788B (zh) 一种检查半导体器件设计规则的测试结构及测试方法
CN108122798A (zh) 测试结构及其形成方法、测试方法
CN104183574B (zh) 半导体测试结构及测试方法
CN101378061B (zh) 半导体器件及其制造方法
CN103035619A (zh) 一种电迁移可靠性测试结构
CN103887194A (zh) 并行测试器件
CN109300878A (zh) 界面缺陷表征结构的形成方法
Croes et al. Reliability concerns in copper TSV's: Methods and results
CN210575846U (zh) 半导体测试结构
CN112230067A (zh) 电阻测试结构及方法
TW201320212A (zh) 測試鍵結構與使用此測試鍵結構以量測階段高度的方法
CN104332459B (zh) 一种接触孔可靠性测试装置
CN211350640U (zh) 一种用于监控接触结构间差异性的测试结构
US5254941A (en) Structure and method for determining isolation of integrated circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant