CN113113311A - 半导体装置的形成方法 - Google Patents

半导体装置的形成方法 Download PDF

Info

Publication number
CN113113311A
CN113113311A CN202110198485.XA CN202110198485A CN113113311A CN 113113311 A CN113113311 A CN 113113311A CN 202110198485 A CN202110198485 A CN 202110198485A CN 113113311 A CN113113311 A CN 113113311A
Authority
CN
China
Prior art keywords
layer
type
source
drain
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110198485.XA
Other languages
English (en)
Inventor
陈仕承
林群雄
王志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/166,704 external-priority patent/US11515216B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113113311A publication Critical patent/CN113113311A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

本公开涉及一种半导体装置的形成方法。接收半导体结构，其具有第一鳍状物与第二鳍状物。形成第一外延结构于第一鳍状物上，且第一外延结构具有第一型掺质。形成第一盖层于第一外延结构上。形成第二外延结构于第二鳍状物上，第二外延结构具有第二型掺质，且第二型掺质与第一型掺质不同。沉积第一金属于第二外延结构与第一盖层上。自第一金属与第二外延结构形成第一硅化物层，并自第一金属与第一盖层形成第二盖层。选择性移除第二盖层。沉积第二金属于第一外延结构与第二外延结构上。自第二金属与第一外延结构形成第二硅化物层。

Description

半导体装置的形成方法
技术领域
本发明实施例一般关于集成电路与半导体装置与其形成方法，更特别关于具有双硅化物结构的集成电路与半导体装置。
背景技术
集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的工艺通常有利于增加产能与降低相关成本。
尺寸缩小通常也增加处理与制造集成电路的复杂度。为实现这些进展，集成电路的制造与处理需要类似发展。举例来说，可采用双硅化物结构以减少半导体装置的接点电阻。然而在尺寸缩小的装置中制作这些双硅化物结构的方法，与具有狭窄的图案化容许范围的光微影步骤相关。这会造成进阶技术节点的制作挑战。因此现存的双硅化物技术通常适用于其预期目的，但无法符合所有方法的需求。
发明内容
本发明一实施例关于半导体装置的形成方法。方法包括接收半导体结构，其具有第一鳍状物于第一装置区中与第二鳍状物于第二装置区中。方法亦包括形成第一外延结构于第一鳍状物上，且第一外延结构具有第一型掺质。方法还包括形成第一盖层于第一外延结构上。此外，方法还包括形成第二外延结构于第二鳍状物上，第二外延结构具有第二型掺质，且第二型掺质与第一型掺质不同。此外，方法包括沉积第一金属材料于第二外延结构与第一盖层上并直接接触第二外延结构与第一盖层。此外，方法亦包括自第一金属材料与第二外延结构形成第一硅化物层，并自第一金属材料与第一盖层形成第二盖层。此外，方法包括选择性移除第二盖层；沉积第二金属材料于第一外延结构与第二外延结构上并直接接触第一外延结构；以及自第二金属材料与第一外延结构形成第二硅化物层。
本发明一实施例关于半导体装置的形成方法。方法包括接收半导体基板，并形成遮罩以覆盖第一装置区，并露出遮罩的开口中的第二装置区。方法亦包括经由遮罩的开口形成n型外延结构于露出的第二装置区中，经由遮罩的开口形成第一盖层于n型外延结构上；以及形成p型外延结构于第一装置区中。方法亦包括形成第一硅化物层于p型外延结构上与n型外延结构之上的第二盖层上。此外，方法包括选择性移除第二盖层而实质上不移除第一硅化物层。此外，方法包括形成第二硅化物层于n型外延结构上。
本发明一实施例关于半导体装置。半导体装置包括半导体基板；具有第一半导体材料的第一外延结构，位于半导体基板上；具有第二半导体材料的第二外延结构，位于半导体基板上，且第二半导体材料与第一半导体材料不同。半导体装置亦包括第一硅化物层，位于第一外延结构上并物理接触第一外延结构；以及第二硅化物层，位于第二外延结构上并物理接触第二外延结构。第一硅化物层包括第一半导体材料的元素与第一金属材料。第二硅化物层包括第二半导体材料的元素与第二金属材料，且第二金属材料与第一金属材料不同。半导体装置额外包括第二金属材料于第一硅化物层上并直接接触第一硅化物层。
附图说明
图1是本发明一些实施例中，半导体装置的三维立体图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、及图14是本发明一些实施例中，半导体装置于不同工艺阶段的剖视图。
图15是本发明多种实施例中，制作半导体装置的方法的流程图。
附图标记说明：
100：半导体装置
100A、100B：装置构件
102：基板
102A、102B：部分
104、104A、104B：鳍状结构
106：衬垫层
108：隔离结构
110：介电鳍状物
112、128、128'：蚀刻停止层
114、130：层间介电层
118A、118B：光刻胶层
120、120A、120B：源极/漏极结构
126：空洞
132A、132B：沟槽
136A、136B：金属层
136A(h)：水平部分
136A(v)：垂直部分
137、139：保护层
138、138'：盖层
140：栅极结构
142、144：栅极间隔物层
146：栅极介电层
148：栅极层
150A、150B：硅化物层
152：粘着层
154：接点结构
200：方法
202、204A、204B、204C、206、208、210、212、214、216、218、220：步骤
具体实施方式
下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，本发明实施例的结构形成于另一结构上、连接至另一结构、及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间。此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。设备亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围为4.5nm至5.5nm。
本发明实施例一般关于集成电路与半导体装置与其形成方法。本发明实施例更特别关于具有双硅化物结构的集成电路与半导体装置。双硅化物结构已泛用于集成电路与半导体装置中，以减少接点结构与源极/漏极结构之间的接点电阻。举例来说，不同功函数金属(如p型功函数金属与n型功函数金属)可分别用于p型晶体管与n型晶体管。这些功函数金属可与源极/漏极结构的个别材料作用，并形成不同组成的硅化物结构以用于不同形态的晶体管。如此一来，可减少肖特基能障并对应地减少接点电阻。随着集成电路与半导体装置的尺寸持续减少，采用光微影图案化与硬遮罩形成这些双硅化物结构的挑战也越多。综上所述，本发明实施例提出自对准的双硅化物方法，其可采用较少的光微影步骤及/或较少的硬遮罩层，以缓解一些上述的工艺挑战。
在所述实施例中，半导体装置包括鳍状场效晶体管。然而本发明实施例可用于任何合适的半导体装置，比如金属氧化物半导体场效晶体管、互补式金属氧化物半导体装置、p型金属氧化物半导体装置、n型金属氧化物半导体装置、鳍状场效晶体管装置、或全绕式栅极金属氧化物半导体场效晶体管(如纳米线装置、纳米片装置、或其他多栅极场效晶体管)。本技术领域中技术人员应理解本发明实施例有利于其他例子的半导体装置。可在处理集成电路或其部分时制作半导体装置，其可包含静态随机存取存储器及/或逻辑电路、被动构件(如电阻、电容器、或电感)、与主动构件(如p型场效晶体管、n型场效晶体管、鳍状场效晶体管、金属氧化物半导体场效晶体管、互补式金属氧化物半导体装置、双极性晶体管、高电压晶体管、高频晶体管、其他存储器单元、或上述的组合)。
图1是本发明一些实施例中，半导体装置100的三维立体图。图2至图14是本发明一些实施例中，半导体装置100于不同工艺阶段的剖视图。图15是本发明多种实施例中，制作半导体装置的方法的流程图。
图1是本发明一实施例的半导体装置100。半导体装置100包括p型装置构件100A与n型装置构件100B。p型装置构件100A与n型装置构件100B可为晶体管。p型装置构件100A与n型装置构件100B可各自包含基板102的一部分。举例来说，p型装置构件100A包括部分102A，而n型装置构件100B包括部分102B。基板102可包含半导体元素(单一元素)如硅、锗、及/或其他合适材料；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、及/或其他合适材料；半导体合金如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、及/或其他合适材料。基板102可为组成一致的单层材料。在其他实施例中，基板102可包含组成类似或不同的多个材料层，其适用于制造集成电路装置。在一例中，基板102可为绝缘层上硅基板，其具有半导体硅层形成于氧化硅层上。在另一例中，基板102可包含导电层、半导体层、介电层、其他层、或上述的组合。在一些实施例中，基板102延伸于XY平面中。在此考量下，XY平面为X方向与Y方向所定义的平面。X方向与Y方向为彼此垂直的水平方向，而Z方向垂直于XY平面、X方向、与Y方向。
可形成多种掺杂区如源极/漏极区于基板102之中或之上。掺杂区可掺杂n型掺质如碳、磷、或砷，及/或p型掺质如硼或铟，端视设计需求而定。掺杂区可直接形成于基板102上、p型井结构中、n型井结构中、或双井结构中，或采用隆起结构。在一些实施例中，n型掺杂区形成于基板102的部分102A之中或之上，且设置为用于p型晶体管(如p型装置构件100A)。p型掺杂区形成于基板102的部分102B之中或之上，且设置为用于n型晶体管(如n型装置构件100B)。掺杂区的形成方法可为布植掺质原子、原位掺杂的外延成长、及/或其他合适技术。
在所述实施例中，p型装置构件100A与n型装置构件100B可各自具有三维主动区如鳍状结构104于基板102上。主动区可为伸长的鳍状结构104，其向上凸出基板102(沿着Z方向)。如此一来，主动区如鳍状结构104可视作鳍状主动区或鳍状物。在一些实施例中，鳍状结构104的长度方向沿着X方向。在一些实施例中，衬垫层106可形成于鳍状结构104的侧壁表面上与基板102上。衬垫层106可包含任何合适材料，比如二氧化硅、氮氧化硅、氮化硅、或上述的组合。如上所述，半导体装置100可改为包含鳍状场效晶体管以外的构件。综上所述，主动区可为鳍状结构104A及104B以外的轮廓。
p型装置构件100A与n型装置构件100B可各自进一步包含隔离结构108于基板102上(以及衬垫层106上，若存在)。隔离结构108可电性隔离半导体装置100的多种构件(如鳍状结构104)。隔离结构108可包含氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料、及/或其他合适材料。在一些实施例中，隔离结构108可包含浅沟槽隔离结构。在一实施例中，隔离结构108的形成方法为在形成鳍状结构104时，蚀刻沟槽于基板102中。接着可将上述的隔离材料填入沟槽，接着进行化学机械平坦化工艺。亦可实施其他隔离结构如场氧化物、局部氧化硅、及/或其他合适结构，以作为隔离结构108。在其他实施例中，隔离结构108可包含多层结构，比如具有一或多个热氧化物衬垫层。
p型装置构件100A及n型装置构件100B可各自进一步包含层间介电层114于隔离结构108上，使鳍状结构104的至少一部分埋置于层间介电层114中。层间介电层114可包含合适材料如氧化硅。在一些实施例中，蚀刻停止层112夹设于隔离结构108与层间介电层114之间。蚀刻停止层112与层间介电层114包含的材料不同，而蚀刻停止层112可在后续蚀刻步骤中保护蚀刻停止层112之下的结构。在一些实施例中，p型装置结构100A与n型装置结构100B可各自额外包含介电鳍状物110。在一些实施例中，介电鳍状物110与源极/漏极结构相邻以限制外延材料成长。介电鳍状物110与其他介电间隔物的组合，可用于产生外延的源极/漏极结构所需的任何形状，特别是减少寄生电容所用的小源极/漏极结构。此外，介电鳍状物可支撑形成其上的栅极结构。介电鳍状物110可包含任何合适的材料如碳氮化硅、碳氮氧化硅、氮氧化硅、金属氧化物、其他合适材料、或上述的组合。
p型装置构件100A与n型装置构件100B亦可各自包含栅极结构140，其形成于每一鳍状结构104的通道区中的鳍状结构104上并接合鳍状结构104。在一些实施例中，栅极结构140埋置于鳍状结构104、介电鳍状物110、与层间介电层114上的层间介电层130中，且其长度方向沿着y方向(比如大致垂直于鳍状结构104的长度方向)。栅极结构140可为高介电常数的栅极介电层与金属栅极结构，其包含高介电常数的栅极介电层146与金属的栅极层148。高介电常数的栅极介电层146可包含氧化锆、氧化钇、氧化镧、氧化钆、氧化钛、氧化钽、氧化铪铒、氧化铪镧、氧化铪钇、氧化铪钆、氧化铪铝、氧化铪锆、氧化铪钛、氧化铪钽、钛酸锶、或上述的组合。栅极结构140可包含栅极间隔物层，比如栅极间隔物层142及/或栅极间隔物层144。在一些实施例中，栅极间隔物层142及/或144包含碳氮化硅、碳氮氧化硅、及/或氮氧化硅。在一些实施例中，栅极间隔物层142及/或144在后续蚀刻步骤(如下述)时可保护栅极层(如栅极介电层146与栅极层148)免于损伤。在一些实施例中，可形成额外材料层如界面层、盖层、其他合适层、或上述的组合于鳍状结构104上。在一些实施例中，栅极结构140可为虚置栅极结构(含氧化物的栅极介电层与多晶硅栅极)。
p型装置构件100A与n型装置构件100B亦可各自包含源极/漏极结构120形成于鳍状结构104上。举例来说，p型装置构件100A包括p型的源极/漏极结构120A于栅极结构140的两侧上(比如在源极/漏极区之中或之上)，而n型装置构件100B包括n型的源极/漏极结构120B于栅极结构140的两侧上(比如在源极/漏极区之中或之上)。在一些实施例中，源极/漏极结构120可包含外延层，其外延成长于鳍状结构104上，因此可视作外延的源极/漏极结构。在一些实施例中，源极/漏极结构120各自包含半导体材料。举例来说，p型的源极/漏极结构120A包括硅锗，而n型的源极/漏极结构120B包括硅及/或碳化硅。在一些实施例中，p型的源极/漏极结构120A包括的锗浓度小于或等于50原子％。在一些实施例中，p型源极/漏极结构120A包括锗，其浓度可小于或等于40原子％。如下详述，后续步骤中的蚀刻选择性可取决于锗浓度。在一些实施例中，源极/漏极结构120可包含掺质。举例来说，p型的源极/漏极结构120A包含p型掺质如硼及/或铟，而n型的源极/漏极结构120B包含n型掺质如碳、磷、及/或砷。
p型装置构件100A与n型装置构件100B亦可各自包含接点结构形成于p型的源极/漏极结构120A与n型的源极/漏极结构120B上。接点结构154可包含任何合适的金属材料如钨、钴、铝、或上述的组合。在一些实施例中，粘着层152形成于接点结构154与层间介电层130之间，以及接点结构154与p型及n型源极/漏极结构之间。在一些实施例中，粘着层152为厚度约3nm至约5nm的顺应性层状物。若厚度过小如小于3nm，则粘着层152的效果受限。若厚度过大如大于5nm，则粘着层可能非必要地占有接点结构所用的宝贵空间，反之接点结构可具有较大尺寸与较低电阻。粘着层可包含任何合适的粘着层材料，比如氮化钛、氮化钽、氮化钨、氮化钛硅、及/或氮化钽硅。
p型装置构件100A与n型装置构件100B各自包含硅化物层于个别的源极/漏极结构120A及120B上。换言之，半导体装置100具有双硅化物结构。举例来说，p型装置构件100A包括硅化物层150A于p型源极/漏极结构120A与接点结构154(或粘着层152，若存在)之间，而n型装置构件100B包括硅化物层150B于n型源极/漏极结构120B与接点结构154(或粘着层152，若存在)之间。如下详述，自p型源极/漏极结构120A与p型的功函数金属材料形成硅化物层150A。综上所述，硅化物层150A包括p型源极/漏极结构的至少一元素与p型功函数金属材料的至少一元素。此外，自n型的源极/漏极结构120B与n型功函数金属材料形成硅化物层150B。综上所述，硅化物层150B包括n型源极/漏极结构的至少一元素与n型功函数金属材料的至少一元素。
p型装置构件100A还包含金属层136B夹设于接点结构154(或粘着层152，若存在)与硅化物层150A之间。举例来说，金属层136B可与其上表面上的粘着层152直接作用，并与其下表面上的硅化物层150A直接交界。在一些实施例中，金属层136B包括p型功函数金属材料。举例来说，金属层136B可包含n型功函数金属材料，其亦包含于硅化物层150B中。在一些实施例中，无类似的金属层136B夹设于粘着层152与硅化物层150B之间。换言之，粘着层152与硅化物层150B直接交界。在一些其他实施例中，n型装置构件100B亦包含金属层136B于接点结构154与硅化物层150B之间。然而如下详述，硅化物层150B上的金属层136B可比硅化物层150A上的金属层136B薄(沿着Z方向)。在一些实施例中，p型的装置构件100A与n型的装置构件100B各自包含额外结构如蚀刻停止层112、硬遮罩层(未图示)位于栅极结构140上、以及多种其他结构。
图2至图13是本发明一实施例中，图1的半导体装置100所用的制作工艺。具体而言，图2至13显示半导体装置100于不同工艺阶段的剖视图(比如沿着YZ平面，标示如X切面)。
如图2与图15的步骤202所示，接收半导体装置100所用的初始结构，其可包含装置构件100A与装置构件100B。初始结构包括装置构件100A所用的鳍状结构104A与装置构件100B所用的鳍状结构104B，其均埋置于隔离结构108中并自隔离结构108向外凸出。鳍状结构104A及104B与隔离结构108的制作方法可采用合适工艺，包括光微影与蚀刻工艺。举例来说，可微影形成图案化遮罩，并经由图案化遮罩的开口蚀刻基板102以形成沟槽，将一或多种介电材料填入沟槽，并执行化学机械研磨工艺以形成隔离结构108。隔离结构108定义主动区。在所述实施例中，主动区为三维结构如鳍状结构104。形成于这些鳍状结构上的这些场效晶体管，可视作鳍状场效晶体管。在一些实施例中，鳍状结构104A及104B凸起高于隔离结构108。在一些实施例中，鳍状结构104A及104B的形成方法可为选择性蚀刻隔离结构108使其凹陷。在其他实施例中，鳍状结构104的形成方法可为选择性外延成长一或多个半导体材料至主动区。在一些其他实施例中，鳍状结构104A及104B的形成方法可为混合程序，其具有选择性蚀刻以进行凹陷步骤以及选择性外延成长。在一些其他实施例中，鳍状结构104A及104B的形成方法可为图案化基板102，接着进行沉积与化学机械研磨以形成隔离结构108。鳍状结构104可具有沿着X方向伸长的形状。外延成长的半导体材料可包含硅、锗、硅锗、碳化硅、或其他合适的半导体材料。选择性蚀刻工艺可包含湿蚀刻、干蚀刻、其他合适蚀刻、或上述的组合。
在一些实施例中，鳍状结构104A及104B的形成方法可为双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光微影与自对准工艺，其产生的图案间距小于采用单一的直接光微影工艺所得的图案间距。举例来说，可形成层状物于基板上，并采用光微影工艺图案化层状物。可采用自对准工艺沿着图案化的层状物的侧部形成间隔物。接着移除层状物，而保留的间隔物或芯之后可用于图案化鳍状结构104A及104B。
在一些实施例中，掺杂井形成于主动区(如鳍状结构104A及104B)上。掺杂井沿着X方向延伸穿过主动区，比如自左侧的隔离结构108延伸至右侧的隔离结构108，使鳍状结构104A及104B封闭于对应的掺杂井中。掺杂井的形成方法可为离子布植或其他合适技术。在一些例子中，掺杂井为n型掺杂以用于形成其上的一或多个p型场效晶体管。在一些例子中，掺杂井为p型掺杂以用于形成其上的一或多个n型场效晶体管。在所述实施例中，半导体装置100包括p型掺杂井与n型掺杂井。在一些实施例中，p型装置构件100A形成于n型掺杂井上，而n型装置构件100B形成于p型掺杂井上。
半导体装置100的初始结构可进一步包含一或多个栅极堆叠如栅极结构140于基板102上。栅极结构140形成于图2的X-Z剖面之后。综上所述，栅极结构140未图示于图2。在一些实施例中，栅极结构140可为功能的金属栅极堆叠。在一些其他实施例中，栅极结构140可为虚置栅极堆叠，且在后续阶段中可置换成金属栅极堆叠。栅极堆叠的形成方法可包含形成多种栅极材料层(比如热氧化形成氧化硅与沉积多晶硅)，并采用微影工艺与蚀刻以图案化栅极材料层。硬遮罩可用于图案化栅极材料层。在一些实施例中，半导体装置100的初始结构亦包含介电鳍状物110、层间介电层114、及/或蚀刻停止层112。
方法接着形成n型装置构件100B的源极/漏极结构120B于基板的部分102B上。如图3及图15所示，形成图案化光刻胶层118A以至少覆盖p型装置构件100A，并至少露出n型装置构件100B的源极/漏极区。源极/漏极区指的是鳍状结构用于对应形成其上的源极/漏极结构的区域。栅极结构140亦可露出源极/漏极区。图案化光刻胶层118A的形成方法可为微影工艺，其包含光刻胶涂布、曝光至紫外线、与显影工艺。可进一步采用硬遮罩如氮化硅化其他合适材料。在此例中，先以蚀刻将图案化光刻胶层118A的开口转移至硬遮罩。接着执行蚀刻工艺如干蚀刻、湿蚀刻、或上述的组合，以移除n型装置结构100B的源极/漏极区中的鳍状结构104B的露出部分。蚀刻工艺可包含一或多道蚀刻步骤，其可打开衬垫层106并使源极/漏极区凹陷。特别的是，蚀刻工艺可使露出的源极/漏极区凹陷，以形成源极/漏极沟槽。
之后如图4与图15的步骤204A所示，进行外延工艺以形成源极/漏极结构120B于基板的部分102B上。在外延工艺时，栅极结构140及/或图案化的光刻胶层118A可限制源极/漏极结构120B至源极/漏极区。合适的外延工艺包含化学气相沉积技术(如气相外延及/或超高真空化学气相沉积)、分子束外延、及/或其他合适工艺。外延工艺可采用气相及/或液相前驱物，其可与n型装置构件100B的组成作用。在一些实施例中，源极/漏极结构120B包括硅，而外延工艺所用的前驱物包括硅。在外延工艺时可导入含n型掺质如磷、砷、及/或其他含上述的组合的合适掺质的掺杂物种，以原位掺杂源极/漏极结构120B。若未原位掺杂源极/漏极结构120B，则可进行布植工艺(如接面布植工艺)以掺杂源极/漏极结构120B。在例示性的实施例中，源极/漏极结构120B包含磷化硅。可进行一或多道退火工艺以活化源极/漏极结构120B。合适的退火工艺可包含快速热退火及/或激光退火工艺。此外，可移除图案化的光刻胶层118A(或硬遮罩)，以露出p型装置区中的层间介电层114。
如图5与图15的步骤204B所示，在形成源极/漏极结构120B之后，可形成盖层138于源极/漏极结构120B上(比如直接接触源极/漏极结构120B)。在一些实施例中，可采用与前述类似的外延工艺以形成盖层138。第二外延工艺的差异在于此工艺的前驱物包括锗。举例来说，盖层138可为硅锗层。综上所述，前驱物可实施含硅的气体与含锗的气体。在一些实施例中，盖层138与n型的源极/漏极结构120B可形成于相同工具中。在一些实施例中，可在形成源极/漏极结构120B之后立刻形成盖层138，比如不破工具的真空。在一些实施例中，在形成n型外延的源极/漏极结构之后，与开始形成p型外延的源极/漏极结构之前形成盖层138，有利于形成自对准的双硅化物结构，而不需额外采用微影步骤及/或硬遮罩。为了达到现有技术重复采用硬遮罩相关的必要分辨率所面临的挑战可因此缓解，并减少制作成本。
在一些实施例中，可相对于含硅气体的流速调整含锗气体的流速，以调整盖层138中的锗浓度。如下详述，一些实施例的工艺参数设置以形成锗浓度大于60原子％的盖层138。在一些实施例中，盖层138包含的锗浓度可大于70原子％。在一些实施例中，盖层138未掺杂。在一些实施例中，盖层138直接接触n型的源极/漏极结构120B的露出的上表面。
如图5所示，形成蚀刻停止层128于盖层138的露出表面与p型装置构件100A的上表面上。在一些实施例中，蚀刻停止层128更覆盖n型装置区中的介电鳍状物110与层间介电层114的露出表面。在一些实施例中，蚀刻停止层128包覆源极/漏极结构120B。在一些实施例中，蚀刻停止层128在后续步骤时，可保护源极/漏极结构120B免于非刻意的损伤。蚀刻停止层128可包含任何合适的蚀刻停止材料，比如氮化硅及/或碳氮化硅。在一些实施例中，蚀刻停止层128的厚度为约5nm至约10nm。若厚度过小如小于5nm，则保护源极/漏极结构120B的效果可能受限。若厚度过大如大于10nm，则蚀刻停止层不必要地占据半导体装置100的其他重要结构所用的宝贵空间。在一些实施例中，蚀刻停止层128为顺应性层状物。此外，一些实施例中源极/漏极结构120B与相邻的介电鳍状物110之间的分隔，可小于两倍的蚀刻停止层128的厚度。综上所述，蚀刻停止层128合并。蚀刻停止层128合并。在一些实施例中，合并的蚀刻停止层128密封空洞126于介电鳍状物110、源极/漏极结构120A或120B、以及层间介电层114所定义的区域中。
如图6与图15的步骤204C所示，可形成另一图案化光刻胶层118B于n型装置构件100B上。在一些实施例中，图案化光刻胶层118B与图案化光刻胶层118A类似。图案化光刻胶层118B覆盖n型装置构件100B，并至少露出p型装置构件的源极/漏极区。在一些实施例中，可改用硬遮罩层。可执行干蚀刻工艺以移除基板的部分102A上的鳍状结构104A的露出部分。综上所述，源极/漏极沟槽可形成于p型装置构件100A所用的鳍状结构104A上。接着进行外延工艺以形成源极/漏极结构120A。此外延工艺一般符合前述的外延工艺。在一些实施例中，外延工艺实施含硅前驱物与含锗前驱物，以形成硅锗外延的源极/漏极结构120A。在一些实施例中，在外延成长p型的源极/漏极结构120A时可原位掺杂p型掺质如硼、二氟化硼、及/或含有上述的组合的其他合适掺质。若未原位掺杂源极/漏极结构120A，则可进行布植工艺(如接面布植工艺)以掺杂源极/漏极结构120A。在例示性实施例中，源极/漏极结构120A包括硼化硅锗。可进行一或多道退火工艺以活化源极/漏极结构120A，其与前述活化源极/漏极结构120B的方式类似。
在一些实施例中，调整含硅前驱物与含锗前驱物的流速，以形成锗浓度小于50原子％的硅锗外延层(或p型的源极/漏极结构120A)。综上所述，盖层138的锗浓度大于p型的源极/漏极结构120A的锗浓度。举例来说，盖层138中的锗浓度与p型源极/漏极结构中的锗浓度的比例大于6:5。换言之，盖层138中的锗浓度比p型源极/漏极结构中的锗浓度高至少20原子％。如下详述，此锗浓度差异会造成不同的蚀刻选择性，使蚀刻步骤可移除来自盖层138的层状物，并实质上保留来自p型源极/漏极结构120A的层状物(如硅化物层)。若比例过低如低于6:5，则无法达到所需的蚀刻选择性，并劣化p型的源极/漏极结构上的层状物(如硅化物层)的完整性。
在一些实施例中，调整流速以形成锗浓度小于40原子％的硅锗层的源极/漏极结构120A，并形成锗浓度大于70原子％的盖层138。综上所述，盖层138中的锗浓度与p型的源极/漏极结构中的锗浓度的比例可大于7:4。换言之，盖层138中的锗浓度比p型的源极/漏极结构120A中的锗浓度高至少75％。锗浓度差异更大可在后续步骤中达到更好的蚀刻选择性。举例来说，由于多种装置及/或设计限制，蚀刻条件(如蚀刻化学剂)受限而需增加蚀刻选择性。
在形成p型外延的源极/漏极结构120A之后，移除光刻胶层118B。如图7所示，形成蚀刻停止层128'于p型外延的源极/漏极结构120A的露出表面上。蚀刻停止层128'可与前述的蚀刻停止层128类似。举例来说，蚀刻停止层128'可包覆外延的源极/漏极结构120A。在一些实施例中，蚀刻停止层128'亦合并且密封空洞126。如图7及图15的步骤206所示，此工艺阶段形成层间介电层130于介电鳍状物110与蚀刻停止层128及128'上。层间介电层130可包含任何合适的介电材料如二氧化硅。
如图8与图15的步骤208所示，可采用蚀刻工艺以形成沟槽132A于p型的源极/漏极结构120A上的层间介电层130中，并形成沟槽132B于n型的源极/漏极结构120B上的层间介电层130中。如上所述，蚀刻停止层128'及128分别包覆p型源极/漏极结构120A与n型源极/漏极结构120B。综上所述，蚀刻工艺可设置以蚀穿蚀刻停止层128'及128而露出p型源极/漏极结构120A的上表面与盖层138的上表面。在一些实施例中，当p型源极/漏极结构120A露出时(比如当p型源极/漏极结构的戏锗材料露出时)，或当盖层138露出时(比如当盖层138的硅锗材料露出时)，即可终止蚀刻工艺。换言之，当蚀刻化学剂抵达锗材料成分时停止蚀刻工艺。可采用任何合适方法以用于蚀刻工艺。
如上所述，时科工艺露出p型的源极/漏极结构120A的上表面与n型的源极/漏极结构120B上的盖层138的上表面。综上所述，p型的源极/漏极结构120A定义沟槽132A的下表面，而盖层138定义沟槽132B的下表面。此外，沟槽132A及132B的侧壁表面由层间介电层130的保留部分与蚀刻停止层128及128'的保留部分所定义。换言之，沟槽132A及/或132B的侧壁至少部分地由蚀刻停止层128'及/或128的保留部分所定义。此外，沟槽132A及/或132B露出蚀刻停止层128'及/或128的侧壁表面。
如图9与图15的步骤210所示，金属层136A分别形成于沟槽132A中的p型的源极/漏极结构120A上，与沟槽132B中的n型的源极/漏极结构120B上。在一些实施例中，金属层136A直接接触p型的源极/漏极结构120A，并直接接触n型的源极/漏极结构120B上的盖层138。换言之，金属层136A不直接接触n型的源极/漏极结构120B或与其交界。在一些实施例中，金属层136A包含p型功函数金属。p型功函数金属的功函数值(如自金属移除电子的能量)比半导体的费米能阶更大或更正。在一些实施例中，金属层136A包含镍、铂、钯、钒、钌、钽、氮化钛、氮化钛硅、氮化钽、碳氮化钨、氮化钨、钼、其他合适金属、或上述的组合。金属层136A可包含多层，其沉积方法可为原子层沉积、化学气相沉积、物理气相沉积、及/或其他合适工艺。在一些实施例中，金属层136A的功函数金属(与其他金属层结合)设置以调整装置构件100A及100B的功函数，进而控制装置构件100A及100B的临界电压。
在一些实施例中，金属层136A直接接触沟槽132A及132B的侧壁。综上所述，金属层136A直接接触层间介电层130的保留部分的露出的侧壁表面，并直接接触蚀刻停止层128'及128的保留部分的露出的侧壁表面。在一些实施例中，金属层136A为顺应性的层状物并部分地填入沟槽132A及132B，使沟槽132A及132B的宽度与深度减少。在一些实施例中，金属层136A的厚度为约5nm至约10nm。若厚度过小(如小于5nm)，热聚集及/或不连续的岛状物或造成后续形成的硅化物层不一致，进而减少接点电阻降低的效果。若厚度过大如大于10nm，则金属层136A可能占据半导体装置100的其他重要结构所用的宝贵空间。在一些实施例中，金属层136A包括两个垂直部分136A(v)，其由水平部分136A(h)连接。水平部分136A(h)可自蚀刻停止层128'或128的侧壁表面延伸至蚀刻停止层128'或128的对向侧壁表面。
在一些实施例中，形成保护层137于沟槽132A及132B中的金属层136A上。在一些实施例中，保护层137在后续工艺时可保护金属层136A免于劣化，比如在后续加热处理时可保护金属层136A免于氧化。在一些实施例中，保护层137可包含氮化钛、氮化钽、任何其他合适的保护材料、或上述的组合。在一些实施例中，保护层137可为顺应性的层状物，且其厚度可为约3nm至约5nm。若厚度过小(比如小于3nm)，则可能限制保护金属层136A的效果。若厚度过大(如大于5nm)，则保护层137可能非必要地占据半导体装置100的其他重要结构所用的宝贵空间。保护层137部分地填入沟槽132A及132B，使沟槽132A及132B的宽度与深度减少。
如图10与图15的步骤212所示，对半导体装置100进行热处理如退火处理。在一些实施例中，热处理包括在约300℃至约400℃的温度下退火半导体装置100。在一些实施例中，可调整环境气体组成、净化气体组成、环境气体流速、净化气体流速、腔室中的气体压力、以及升温速率、恒温时间、与温度范围，以利形成硅化物层于p型的源极/漏极结构120A上的化学反应。综上所述，加热处理会诱发p型源极/漏极结构120A与金属层136A之间的化学反应。举例来说，p型源极/漏极结构包括硅锗。金属层136A的p型功函数金属与硅锗反应以形成硅化物层150A。因此硅化物层150A至少包括来自p型源极/漏极结构120A的硅锗的锗，以及来自金属层136A的p型功函数金属。如此一来，与热处理之前(见图6)相较，p型源极/漏极结构120A的厚度(沿着Z方向)减少，而金属层136A的厚度减少。在一些实施例中，消耗与p型源极/漏极结构120A交界的沟槽132A中的金属层136A的至少底部，以形成硅化物层150A。在一些实施例中，完全消耗沟槽132A中的金属层136A的水平部分136A(h)。综上所述，硅化物层150A直接接触保护层137并与保护层137交界。然而在图8所示的一些实施例中，只消耗沟槽132A中的金属层136A的水平部分136A(h)的底部区。综上所述，水平部分136A(h)的上侧区覆盖硅化物层150A的上表面。此外，此方案中的垂直部分136A(v)仍由水平部分136A(h)的上侧区连接，使所示剖面中的金属层136A维持为连续层。在一些实施例中，沉积金属层136A如非顺应性的层状物，而水平部分136A(h)的厚度大于垂直部分136A(v)的厚度。退火处理会使水平部分136A(h)的厚度减少到近似垂直部分136A(v)的厚度。在其他实施例中，沉积金属层136如顺应性层状物。综上所述，加热处理之后的水平部分136A(h)的厚度小于垂直部分136A(v)的厚度，且不再是顺应性。
在一些实施例中，硅化物层150A包括镍硅化物、镍铂硅化物、其他合适材料、或上述的组合。在一些实施例中，硅化物层150A的厚度为约5nm至约10nm。若硅化物厚度过小如小于5nm，则硅化物层降低接点电阻的效果减少。此外，当热聚集及/或不连续的岛状物发生时，硅化物变得不一致。若硅化物层厚度过大如大于10nm，则会消耗源极/漏极材料的大部分并造成速度降低与漏电流等问题。
此外，加热处理进一步诱发沟槽132B中的金属层136A的p型功函数金属与盖层138之间的化学反应。如上所述，盖层138可包含硅锗。综上所述，与金属层136A交界的盖层138的至少上侧部分，可转换成盖层138'。换言之，盖层138'至少包括来自盖层138的硅锗的锗，与来自金属层136A的p型功函数金属。如此一来，盖层138的厚度(比如沿着Z方向)减少，而金属层136A的厚度减少。在一些实施例中，整个盖层138转换成盖层138'，使盖层138的厚度减少至0。综上所述，盖层138'与n型的源极/漏极结构120B直接交界。与此同时，可消耗与盖层138交界的沟槽132B中的金属层136A的至少底部，以形成盖层138'。在一些实施例中，完全消耗沟槽132B中的金属层136A的水平部分136A(h)。然而在图8所示的一些实施例中，只消耗沟槽132B中的金属层136A的水平部分136A(h)的底部区。综上所述，水平部分136A(h)的上侧区覆盖盖层138'的上表面。此外，在此方案中，垂直部分136A(v)由水平部分136A(h)的上侧区连接，使所示剖面中的金属层136A维持连续层。在一些实施例中，沉积金属层136A如非顺应性的层状物，而水平部分136A(h)的厚度大于垂直部分136A(v)的厚度。退火处理可使水平部分136A(h)的厚度减少到近似垂直部分136A(v)的厚度。在其他实施例中，沉积金属层136如顺应性层状物。综上所述，在热处理之后的水平部分136A(h)的厚度小于垂直部分136A(v)的厚度，因此不再是顺应性的层状物。
如上所述，沟槽132A中的硅化物层150A与沟槽132B中的盖层138'包含锗与p型功函数金属。然而硅化物层150A自锗浓度较高的层状物(如p型源极/漏极结构120A)形成，而盖层138'自锗浓度较低的层状物(如盖层138)形成。综上所述，硅化物层150A的锗浓度大于盖层138'的锗浓度。此锗浓度差异会造成后续工艺中的蚀刻化学剂的蚀刻速率差异。
如图11与图15的步骤214所示，采用另一蚀刻工艺以自沟槽132A及132B移除保护层137与金属层136A的保留部分。此外，蚀刻工艺设置为移除沟槽132B中的盖层138'，而实质上不蚀刻沟槽132A中的硅化物层150A。换言之，蚀刻工艺为选择性蚀刻工艺。如上所述，由于层状物的锗浓度不同所造成的蚀刻选择性，可达上述效果。可实施任何蚀刻方法如湿蚀刻法，且可采用任何合适蚀刻化学剂。在一些实施例中，盖层138'在蚀刻化学剂中的蚀刻速率比硅化物层150A在相同蚀刻化学剂中的蚀刻速率大至少10倍。综上所述，蚀刻工艺只最小化地影响硅化物层150A。蚀刻工艺造成沟槽132B中露出n型的源极/漏极结构120B，而硅化物层150A维持覆盖p型的源极/漏极结构120A。此外，沟槽132A中露出硅化物层150A。
如图12及图15的步骤216所示，形成n型功函数金属的金属层136B于沟槽132A及132B中。n型功函数金属为功函数小于或低于半导体的费米能阶的金属。n型功函数金属可为任何合适的n型功函数金属如钛、铝、镱、银、钽铝、碳化钽铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、或上述的组合。举例来说，金属层136B形成于沟槽132A中的硅化物层150A上以直接接触硅化物层150A，并形成于沟槽132B中的n型的源极/漏极结构120B上以直接接触n型的源极/漏极结构120B的上表面。在一些实施例中，金属层136B亦直接接触沟槽132A及132B中露出的蚀刻停止层128'及128的保留部分的侧壁表面。在一些实施例中，金属层136B的厚度为约5nm至约10nm。若厚度过小如小于5nm，热聚集及/或不连续的岛状物会造成硅化物层不一致，进而减少接点电阻降低的效果。若硅化物层的厚度过大如大于10nm，则可能不必要地占据半导体装置100的其他重要结构所用的宝贵空间。在一些实施例中，形成保护层139于金属层136B上。如此一来，沟槽132A及132B各自具有保护层139的上表面所定义的下表面。
如图13与图15的步骤218所示，对半导体装置100进行另一热处理。举例来说，可在惰性环境中退火半导体装置100，且退火温度为约300℃至约400℃。与上述的热处理工艺类似，可调整多种参数以利形成硅化物层的化学反应。综上所述，加热处理工艺包括金属层136B中的n型功函数金属与n型的源极/漏极结构120B中的半导体材料之间的化学反应。如此一来，形成硅化物层150B于沟槽132B中。在一些实施例中，n型的源极/漏极结构120B包括硅。综上所述，硅化物层150B包括硅与n型功函数金属。在一些实施例中，硅化物层150B包括钛硅化物、钛铝硅化物、其他硅化物材料、或上述的组合。化学反应造成n型的源极/漏极结构120B的厚度(沿着Z方向)减少，以及沟槽132B中的金属层136B的厚度减少。在一些实施例中，整个金属层136B转换成硅化物层150B。换言之，沟槽132B中的金属层136B的厚度可减少至0。综上所述，硅化物层150B直接接触沟槽132B中的保护层139并与其作用。在其他实施例中，加热处理可使金属层136B部分地转换成硅化物层150B，使金属层136B的顶部维持不变。换言之，金属层136B的一部分覆盖硅化物层150B，并夹设于硅化物层150B与保护层139之间。在一些实施例中，硅化物层150B的厚度为约5nm至约10nm。若硅化物层的厚度过小(比如小于5nm)，则硅化物层减少接点电阻的效果受限。若硅化物层的厚度过大(比如大于10nm)，则会不必要地占据其他装置结构所用的宝贵空间。在一些实施例中，金属层136B不与沟槽132A中的硅化物层150A反应。
如图14及图15的步骤220所示，形成接点结构于沟槽132A及132B的其余空间中，已完全填满沟槽132A及132B。可采用任何合适方法形成接点结构154，比如物理气相沉积、化学气相沉积、有机金属化学气相沉积、及/或其他合适技术。在一些实施例中，可执行化学机械研磨步骤以平坦化半导体装置100的上表面并露出层间介电层130。
综上所述，半导体装置100具有硅化物层150A于p型的源极/漏极结构120A与接点结构154之间，以及硅化物层150B于n型的源极/漏极结构120B与接点结构154之间。换言之，半导体装置100具有双硅化物结构。
本发明实施例在形成硅化物层于n型的源极/漏极结构上之前，可形成硅化物层于p型的源极/漏极结构上。然而可颠倒此顺序而不偏离本发明实施例的精神。换言之，本发明实施例亦可在形成硅化物层150A于p型的源极/漏极结构120A上之前，形成硅化物层150B于n型的源极/漏极结构120B上。此外，应理解可在步骤202至220之前、之中、或之后进行额外步骤。举例来说，方法200可包含步骤如形成多种通孔、线路、与多层内连线结构(比如金属层与层间介电层)，以连接多种结构而形成功能电路。
总而言之，本发明实施例提供双细化结构的形成方法，其有关于更少的光微影图案化步骤及/或更少的硬遮罩层。综上所述，可形成还可信及/或更经济的双硅化物结构。本发明实施例不只用于现有的技术节点，亦可用于次世代的技术节点。由于本发明实施例的独特制作工艺，半导体装置100具有多种不同的物理特性。举例来说，半导体装置100包括硅化物层150A于p型源极/漏极结构120A上，与硅化物层150B于n型源极/漏极结构120B上。硅化物层150A包括p型功函数金属，而硅化物层150B包括n型功函数金属。n型功函数金属的金属层136B(与硅化物层150B的金属组成相同)覆盖p型的源极/漏极结构120A上的硅化物层150A。换言之，金属层136B夹设于装置构件100A中的硅化物层150A与接点结构154之间。然而无金属层136B夹设于装置构件100B中的硅化物层150B与接点结构154之间。在一些其他实施例中，金属层136B可存在于装置构件100A与装置构件100B中，然而装置构件100B中的金属层136B的厚度实质上小于装置构件100A中的金属层136B的厚度。在一些实施例中，金属层136B自蚀刻停止层的侧壁表面水平延伸至p型的源极/漏极结构上的蚀刻停止层的对向的侧壁表面。
依据上述内容可知本发明实施例比现有技术提供更多优点在制造双硅化物结构。然而应理解的是，不需具有特定优点，其他实施例可提供不同优点，且此处不需公开所有优点。优点之一为形成所需的双硅化物结构所用的光微影图案化数目减少。如上所述，现有技术中的双硅化物结构的形成方法可为采用多个硬遮罩的多重光微影图案化工艺。在先进技术节点中日益缩小的尺寸下，这些重复的光微影步骤变得越来越具有挑战性。此处提供的方法可缓解自对准工艺的挑战，因此改善可信度与成本。此外，本发明实施例的工艺可与现有制作流程相容，且便宜地易于实施。此外，本发明实施例的工艺可用于次世代的进阶技术节点。
本发明一实施例关于半导体装置的形成方法。方法包括接收半导体结构，其具有第一鳍状物于第一装置区中与第二鳍状物于第二装置区中。方法亦包括形成第一外延结构于第一鳍状物上，且第一外延结构具有第一型掺质。方法还包括形成第一盖层于第一外延结构上。此外，方法还包括形成第二外延结构于第二鳍状物上，第二外延结构具有第二型掺质，且第二型掺质与第一型掺质不同。此外，方法包括沉积第一金属材料于第二外延结构与第一盖层上并直接接触第二外延结构与第一盖层。此外，方法亦包括自第一金属材料与第二外延结构形成第一硅化物层，并自第一金属材料与第一盖层形成第二盖层。此外，方法包括选择性移除第二盖层；沉积第二金属材料于第一外延结构与第二外延结构上并直接接触第一外延结构；以及自第二金属材料与第一外延结构形成第二硅化物层。
在一些实施例中，形成第一外延结构于第一鳍状物上的步骤包括形成第一遮罩单元以覆盖第二装置区，且第一遮罩单元具有开口以露出第一装置区。形成第一外延结构于第一鳍状物上的步骤亦包括使第一源极/漏极区中的第一鳍状物凹陷，以形成第一源极/漏极沟槽；以及形成第一外延结构于第一源极/漏极沟槽中。此外，形成第二外延结构于第二鳍状物上的步骤包括：形成第二遮罩单元以覆盖第一装置区，且第二遮罩单元具有开口于第二装置区上。形成第二外延结构于第二鳍状物上的步骤亦包括使第二源极/漏极区中的第二鳍状物凹陷，以形成第二源极/漏极沟槽；以及形成第二外延结构于第二源极/漏极沟槽中。此外，形成第一盖层的步骤包括外延成长第一盖层于第一遮罩单元的开口中，并在形成第一盖层之后移除第一遮罩单元。在一些实施例中，形成第一外延结构的步骤包括在真空下形成于制作工具中，此外，形成第一盖层的步骤包括形成于制作工具中而不破真空。在一些实施例中，形成第一盖层的步骤包括形成不含p型或n型掺杂物种的第一盖层。在一些实施例中，第一型掺质为n型掺质，且第二型掺质为p型掺质。此外，第一盖层包括硅锗且锗的浓度大于60原子％，以及其中第二外延结构包括硅锗且锗的浓度小于50原子％。在一些实施例中，选择性移除第二盖层的步骤包括以选择性蚀刻条件进行选择性移除，第一硅化物层在选择性蚀刻条件下具有第一蚀刻速率；第二盖层在选择性蚀刻条件下具有第二蚀刻速率；以及第二蚀刻速率与第一蚀刻速率的比例超过10:1。在一些实施例中，第一金属材料为p型金属材料，且第二金属材料为n型金属材料。在一些实施例中，方法还包括形成接点结构于第一硅化物层与第二硅化物层上。在一些实施例中，沉积第二金属材料的步骤包括沉积第二金属材料于第一硅化物层上，使第二金属材料直接接触第一硅化物层。
本发明一实施例关于半导体装置的形成方法。方法包括接收半导体基板，并形成遮罩以覆盖第一装置区，并露出遮罩的开口中的第二装置区。方法亦包括经由遮罩的开口形成n型外延结构于露出的第二装置区中，经由遮罩的开口形成第一盖层于n型外延结构上；以及形成p型外延结构于第一装置区中。方法亦包括形成第一硅化物层于p型外延结构上与n型外延结构之上的第二盖层上。此外，方法包括选择性移除第二盖层而实质上不移除第一硅化物层。此外，方法包括形成第二硅化物层于n型外延结构上。
在一些实施例中，方法还包括：形成第一金属层于p型外延结构与n型外延结构上；以及形成第二金属层于p型外延结构与n型外延结构上。形成第一硅化物层于p型外延结构上的步骤包括退火以自第一金属层形成第一硅化物层，其中形成第二盖层于n型外延结构上的步骤包括退火以自第一金属层与第一盖层形成第二盖层。此外，形成第二硅化物层于n型外延结构上的步骤包括退火以自第二金属层形成第二硅化物层。在一些实施例中，形成第一金属层于p型外延结构上的步骤包括形成第一金属层以与p型外延结构交界，而形成第一金属层于n型外延结构上的步骤包括形成第一金属层以与第一盖层交界。在一些实施例中，形成n型外延结构的步骤包括自真空下的第一工具中的第一前驱物形成n型外延结构，以及形成第一盖层的步骤包括在形成n型外延结构之后自第一工具中的第二前驱物形成第一盖层而不破真空。在一些实施例中，形成第一盖层的步骤包括依据第二盖层的蚀刻特性调整第二前驱物的浓度。在一些实施例中，形成第一盖层的步骤包括形成锗浓度大于60原子％的第一盖层，而形成p型外延结构的步骤包括形成锗浓度小于50原子％的p型外延结构。在一些实施例中，形成p型外延结构的步骤具有p型掺质，而形成第一盖层的步骤不具有p型或n型掺质。
本发明一实施例关于半导体装置。半导体装置包括半导体基板；具有第一半导体材料的第一外延结构，位于半导体基板上；具有第二半导体材料的第二外延结构，位于半导体基板上，且第二半导体材料与第一半导体材料不同。半导体装置亦包括第一硅化物层，位于第一外延结构上并物理接触第一外延结构；以及第二硅化物层，位于第二外延结构上并物理接触第二外延结构。第一硅化物层包括第一半导体材料的元素与第一金属材料。第二硅化物层包括第二半导体材料的元素与第二金属材料，且第二金属材料与第一金属材料不同。半导体装置额外包括第二金属材料于第一硅化物层上并直接接触第一硅化物层。
在一些实施例中，第一外延结构包括p型掺质，且第二外延结构包括n型掺质。此外，第一金属材料为p型功函数金属，而第二金属材料包括n型功函数金属。在一些实施例中，半导体装置还包括蚀刻停止层于第一外延结构的侧表面上，且第二金属材料直接接触蚀刻停止层。在一些实施例中，第一外延结构包括硅锗，而第二外延结构包括硅。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范围，并可在未脱离本发明的精神与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种半导体装置的形成方法，包括：
接收一半导体结构，其具有一第一鳍状物于一第一装置区中与一第二鳍状物于一第二装置区中；
形成一第一外延结构于该第一鳍状物上，且该第一外延结构具有一第一型掺质；
形成一第一盖层于该第一外延结构上；
形成一第二外延结构于该第二鳍状物上，该第二外延结构具有一第二型掺质，且该第二型掺质与该第一型掺质不同；
沉积一第一金属材料于该第二外延结构与该第一盖层上并直接接触该第二外延结构与该第一盖层；
自该第一金属材料与该第二外延结构形成一第一硅化物层，并自该第一金属材料与该第一盖层形成一第二盖层；
选择性移除该第二盖层；
沉积一第二金属材料于该第一外延结构与该第二外延结构上并直接接触该第一外延结构；以及
自该第二金属材料与该第一外延结构形成一第二硅化物层。
CN202110198485.XA 2020-02-27 2021-02-22 半导体装置的形成方法 Pending CN113113311A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202062982211P 2020-02-27 2020-02-27
US62/982,211 2020-02-27
US17/166,704 US11515216B2 (en) 2020-02-27 2021-02-03 Dual silicide structure and methods thereof
US17/166,704 2021-02-03

Publications (1)

Publication Number Publication Date
CN113113311A true CN113113311A (zh) 2021-07-13

Family

ID=76710093

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110198485.XA Pending CN113113311A (zh) 2020-02-27 2021-02-22 半导体装置的形成方法

Country Status (2)

Country Link
CN (1) CN113113311A (zh)
TW (1) TW202141636A (zh)

Also Published As

Publication number Publication date
TW202141636A (zh) 2021-11-01
US20230103862A1 (en) 2023-04-06

Similar Documents

Publication Publication Date Title
CN108933102B (zh) 基于纳米线的集成电路器件的间隔件及其制造方法
US20220254687A1 (en) Threshold Voltage Tuning for Fin-Based Integrated Circuit Device
CN111092122A (zh) 半导体结构的形成方法
US11557659B2 (en) Gate all around transistor device and fabrication methods thereof
US20240097033A1 (en) Finfet structure and method with reduced fin buckling
TWI735958B (zh) 半導體裝置及其形成方法
CN112242356A (zh) 半导体装置及其制造方法
CN112510090A (zh) 集成电路器件及其形成方法
US11515216B2 (en) Dual silicide structure and methods thereof
US11532509B2 (en) Selective hybrid capping layer for metal gates of transistors
US20230377995A1 (en) Gate structure and method of forming same
KR20220043829A (ko) 비아 개구의 에칭 프로파일 제어
CN114078846A (zh) 半导体器件的接触插塞结构及其形成方法
US11916146B2 (en) Gate resistance reduction through low-resistivity conductive layer
US11640986B2 (en) Implantation and annealing for semiconductor device
CN113725276A (zh) 半导体装置
CN113113311A (zh) 半导体装置的形成方法
US11984363B2 (en) Dual silicide structure and methods thereof
CN219873540U (zh) 半导体装置
US20240162349A1 (en) Gate resistance reduction through low-resistivity conductive layer
US20220367261A1 (en) Selective Hybrid Capping Layer for Metal Gates of Transistors
US11710774B2 (en) Method for forming epitaxial source/drain features and semiconductor devices fabricated thereof
CN218004870U (zh) 多栅极装置
CN220510030U (zh) 半导体结构
US20230395433A1 (en) Method for forming epitaxial source/drain features using a self-aligned mask and semiconductor devices fabricated thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210713

WD01 Invention patent application deemed withdrawn after publication