JPH03165555A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03165555A JPH03165555A JP1305807A JP30580789A JPH03165555A JP H03165555 A JPH03165555 A JP H03165555A JP 1305807 A JP1305807 A JP 1305807A JP 30580789 A JP30580789 A JP 30580789A JP H03165555 A JPH03165555 A JP H03165555A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 103
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 230000005669 field effect Effects 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 25
- 229910052710 silicon Inorganic materials 0.000 abstract description 25
- 239000010703 silicon Substances 0.000 abstract description 25
- 238000002955 isolation Methods 0.000 abstract description 14
- -1 oxygen ions Chemical class 0.000 abstract description 12
- 230000010354 integration Effects 0.000 abstract description 11
- 229910052760 oxygen Inorganic materials 0.000 abstract description 11
- 239000001301 oxygen Substances 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 108091006146 Channels Proteins 0.000 description 18
- 239000002253 acid Substances 0.000 description 7
- 239000005360 phosphosilicate glass Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- DJHGAFSJWGLOIV-UHFFFAOYSA-N Arsenic acid Chemical compound O[As](O)(O)=O DJHGAFSJWGLOIV-UHFFFAOYSA-N 0.000 description 1
- 206010011732 Cyst Diseases 0.000 description 1
- 241000238557 Decapoda Species 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229940000488 arsenic acid Drugs 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 208000031513 cyst Diseases 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
底部を一導電型半導体基板への酸素イオンの注入により
形成した酸化膜により絶縁分離し、側面部を一導電型半
導体基板に形成した絶縁膜を埋め込んだトしンチにより
絶縁分離し、一導電型半導体基板から島状に分離して形
成された一導電型半導体基板部分からなるＳＯＩ基板（
Ｓｉｌｉｃ−ｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）に
ＭＩＳ電界効果トランジスタが形成され、且つ前記ＳＯ
Ｉ基板を囲んで、規定電圧が印加された反対導電型不純
物領域が前記一導電型半導体基板に設けられた構造に形
成されているため、一導電型半導体基板部分からなるＳ
ＯＩ基板にＭＩＳ電界効果トランジスタを形成できるこ
とにより、トランジスタ特性の秀れた素子を形成できる
ことによる高性能化を、トレンチ素子分離できることに
よる高集積化を、ＳＯＩ基板の周りに規定電圧を印加し
た反対導電型不純物領域を形成できることによりリーク
を制御できることによる高性能化及び高速１ヒを、段差
を緩和したステップカバレッジの良い長寿命の配線体を
形成できることによる高信頼性を、さらにトレンチ素子
分離絶縁膜内でセルファラインに反対導電型不純物領域
に電圧を印加する接続領域を形成できることによる高集
積化をも可能にした半導体装置。
形成した酸化膜により絶縁分離し、側面部を一導電型半
導体基板に形成した絶縁膜を埋め込んだトしンチにより
絶縁分離し、一導電型半導体基板から島状に分離して形
成された一導電型半導体基板部分からなるＳＯＩ基板（
Ｓｉｌｉｃ−ｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）に
ＭＩＳ電界効果トランジスタが形成され、且つ前記ＳＯ
Ｉ基板を囲んで、規定電圧が印加された反対導電型不純
物領域が前記一導電型半導体基板に設けられた構造に形
成されているため、一導電型半導体基板部分からなるＳ
ＯＩ基板にＭＩＳ電界効果トランジスタを形成できるこ
とにより、トランジスタ特性の秀れた素子を形成できる
ことによる高性能化を、トレンチ素子分離できることに
よる高集積化を、ＳＯＩ基板の周りに規定電圧を印加し
た反対導電型不純物領域を形成できることによりリーク
を制御できることによる高性能化及び高速１ヒを、段差
を緩和したステップカバレッジの良い長寿命の配線体を
形成できることによる高信頼性を、さらにトレンチ素子
分離絶縁膜内でセルファラインに反対導電型不純物領域
に電圧を印加する接続領域を形成できることによる高集
積化をも可能にした半導体装置。
［産業上の利用分野］
、本発明はＭＩＳ型半導体装置に係り、特に、モビリテ
ィの増大による高速化及びリークの制御による高性能化
を計ったＳＯＩ型のＭＩＳ電界効果トランジスタに関す
る。
ィの増大による高速化及びリークの制御による高性能化
を計ったＳＯＩ型のＭＩＳ電界効果トランジスタに関す
る。
従来、ＳＯＩ型のＭＩＳ電界効果トランジスタに関して
は、半導体基板上に絶縁膜を介して形成されたレーザー
再結晶シリコン基板において、ＭＩＳ電界効果トランジ
スタを形成しているため、レーザーにより完全な再結晶
化が難しく、モビリティを上げることができないこと、
閾値電圧のバラツキが大きいこと、素子分離絶縁股上に
Ｓ○■型素子を形成するため平坦化が難しいこと、リー
クを抑えることが難しいこと等の問題があり、実用化へ
の妨げになっている。そこで、秀れたトランジスタ特性
が得られ、リークを制御できる高集積１ヒが可能なＳＯ
Ｉ型素子を形成できる手段が要望されている。
は、半導体基板上に絶縁膜を介して形成されたレーザー
再結晶シリコン基板において、ＭＩＳ電界効果トランジ
スタを形成しているため、レーザーにより完全な再結晶
化が難しく、モビリティを上げることができないこと、
閾値電圧のバラツキが大きいこと、素子分離絶縁股上に
Ｓ○■型素子を形成するため平坦化が難しいこと、リー
クを抑えることが難しいこと等の問題があり、実用化へ
の妨げになっている。そこで、秀れたトランジスタ特性
が得られ、リークを制御できる高集積１ヒが可能なＳＯ
Ｉ型素子を形成できる手段が要望されている。
［従来の技術］
第４図は従来の半導体装置の模式側断面図である。５１
はｐ−型シリコン（Ｓｉ）基板、５２は絶縁膜（酸ｆヒ
膜）、５３は再結晶シリコン基板、５４は１〕型チヤネ
ル領域、５５はｎ十型ソースドレイン領域、５Ｇはゲー
ト酸１ヒ膜、５７はゲート電極、５８はブロック用酸ｆ
ヒ膜、５９は燐珪酸ガラス（ＰＳＧ）膜、６０はＡ１配
線を示している。
はｐ−型シリコン（Ｓｉ）基板、５２は絶縁膜（酸ｆヒ
膜）、５３は再結晶シリコン基板、５４は１〕型チヤネ
ル領域、５５はｎ十型ソースドレイン領域、５Ｇはゲー
ト酸１ヒ膜、５７はゲート電極、５８はブロック用酸ｆ
ヒ膜、５９は燐珪酸ガラス（ＰＳＧ）膜、６０はＡ１配
線を示している。
同図においては、ｐ−型シリコン（Ｓｉ）基板５１上に
絶縁膜（酸化膜）５２を介して再結晶シリコン基板５３
が形成されており、前記再結晶シリコン基板５３上にゲ
ート酸ｆヒ膜５６を介して形成されたゲート電極５７に
セルファラインにｐ型チャネル領域５４及びｎ十型ソー
スドレイン領域５５が形成された構造からなるＳＯＩ型
のＭＩＳ電界効果トランジスタが形成されている。周囲
を絶縁膜で分離されているソースドレイン領域が形成さ
れているため、通常シリコン基板に形成されるＭＩＳ電
界効果トランジスタに比較し、接合容量を低減すること
はできるが、レーザーによる再結晶シリコン基板の完全
な再結晶化が難しいため、チャネル領域のモビリティを
大きくすることができないこと及び閾値電圧のバラツキ
を小さく制御できないという欠点がある。又、再結晶シ
リコン基板の底部及び側面部に生じるリークを制御でき
ない欠点もある。さらに素子分離絶縁股上にＳＯＩ型素
子を形成するため段差が大きくなり平坦化が難しく、配
線体の寿命が劣化するという欠点もある。
絶縁膜（酸化膜）５２を介して再結晶シリコン基板５３
が形成されており、前記再結晶シリコン基板５３上にゲ
ート酸ｆヒ膜５６を介して形成されたゲート電極５７に
セルファラインにｐ型チャネル領域５４及びｎ十型ソー
スドレイン領域５５が形成された構造からなるＳＯＩ型
のＭＩＳ電界効果トランジスタが形成されている。周囲
を絶縁膜で分離されているソースドレイン領域が形成さ
れているため、通常シリコン基板に形成されるＭＩＳ電
界効果トランジスタに比較し、接合容量を低減すること
はできるが、レーザーによる再結晶シリコン基板の完全
な再結晶化が難しいため、チャネル領域のモビリティを
大きくすることができないこと及び閾値電圧のバラツキ
を小さく制御できないという欠点がある。又、再結晶シ
リコン基板の底部及び側面部に生じるリークを制御でき
ない欠点もある。さらに素子分離絶縁股上にＳＯＩ型素
子を形成するため段差が大きくなり平坦化が難しく、配
線体の寿命が劣化するという欠点もある。
［発明が解決しようとする問題点ｊ
本発明が解決しようとする問題点は、従来例に示される
ように、使用する多結晶シリコン基板のレーザーによる
完全な再結晶化が難しく、チャネル領域のモビリティを
大きくできなかったこと及び閾値電圧のバラツキを小さ
く制御できなかったこと、構造上半じてしまう再結晶シ
リコン基板の底部及び側面部に生じるリークを制御でき
なかったこと、ＳＯＩ型素子の平坦化が難しく、配線体
寿命の劣ｆヒの改善ができなかったことである。
ように、使用する多結晶シリコン基板のレーザーによる
完全な再結晶化が難しく、チャネル領域のモビリティを
大きくできなかったこと及び閾値電圧のバラツキを小さ
く制御できなかったこと、構造上半じてしまう再結晶シ
リコン基板の底部及び側面部に生じるリークを制御でき
なかったこと、ＳＯＩ型素子の平坦化が難しく、配線体
寿命の劣ｆヒの改善ができなかったことである。
［問題点を解決するための手段］
上記問題点は底部を一導電型半導体基板に形成した酸化
膜により、側面部を前記一導電型半導体基板に形成した
トレンチ及び前記トレンチを埋め込んだ絶縁膜により、
前記一導電型半導体基板から島状に分離された一導電型
半導体基板部分にＭＩＳ電界効果トランジスタが形成さ
れ、且つ前記島状に分離された一導電型半導体基板部分
を囲んで、規定電圧が印加された反対導電型不純物領域
が前記一導電型半導体基板に形成された本発明の半導体
装置によって解決される。
膜により、側面部を前記一導電型半導体基板に形成した
トレンチ及び前記トレンチを埋め込んだ絶縁膜により、
前記一導電型半導体基板から島状に分離された一導電型
半導体基板部分にＭＩＳ電界効果トランジスタが形成さ
れ、且つ前記島状に分離された一導電型半導体基板部分
を囲んで、規定電圧が印加された反対導電型不純物領域
が前記一導電型半導体基板に形成された本発明の半導体
装置によって解決される。
［作 用］
即ち本発明の半導体装置においては、底部を一導電型半
導体基板への酸素イオンの注入により形成した酸化膜に
より絶縁分離し、側面部を一導電型半導体基板に形成し
た絶縁膜を埋め込んだトレンチにより絶縁分離し、一導
電型半導体基板から島状に分離して形成されな一導電型
半導体基板部分からなるＳＯＩ基板にＭＩＳ電界効果ト
ランジスタが形成され、且つ前記ＳＯＩ基板を囲んで、
規定電圧が印加された反対導電型不純物領域が前記一導
電型半導体基板に設けられた構造に形成されている。し
たがって、結晶性の完全な一導電型半導体基板そのもの
の一部分からなるＳＯＩ基板にＭＩＳ電界効果トランジ
スタを形成できることにより、チャネル領域のモビリテ
ィを大きくできることによる高速化及び閾値電圧を精度
よく制御できることによる高性能１ヒを、ＳＯＩ基板の
絶縁分離を酸素イオンの注入により形成した酸１ヒ膜及
び絶縁膜を埋め込んだトレンチにより形成できることに
よる高集積化を、ＳＯＩ基板の周りに規定電圧を印加し
た反対導電型不純物領域を形成できることによりＳ○■
型素子の底部及び側面部に生じるリークを制御できるこ
とによる高性能化及び高速化を、一導電型半導体基板に
ＳＯＩ基板を平坦に形成でき、段差を緩和したステップ
カバレッジの良い長寿命の配線体を形成できることによ
る高信頼性を、さらにトレンチ素子分離絶縁膜内でセル
ファラインに反対導電型不純物領域に電圧を印加する接
続領域を形成できることによる高集積１ヒをも可能にす
ることができる。即ち、極めて高速、高性能、高集積且
つ高信頼な半導体集積回路の形成を可能とした半導体装
置を得ることができる。
導体基板への酸素イオンの注入により形成した酸化膜に
より絶縁分離し、側面部を一導電型半導体基板に形成し
た絶縁膜を埋め込んだトレンチにより絶縁分離し、一導
電型半導体基板から島状に分離して形成されな一導電型
半導体基板部分からなるＳＯＩ基板にＭＩＳ電界効果ト
ランジスタが形成され、且つ前記ＳＯＩ基板を囲んで、
規定電圧が印加された反対導電型不純物領域が前記一導
電型半導体基板に設けられた構造に形成されている。し
たがって、結晶性の完全な一導電型半導体基板そのもの
の一部分からなるＳＯＩ基板にＭＩＳ電界効果トランジ
スタを形成できることにより、チャネル領域のモビリテ
ィを大きくできることによる高速化及び閾値電圧を精度
よく制御できることによる高性能１ヒを、ＳＯＩ基板の
絶縁分離を酸素イオンの注入により形成した酸１ヒ膜及
び絶縁膜を埋め込んだトレンチにより形成できることに
よる高集積化を、ＳＯＩ基板の周りに規定電圧を印加し
た反対導電型不純物領域を形成できることによりＳ○■
型素子の底部及び側面部に生じるリークを制御できるこ
とによる高性能化及び高速化を、一導電型半導体基板に
ＳＯＩ基板を平坦に形成でき、段差を緩和したステップ
カバレッジの良い長寿命の配線体を形成できることによ
る高信頼性を、さらにトレンチ素子分離絶縁膜内でセル
ファラインに反対導電型不純物領域に電圧を印加する接
続領域を形成できることによる高集積１ヒをも可能にす
ることができる。即ち、極めて高速、高性能、高集積且
つ高信頼な半導体集積回路の形成を可能とした半導体装
置を得ることができる。
［実施Ｐｉ４］
以下本発明を、図示実施例により具体的に説明する。第
１図は本発明の半導体装置における第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式側断面図、第３図（ａ）〜（ｅ）は本発明
の製造方法の一実施例の工程断面図である。
１図は本発明の半導体装置における第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式側断面図、第３図（ａ）〜（ｅ）は本発明
の製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
第１図はｐ型シリコン基板を用いた際の本発明の半導体
装置における第１の実施例の模式側断面図で、１は１０
ｃｍ 程度のｐ−型シリコン（Ｓｉ）基板、２は
１０ ｃｎ＋ 程度のｎ−型不純物領域、３は３０
０ｎｍ程度のＳＩＭＯＸ （Ｓｅｐａｒａｔ １ｏｎｂ
ｙ 上Ｍｐｌａｎｔｅｄ ＯＸｙｇｅｎ）形成酸化
膜、４は深さ２００ｎｍ程度のトレンチ素子分離埋め込
み酸化膜、５は１０”ｃｍ−３程度のｎ十型コンタクト
領域、６は２００ｎｍ程度のＳＯＩ基板、７はＩＱ
ｃｒａ 程度のｐ型不純物領域、８は１０ ｃｔｓ
程度のｎ＋型ソーストレイン領域、９は１８ｎ−程度の
ゲート酸ｆヒ膜、１０は３００ｎｍ程度のゲート電極、
１１は５０ｎｌ１１程度のブＯツク用酸化膜、１２はＧ
ＯＯｏｒｂ程度の燐珪酸ガラス（ＰＳＧ）膜、１３は１
／Ａｌｌ程度のＡ１配線を示している９ 同図においては、底部をｐ−型シリコン基板１への酸素
イオンの注入により形成した酸化Ｍ３により絶縁分離し
、側面部をｐ−型シリコン基板１に形成した絶縁膜４を
埋め込んだトレンチにより絶縁分離し、ｐ−型シリコン
基板１から島状に分離して形成されたｐ−型シリコン基
板１そのものの一部分からなるＳＯＩ基板６にＮチャネ
ルＩ−ランジスタが形成され、且つ前記ＳＯＩ基板６を
囲んで、規定電圧が印加されたｎ−型不純物領域がｐ−
型シリコン基板１に設けられた構造に形成されている。
装置における第１の実施例の模式側断面図で、１は１０
ｃｍ 程度のｐ−型シリコン（Ｓｉ）基板、２は
１０ ｃｎ＋ 程度のｎ−型不純物領域、３は３０
０ｎｍ程度のＳＩＭＯＸ （Ｓｅｐａｒａｔ １ｏｎｂ
ｙ 上Ｍｐｌａｎｔｅｄ ＯＸｙｇｅｎ）形成酸化
膜、４は深さ２００ｎｍ程度のトレンチ素子分離埋め込
み酸化膜、５は１０”ｃｍ−３程度のｎ十型コンタクト
領域、６は２００ｎｍ程度のＳＯＩ基板、７はＩＱ
ｃｒａ 程度のｐ型不純物領域、８は１０ ｃｔｓ
程度のｎ＋型ソーストレイン領域、９は１８ｎ−程度の
ゲート酸ｆヒ膜、１０は３００ｎｍ程度のゲート電極、
１１は５０ｎｌ１１程度のブＯツク用酸化膜、１２はＧ
ＯＯｏｒｂ程度の燐珪酸ガラス（ＰＳＧ）膜、１３は１
／Ａｌｌ程度のＡ１配線を示している９ 同図においては、底部をｐ−型シリコン基板１への酸素
イオンの注入により形成した酸化Ｍ３により絶縁分離し
、側面部をｐ−型シリコン基板１に形成した絶縁膜４を
埋め込んだトレンチにより絶縁分離し、ｐ−型シリコン
基板１から島状に分離して形成されたｐ−型シリコン基
板１そのものの一部分からなるＳＯＩ基板６にＮチャネ
ルＩ−ランジスタが形成され、且つ前記ＳＯＩ基板６を
囲んで、規定電圧が印加されたｎ−型不純物領域がｐ−
型シリコン基板１に設けられた構造に形成されている。
したがって、結晶性の完全な一導電型半導体基板そのも
のの一部分からなるＳＯＩ基板にＭＩＳ電界効果トラン
ジスタを形成できることにより、チャネル領域のモビリ
ティを大きくできることによる高速化及び閾値電圧を精
度よく制御できることによる高性能化を、ＳＯＩ基板の
絶縁分離を酸素イオンの注入により形成しな酸１ヒ膜及
び絶縁膜を埋め込んだトレンチにより形成できることに
よる高集積化を、ＳＯＩ基板の周りに規定電圧を印加し
た反対導電型不純物領域を形成でき、ＳＯＩ基板と同じ
電圧を印加すれば、ＳＯＩ型素子のバックチャネル及び
サイドチャネルリークを抑制できることによる高性能化
を、ＳＯＩ型素子のゲート電極と同じ電圧を印加すれば
、オフ時はバックチャネル及びサイドチャネルリークを
抑制できることによる高性能化を、オン時はバックチャ
ネル及びサイドチャネルトランジスタを同時に動作させ
ることができることによる高速化を、且つ一導電型半導
体基板にＳＯＩ基板を平坦に形成でき、段差を緩和した
ステップカバレッジの良い長寿命の配線体を形成できる
ことによる高信頼性を可能にすることができる。
のの一部分からなるＳＯＩ基板にＭＩＳ電界効果トラン
ジスタを形成できることにより、チャネル領域のモビリ
ティを大きくできることによる高速化及び閾値電圧を精
度よく制御できることによる高性能化を、ＳＯＩ基板の
絶縁分離を酸素イオンの注入により形成しな酸１ヒ膜及
び絶縁膜を埋め込んだトレンチにより形成できることに
よる高集積化を、ＳＯＩ基板の周りに規定電圧を印加し
た反対導電型不純物領域を形成でき、ＳＯＩ基板と同じ
電圧を印加すれば、ＳＯＩ型素子のバックチャネル及び
サイドチャネルリークを抑制できることによる高性能化
を、ＳＯＩ型素子のゲート電極と同じ電圧を印加すれば
、オフ時はバックチャネル及びサイドチャネルリークを
抑制できることによる高性能化を、オン時はバックチャ
ネル及びサイドチャネルトランジスタを同時に動作させ
ることができることによる高速化を、且つ一導電型半導
体基板にＳＯＩ基板を平坦に形成でき、段差を緩和した
ステップカバレッジの良い長寿命の配線体を形成できる
ことによる高信頼性を可能にすることができる。
第２図は本発明の半導体装置における第２の実施例の模
式側断面図で、１〜１３は第１図と同じ物を、１４は選
択化学気相成長導電膜を示している９同図においては、
トレンチ素子分離埋め込み酸１ヒ膜４内で選択ｆヒ学気
相成長導電膜１４によりｎ −型不純物領域２への接続
領域を形成している点以外は第１の実施例と同じ構造に
形成されている。
式側断面図で、１〜１３は第１図と同じ物を、１４は選
択化学気相成長導電膜を示している９同図においては、
トレンチ素子分離埋め込み酸１ヒ膜４内で選択ｆヒ学気
相成長導電膜１４によりｎ −型不純物領域２への接続
領域を形成している点以外は第１の実施例と同じ構造に
形成されている。
本実施例においては、第１の実施例の効果に加え、さら
に高集積ｆヒが可能である。
に高集積ｆヒが可能である。
次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第３図（ａ）〜（ｅ）及び第１図を参照して説明
する。
ついて第３図（ａ）〜（ｅ）及び第１図を参照して説明
する。
第３図（ａ）
ｐ−型シリコン基板１にｆヒ学気相成長法により約６０
０ｎｍ程度の酸化膜１５を成長させる。次いで通常のフ
ォトリソグラフィー技術を利用し、レジスト（図示せず
）をマスク層として、酸化膜１５を選択的にエツチング
する。次いでレジストを除去する９次いで５０ｎｎ＋程
度のイオン注入用の熱酸１ヒ膜１Ｇを成長する。次いで
厚い酸化膜１５をマスク層として、燐をイオン注入して
ｎ−型不純物領域を画定する。次いで高温ランニングし
てｎ−型不純物領域２を形成する。
０ｎｍ程度の酸化膜１５を成長させる。次いで通常のフ
ォトリソグラフィー技術を利用し、レジスト（図示せず
）をマスク層として、酸化膜１５を選択的にエツチング
する。次いでレジストを除去する９次いで５０ｎｎ＋程
度のイオン注入用の熱酸１ヒ膜１Ｇを成長する。次いで
厚い酸化膜１５をマスク層として、燐をイオン注入して
ｎ−型不純物領域を画定する。次いで高温ランニングし
てｎ−型不純物領域２を形成する。
第３図（１））
次いで約５５０°Ｃ程度に基板加熱したｐ−型シリコン
基板１に厚い酸化膜１δをマスク層として、１０ ｃ
ｍ 程度のドーズ量の酸素をイオン注入する。次いで
Ｎ２雰囲気、約１２５０°Ｃで１００分程度のアニール
をおこない、ｎ−型不純物領域２内に３００ｎｍ程度の
酸化［３を形成する。〈この時酸化膜３上には２００ｎ
ｍ程度のＳＯＩ基板が形成される。）第３図（Ｃ） 次いで酸化膜１５及び酸化膜１Ｇをエツチング除去する
９次いで酸１ヒ膜１７及び窒化膜１８を順次成長する９
次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、選択的にＭ、ｆヒ
膜１８、酸化膜１７、シリコン基板１を順次エツチング
し、酸ｆヒ膜３を露出するトレンチを形成する。次いて
レジストを除去する。次いで１ヒ学気相成長酸ｆヒ膜を
成長させ、異方性ドライエツチングをおこないトレンチ
に酸化膜４を埋め込みＳ○■基板６を完全に絶縁分離す
る。
基板１に厚い酸化膜１δをマスク層として、１０ ｃ
ｍ 程度のドーズ量の酸素をイオン注入する。次いで
Ｎ２雰囲気、約１２５０°Ｃで１００分程度のアニール
をおこない、ｎ−型不純物領域２内に３００ｎｍ程度の
酸化［３を形成する。〈この時酸化膜３上には２００ｎ
ｍ程度のＳＯＩ基板が形成される。）第３図（Ｃ） 次いで酸化膜１５及び酸化膜１Ｇをエツチング除去する
９次いで酸１ヒ膜１７及び窒化膜１８を順次成長する９
次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、選択的にＭ、ｆヒ
膜１８、酸化膜１７、シリコン基板１を順次エツチング
し、酸ｆヒ膜３を露出するトレンチを形成する。次いて
レジストを除去する。次いで１ヒ学気相成長酸ｆヒ膜を
成長させ、異方性ドライエツチングをおこないトレンチ
に酸化膜４を埋め込みＳ○■基板６を完全に絶縁分離す
る。
２第３図（Ｃ１）
次いで窒化膜１８及び酸化膜１７をエツチング除去する
。次いでゲート酸化膜９を成長する。次いで１ヒ学気相
成長法により、不純物を含んだ多結晶シリコン膜を成長
する。次いで通常のフォトリソグラフィー技術を利用し
、レジスト（図示せず）をマスク層として１選択的に多
結晶シリコン膜をエツチングし、ゲート電極１０を形成
する。次いでレジストを除去する。
。次いでゲート酸化膜９を成長する。次いで１ヒ学気相
成長法により、不純物を含んだ多結晶シリコン膜を成長
する。次いで通常のフォトリソグラフィー技術を利用し
、レジスト（図示せず）をマスク層として１選択的に多
結晶シリコン膜をエツチングし、ゲート電極１０を形成
する。次いでレジストを除去する。
第３図（ｅ）
次いで通常のフォトリソグラフィー技術を利用し５Ｎ、
−シスト（図示せず）、ゲート電極１０及びトレンナ埋
め込み酸化Ｍ４をマスク層として、砒素をイオン注入し
てｎ十型ソーストレイン領域８及びｎ十型コンタクト領
域５を画定する。次いでレジストを除去する。次いで通
常のフォトリソグラフィー技術を利用し、レジスト（図
示せず）及び１へレンチ埋め込み酸化Ｍ４をマスク層と
して、硼素をイオン注入して、ゲー１へ電極１０直下に
ｐ型不純物領域を画定する。次いでレジストを除去する
９ 第１図 次いて不要のゲート酸化膜９を工・ソチング除去する９
次いで通常の技法を適用することによりプロ・ツク用酸
１ヒ膜１１及び燐珪酸ガラス（ＰＳＧ） ｐｌＡ１２の
成長、高温熱処理によるｎ十型ソースドレイン領域８、
ｎ十型コンタクト領域５及びｐ型チャネル領域７の形成
、電極コンタクト窓の形成、Ａ１配線１３の形成等をお
こない半導体装置を完成する。
−シスト（図示せず）、ゲート電極１０及びトレンナ埋
め込み酸化Ｍ４をマスク層として、砒素をイオン注入し
てｎ十型ソーストレイン領域８及びｎ十型コンタクト領
域５を画定する。次いでレジストを除去する。次いで通
常のフォトリソグラフィー技術を利用し、レジスト（図
示せず）及び１へレンチ埋め込み酸化Ｍ４をマスク層と
して、硼素をイオン注入して、ゲー１へ電極１０直下に
ｐ型不純物領域を画定する。次いでレジストを除去する
９ 第１図 次いて不要のゲート酸化膜９を工・ソチング除去する９
次いで通常の技法を適用することによりプロ・ツク用酸
１ヒ膜１１及び燐珪酸ガラス（ＰＳＧ） ｐｌＡ１２の
成長、高温熱処理によるｎ十型ソースドレイン領域８、
ｎ十型コンタクト領域５及びｐ型チャネル領域７の形成
、電極コンタクト窓の形成、Ａ１配線１３の形成等をお
こない半導体装置を完成する。
なお上記実施例においては、ＳＯＩ基板として半導体基
板そのものを使用しているが、特性上の向上を計る目的
で、酸素イオン注入により酸ｆヒ膜を形成した後、半導
体基板上に形成したエビ層を含む半導体基板をＳＯＩ基
板として使用しても本発明は成立する。
板そのものを使用しているが、特性上の向上を計る目的
で、酸素イオン注入により酸ｆヒ膜を形成した後、半導
体基板上に形成したエビ層を含む半導体基板をＳＯＩ基
板として使用しても本発明は成立する。
以上実施例に示したように、本発明の半導体装置によれ
ば、結晶性の完全な一導電型半導体基板そのものの一部
分からなるＳＯＩ基板にＭＩＳ電界効果トランジスタを
形成できることにより、チャネル領域のモビリティを大
きくできることによ、る高速化及び閾値電圧を精度よく
制御できることによる高性能化を、ＳＯＩ基板の絶縁分
離を酸素イオンの注入により形成した酸化膜及び絶縁膜
を埋め込んだトレンチにより形成できることによる高集
積ｆヒを、ＳＯＩ基板の周りに規定電圧を印加した反対
導電型不純物領域を形成でき、ＳＯＩ基板と同じ電圧を
印加すれば、ＳＯＩ型素子のバックチャネル及びサイド
チャネルリークを抑制できることによる高性能化を、Ｓ
ＯＩ型素子のゲート電極と同じ電圧を印加すれば、オフ
時はバックチャネル及びサイドチャネルリークを抑制で
きることによる高性能ｆヒを、オン時はバックチャネル
及びサイドチャネルトランジスタを同時に動作させるこ
とができることによる高速化を、一導電型半導体基板に
ＳＯＩ基板を平坦に形成でき、段差を緩和したステップ
カバレッジの良い長寿命の配線体を形成できることによ
る高信頼性を可能にすることができる９さらにトレンチ
素子分離絶縁膜内でセルファラインに反対導電型不純物
領域に電圧を印加する接続領域を形成できることによる
高集積化をも可能にすることができる。
ば、結晶性の完全な一導電型半導体基板そのものの一部
分からなるＳＯＩ基板にＭＩＳ電界効果トランジスタを
形成できることにより、チャネル領域のモビリティを大
きくできることによ、る高速化及び閾値電圧を精度よく
制御できることによる高性能化を、ＳＯＩ基板の絶縁分
離を酸素イオンの注入により形成した酸化膜及び絶縁膜
を埋め込んだトレンチにより形成できることによる高集
積ｆヒを、ＳＯＩ基板の周りに規定電圧を印加した反対
導電型不純物領域を形成でき、ＳＯＩ基板と同じ電圧を
印加すれば、ＳＯＩ型素子のバックチャネル及びサイド
チャネルリークを抑制できることによる高性能化を、Ｓ
ＯＩ型素子のゲート電極と同じ電圧を印加すれば、オフ
時はバックチャネル及びサイドチャネルリークを抑制で
きることによる高性能ｆヒを、オン時はバックチャネル
及びサイドチャネルトランジスタを同時に動作させるこ
とができることによる高速化を、一導電型半導体基板に
ＳＯＩ基板を平坦に形成でき、段差を緩和したステップ
カバレッジの良い長寿命の配線体を形成できることによ
る高信頼性を可能にすることができる９さらにトレンチ
素子分離絶縁膜内でセルファラインに反対導電型不純物
領域に電圧を印加する接続領域を形成できることによる
高集積化をも可能にすることができる。
［発明の効果］
以上説明のように本発明によれば、ＭＩｓ型半導体装置
において、底部を一導電型半導体基板への酸素イオンの
注入により形成した酸化膜により及び側面部を一導電型
半導体基板に形成した絶縁膜を埋め込んだトレンチによ
り絶縁分離し、一導電型半導体基板から島状に分離して
形成された一導電型半導体基板部分からなるＳＯＩ基板
にＭＩＳ電界効果トランジスタが形成され、且つ前記Ｓ
ＯＩ基板を囲んで、規定電圧が印加された反対導電型不
純物領域が前記一導電型半導体基板に設けられた構造に
形成されているため、一導電型半導体基板部分からなる
ＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できる
ことにより、トランジスタ特性の秀れた素子を形成でき
ることによる高性能１ヒを、トレンチ素子分離できるこ
とによる高集積１ヒを、ＳＯＩ基板の周りに規定電圧を
印加した反対導電型不純物領域を形成できることにより
リークを制御できることによる高性能化及び高速１ヒを
、段差を緩和したステップカバレッジの良い長寿命の配
線体を形成できることによる高信頼性を、さらにトレン
チ素子分離絶縁膜内でセルファラインに反対導電型不純
物領域に電圧を印加する接続領域を形成できることによ
る高集積化をも可能にすることができる。即ち、極めて
高速、高性能、高集積且つ高信頼な半導体集積回路の形
成を可能とした半導体装置を得ることができる９
において、底部を一導電型半導体基板への酸素イオンの
注入により形成した酸化膜により及び側面部を一導電型
半導体基板に形成した絶縁膜を埋め込んだトレンチによ
り絶縁分離し、一導電型半導体基板から島状に分離して
形成された一導電型半導体基板部分からなるＳＯＩ基板
にＭＩＳ電界効果トランジスタが形成され、且つ前記Ｓ
ＯＩ基板を囲んで、規定電圧が印加された反対導電型不
純物領域が前記一導電型半導体基板に設けられた構造に
形成されているため、一導電型半導体基板部分からなる
ＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できる
ことにより、トランジスタ特性の秀れた素子を形成でき
ることによる高性能１ヒを、トレンチ素子分離できるこ
とによる高集積１ヒを、ＳＯＩ基板の周りに規定電圧を
印加した反対導電型不純物領域を形成できることにより
リークを制御できることによる高性能化及び高速１ヒを
、段差を緩和したステップカバレッジの良い長寿命の配
線体を形成できることによる高信頼性を、さらにトレン
チ素子分離絶縁膜内でセルファラインに反対導電型不純
物領域に電圧を印加する接続領域を形成できることによ
る高集積化をも可能にすることができる。即ち、極めて
高速、高性能、高集積且つ高信頼な半導体集積回路の形
成を可能とした半導体装置を得ることができる９
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第４図は従来の半導体装置の模式側断面図である。 図において、 １まｐ−型シリコン（Ｓｉ）基板、 ２ｉｎ−型不純物領域、 ３ ｉｓＩＭＯＸ形成酸ｆヒ膜、 ４１トレンチ素子分離埋め込み酸化膜、５まｎ十型コン
タクト領域、 ６まＳＯＩ基板、 ７はｐ型チャネル領域、 ８はｎ十型ソースドレイン領域、 ９はゲート酸ｆヒ膜、 １０はゲート電極、 １１はブロック用酸化膜、 １２は燐珪酸ガラス（ＰＳＧ）膜、 １３はＡ１配線、 １４は選択ｆヒ学気相成長導電膜 を示す９
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第４図は従来の半導体装置の模式側断面図である。 図において、 １まｐ−型シリコン（Ｓｉ）基板、 ２ｉｎ−型不純物領域、 ３ ｉｓＩＭＯＸ形成酸ｆヒ膜、 ４１トレンチ素子分離埋め込み酸化膜、５まｎ十型コン
タクト領域、 ６まＳＯＩ基板、 ７はｐ型チャネル領域、 ８はｎ十型ソースドレイン領域、 ９はゲート酸ｆヒ膜、 １０はゲート電極、 １１はブロック用酸化膜、 １２は燐珪酸ガラス（ＰＳＧ）膜、 １３はＡ１配線、 １４は選択ｆヒ学気相成長導電膜 を示す９
Claims (3)
- （１）底部を一導電型半導体基板に形成した酸化膜によ
り、側面部を前記一導電型半導体基板に形成したトレン
チ及び前記トレンチを埋め込んだ絶縁膜により、前記一
導電型半導体基板から島状に分離された一導電型半導体
基板部分にＭＩＳ電界効果トランジスタが形成され、且
つ前記島状に分離された一導電型半導体基板部分を囲ん
で、規定電圧が印加された反対導電型不純物領域が前記
一導電型半導体基板に形成されたことを特徴とする半導
体装置。 - （２）前記反対導電型不純物領域に印加される規定電圧
は前記ＭＩＳ電界効果トランジスタのゲート電極に印加
される電圧か、又は前記島状に分離された一導電型半導
体基板部分に印加される電圧かのいずれかであることを
特徴とする特許請求の範囲第１項記載の半導体装置。 - （３）前記反対導電型不純物領域に電圧を印加する接続
領域を前記トレンチを埋め込んだ絶縁膜の一部に形成し
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305807A JPH03165555A (ja) | 1989-11-25 | 1989-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305807A JPH03165555A (ja) | 1989-11-25 | 1989-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03165555A true JPH03165555A (ja) | 1991-07-17 |
Family
ID=17949602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1305807A Pending JPH03165555A (ja) | 1989-11-25 | 1989-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03165555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142135A (ja) * | 2005-11-18 | 2007-06-07 | Sumco Corp | Ｓｏｉ基板を製造する方法 |
-
1989
- 1989-11-25 JP JP1305807A patent/JPH03165555A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142135A (ja) * | 2005-11-18 | 2007-06-07 | Sumco Corp | Ｓｏｉ基板を製造する方法 |
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