KR20020002547A - 트렌치구조의 소자분리막 형성 방법 - Google Patents

트렌치구조의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 채널로 에피택셜 실리콘층을 적용할 시 문턱전압이 게이트폭이 줄어듦에 따라 감소하는 INWE현상을 방지하는데 적합한 소자분리막 형성 방법에 관한 것으로, 실리콘기판상에 채널이온을 주입하는 제 1 단계, 상기 제 1 단계의 결과물을 레이저열처리하는 제 2 단계, 상기 제 2 단계의 결과물상에 채널용 에피택셜 실리콘층을 형성하는 제 3 단계, 상기 에피택셜 실리콘층을 포함한 실리콘기판을 소정깊이만큼 선택식각하여 트렌치를 형성하는 제 4 단계, 및 상기 트렌치를 매립하는 소자분리막을 형성하는 제 5 단계를 포함하여 이루어진다.

Description

트렌치구조의 소자분리막 형성 방법{METHOD FOR FORMING TRENCH TYPE ISOLATION}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 선택적 에피택셜 실리콘층을 이용한 에피채널소자의 제조 방법에 관한 것이다.
최근에, 소자가 점점 미세화(0.13㎛ 이하)됨에 따라 게이트 길이에 따른 문턱전압(Theshold Voltage; Vt) 변동폭을 감소시키기 위한 하나의 방법으로서, 선택적 에피택셜 실리콘층(Selective epitaxial silicon)을 이용한 에피채널 소자의 제조 공정이 제안되고 있다.
상기 선택적 에피택셜 실리콘층을 채널로 이용하는 소자의 전기적으로 많은 장점을 가지고 있어 그 이용이 증가하고 있는 추세이다.
그러나, 이러한 선택적 에피택셜 실리콘을 이용한 에피채널소자 제조 공정 중 트렌치 소자분리막 제조 공정에서는 질화막 제거 공정 이후에 진행되는 습식식각 과정에서 필드산화물은 등방성식각되어 필드산화물이 활성영역보다 낮아지는 모우트(Moat) 현상이 발생하게 된다.
반면, 에피 채널을 사용하지 않는 소자에서는 이러한 모우트가 발생하여도 활성영역의 실리콘을 라운드(Round)하게 유지하면 예컨대, 트렌치 식각 공정에서의 라운드 공정 포함 또는 트렌치 측면 산화공정을 이용하면, 문턱전압(Vt)측면에서의 열화가 발생하지 않는다.
상기의 문제점을 극복하기 위해 선택적 에피택셜 실리콘층을 채널로 이용하는 소자의 전기적 특성을 향상시키기 위한 방법들이 제안되고 있다.
도 1a 내지 도 1c은 종래기술에 따른 소자분리막 형성 방법을 나타낸 도면이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 패드산화막(Pad oxide)(12)과 질화막(Nitride)(13)을 증착한 다음, 상기 질화막(13) 및 패드산화막(12)을 선택적으로 패터닝하여 소자분리영역을 정의한다. 이어 상기 패터닝된 질화막(13) 및 패드산화막(12)을 마스크로 이용하여 상기 반도체 기판(11)을 소정깊이로 식각하여 트렌치(14)를 형성한다. 이상 STI(Shallow Trench Isolation)공정이라 한다.
도 1b에 도시된 바와 같이, 상기 트렌치(14)의 측면에 산화공정을 실시하여 측면산화막(15)을 형성한 다음, 상기 트렌치(14)를 충분히 매립하도록 구조 전면에 필드산화막(도시 생략)을 매립한다. 이어 상기 질화막(13)이 노출될때까지 상기 필드산화막을 화학적기계적연마(CMP)한다.
이어 상기 필드산화막을 일부 식각한 다음, 상기 질화막(13)을 제거하고, 상기 필드산화막을 습식식각으로 등방성식각하여 상기 트렌치(14)에 매립되는 소자분리막(16)을 형성한다. 이 때, 상기 필드산화막이 등방성 식각되므로 결국에는 소자분리막(16)이 반도체 기판(11)보다 낮아지는 현상(이하 '모우트(Moat)현상'이라 함)('A')이 발생하게 된다.
도 1c에 도시된 바와 같이, 상기 구조 전면에 웰 이온주입 공정을 실시한 다음, 문턱전압 이온주입을 위한 스크린산화막(도시 생략)을 형성하고, 전면에 문턱전압을 이온주입한다. 이어 상기 스크린산화막을 제거한 다음, 반도체 기판(11)의 표면에 선택적 에피성장법으로 채널용 에피택셜 실리콘층(17)을 형성한다. 이 때, 상기 모우트현상으로 인해 소자분리막(16)과 반도체 기판(11)의 경계면 부분에 홈이 발생되었기 때문에 채널용 에피택셜 실리콘층(17)이 상기 모서리 부분까지 성장하게 된다. 이와 같이, 채널용 에피택셜 실리콘층(17)의 성장 과정 중에 드러난 측면의 반도체기판(11)에서도 채널용 에피택셜 실리콘층(17)이 성장하게 되므로, 반도체 기판(11)의 모양을 라운드(round)하게 할 수 없다.
이와 같이 모서리에 성장한 채널용 에피택셜 실리콘층(17)은 게이트 산화막 형성 공정에서 산화막이 얇게 형성되고, 워드라인 형성 공정에서 폴리실리콘 식각시 폴리실리콘이 남게되어 소자의 단락을 유발시킬 수도 있으며, 측면으로 성장한 채널용 에피실리콘층(17)의 모서리 부근에서의 전기장 집중에 의한 소자의 전기적 특성 열화를 초래할 수 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 트렌치 소자분리 공정시 활성영역에서 채널용 에피택셜 실리콘층이 확산하는 것을 방지하고, 채널이온주입된 도펀트들이 후속열처리에 의해 채널영역은 물론 트렌치산화물로 확산하는 것을 방지하는데 적합한 선택적 에피택셜 실리콘층을 이용한 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 소자분리막 형성 방법을 도시한 도면,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 소자분리막 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 채널층
23 : 레이저열처리 24 : 에피택셜 실리콘층
25 : 패드산화막 26 : 질화막
27 : 트렌치 28 : 열산화막
29 : 갭필절연막 29a : 필드산화막
상기의 목적을 달성하기 위한 본 발명의 선택적 에피택셜 실리콘층을 이용한 반도체 소자의 제조 방법은 실리콘기판상에 채널이온을 주입하는 제 1 단계, 상기 제 1 단계의 결과물을 레이저열처리하는 제 2 단계, 상기 제 2 단계의 결과물상에채널용 에피택셜 실리콘층을 형성하는 제 3 단계, 상기 에피택셜 실리콘층을 포함한 실리콘기판을 소정깊이만큼 선택식각하여 트렌치를 형성하는 제 4 단계, 및 상기 트렌치를 매립하는 소자분리막을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 선택적 에피택셜실리콘층을 이용한 반도체 소자의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 고에너지 이온주입 장치를 이용하여 실리콘기판 (21)에 웰 이온주입을 실시하고 노열처리(Furnace anneal) 또는 급속열처리(Rapid Thermal Processing; RTP)를 실시하여 웰 이온을 활성화시킨다.
이어 채널이온 주입시 실리콘기판(21)의 손실을 방지하기 위한 스크린 산화막(도시 생략)을 형성하고, 구조 전면에 문턱전압(Vt) 조절을 위한 채널이온('B')을 이온주입하여 채널층(22)을 형성한 후, 상기 스크린 산화막을 제거한다. 이 때, 상기 문턱전압 조절을 위한 채널 이온주입은 실리콘기판(21)의 활성영역 표면에 얕게 이온주입을 하기 위해 극저에너지 이온주입 공정을 실시한다. 또한, 상기 채널이온으로는 보론(Boron) 또는 BF2를 이용하는데, 상기 보론을 이용할 경우 0.1keV∼5keV까지 1×1012∼5×1013의 도즈량으로 실시하고, 상기 BF2를 이용할 경우0.5keV∼25keV까지 1×1012∼5×1013의 도즈량으로 실시한다.
도 2b에 도시된 바와 같이, 상기 채널이온주입 실시후, 실리콘기판(21) 표면을 레이저열처리(Laser Thermal Processing; LTP)(23)를 실시하는데, 상기 레이저열처리를 실리콘기판(21)의 표면을 녹였다가 재결정화시키는 열처리방법으로서, 레이저열처리를 받은 실리콘표면내의 도펀트들은 후속 열처리에도 확산하지 않는다.
이 때, 상기 레이저열처리(23)시 308nm-XeCl 레이저를 사용하되, 그 에너지를 0.1J/cm2∼2J/cm2으로 한다.
도 2c에 도시된 바와 같이, 선택적 에피택셜 실리콘 성장 방법을 이용하여 레이저열처리된 실리콘기판(21)의 표면에 채널용 에피택셜 실리콘층(24)을 성장한다. 이 때, 상기 채널용 에피택셜 실리콘층(24)은 저압화학적기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD) 또는 초고진공 화학적기상증착법 (Ultra High Vacuum Chemical Vapor Deposition; UHV CVD)을 이용하여 도핑되지 않은 에피택셜 실리콘층을 100∼500Å두께로 형성한다.
도 2d에 도시된 바와 같이, 상기 에피택셜 실리콘층(24)상에 패드산화막(25)과 질화막(26)을 형성한다. 이 때 패드산화막(22)은 50Å∼200Å의 두께로 형성하고, 질화막 (23)은 1000Å∼3000Å의 두께로 형성한다.
이어 소자분리를 위한 마스크(도시 생략)를 형성한 다음, 상기 마스크를 이용하여 질화막(26)과 패드산화막(25)을 식각한다. 이어 상기 식각된 질화막(26)과 패드산화막(25)을 마스크로 이용하여 하측의 에피택셜실리콘층(24)이 형성된 실리콘기판(21)을 식각하는데, 1500Å∼4000Å의 두께만큼 식각하여 트렌치(27)를 형성한다.
이어 상기 트렌치(27)의 표면에 습식산화와 건식산화를 이용한 측면산화공정을 진행하여 50∼200Å두께의 열산화막(28)을 형성한다.
도 2e에 도시된 바와 같이, 상기 구조 전면에 상기 트렌치(27)를 충분히 매립하도록 갭필절연막(29)을 형성한 다음, 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 이용하여 질화막(26)이 드러날 때까지 상기 갭필절연막(29)을 연마한다. 이 때, 상기 갭필절연막(29)은 고밀도 플라즈마 화학기상증착법(High Density Plasma CVD) 또는 오존티오스 화학기상증착법(O3-TEOS CVD) 중 어느 하나를 사용하여 상기 질화막(26)의 높이보다 3000Å∼5000Å만큼 더 높게 증착한다.
도 2f에 도시된 바와 같이, 갭필절연막(29)의 높이를 조절을 위한 습식식각 공정을 실시하는데, 산화물 식각 용액에서 갭필절연막(29)이 200Å∼500Å두께로 식각되도록 하여 필드산화막(29a)을 형성한다.
이어 상기 질화막(26)을 제거하는데, 상기 질화막(26)은 인산용액을 이용하여 습식식각 방법으로 제거한다. 이 때, 상기 필드산화막(29a)이 채널용 에피택셜 실리콘층(24)보다 높게 형성되고, 채널용 에피택셜 실리콘층(24)이 측면으로 성장하지 않으므로 모우트현상을 방지한다.
이어 패드산화막(25)를 제거하고 상기 채널용 에피택셜 실리콘층(24)상에 게이트산화막(30)을 형성한다. 도면에 도시되지 않았지만, 후속 게이트전극 및 소오스/드레인 형성 공정을 실시한다.
상술한 바와 같이, 본 발명은 채널이온주입 공정을 필드산화막 형성전에 실시하므로써 필드산화막 모서리에서의 패시트(Facet) 및 INWE현상을 방지할 수 있는 효과가 있다
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명의 소자분리막 형성 방법은 레이저열처리를 이용하여 실리콘기판내의 도펀트의 확산을 방지하고 에피택셜 실리콘층의 측면성장을 억제하므로써 후속 게이트전극 공정 후에 활성영역과 필드산화막의 모서리 부분에 전기장이 집중되는 것을 방지할 수 있는 효과가 있다.
또한, 레이저열처리를 실시하여 후속 열처리시 채널 이온주입된 도펀트들이 채널영역 또는 필드산화막으로 확산하는 것을 방지하므로써 숏채널효과 및 문턱전압 변동을 방지하여 소자의 전기적 특성을 향상시키는 효과가 있다.
.

Claims (13)

  1. 반도체 소자의 제조 방법에 있어서,
    실리콘기판상에 채널이온을 주입하는 제 1 단계;
    상기 제 1 단계의 결과물을 레이저열처리하는 제 2 단계;
    상기 제 2 단계의 결과물상에 채널용 에피택셜 실리콘층을 형성하는 제 3 단계;
    상기 에피택셜 실리콘층을 포함한 실리콘기판을 소정깊이만큼 선택식각하여 트렌치를 형성하는 제 4 단계; 및
    상기 트렌치를 매립하는 소자분리막을 형성하는 제 5 단계
    를 포함하여 이루어짐을 특징으로 하는 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 단계에서,
    상기 레이저열처리시 308nm-XeCl 레이저를 사용하되, 그 에너지를 0.1J/cm2∼2J/cm2으로 하는 것을 특징으로 하는 소자분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 단계에서,
    상기 채널이온은 보론이온을 이용하되, 0.1keV∼5keV의 이온주입에너지와 1×1012∼5×1013의 도즈량으로 주입되는 것을 특징으로 하는 소자분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 단계에서,
    상기 채널이온은 BF2를 이용하되, 0.5keV∼25keV의 이온주입에너지와 1×1012∼5×1013의 도즈량으로 주입되는 것을 특징으로 하는 소자분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 3 단계에서,
    상기 에피택셜 실리콘층은 도핑되지 않은 에피택셜 실리콘층이며, 저압화학기상증착법 또는 초고진공 화학기상증착법 중 어느 하나를 이용하여 100∼500Å두께로 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 4 단계는,
    상기 에피택셜 실리콘층상에 패드산화막, 질화막을 순차적으로 형성하는 단계; 및
    상기 질화막 및 패드산화막을 선택적으로 식각한 후, 상기 질화막을 마스크로 하여 상기 에피택셜 실리콘층을 포함한 실리콘기판을 식각하여 상기 트렌치를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 소자분리막 형성 방법.
  7. 제 6 항에 있어서,
    상기 패드산화막은 50∼200Å두께로 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
  8. 제 6 항에 있어서,
    상기 질화막은 1000∼3000Å두께로 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
  9. 제 6 항에 있어서,
    상기 트렌치는 상기 실리콘기판을 1500Å∼4000Å두께로 식각하여 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
  10. 제 6 항에 있어서,
    상기 트렌치 형성후, 상기 트렌치의 측벽에 건식산화 또는 습식산화 중 어느 하나를 이용하여 50Å∼200Å두께의 열산화막을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 소자분리막 형성 방법.
  11. 제 1 항 또는 제 6 항에 있어서,
    상기 제 5 단계는,
    상기 트렌치를 매립하기 위하여 전면에 갭필절연막을 형성하는 단계;
    상기 질화막이 노출되도록 상기 갭필절연막을 화학적기계적연마하는 단계;
    상기 연마된 갭필절연막을 습식식각하여 상기 소자분리막을 형성하는 단계; 및
    상기 노출된 질화막과 패드산화막을 제거하는 단계
    를 포함하여 이루어짐을 특징으로 하는 소자분리막 형성 방법.
  12. 제 11 항에 있어서,
    상기 갭필절연막은 고밀도 플라즈마 화학기상증착법 또는 오존티오스 화학기상증착법 중 어느 하나를 이용하여 형성되되, 상기 질화막 상부로 3000∼5000Å 더 높게 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
  13. 제 11 항에 있어서,
    상기 소자분리막은 상기 갭필절연막을 산화물 식각용액에서 200Å∼500Å두께만큼 부분 습식 식각하여 형성되는 것을 특징으로 하는 소자분리막 형성 방법.
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* Cited by examiner, † Cited by third party
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