KR100498607B1 - 반도체 소자의 폴리실리콘층 형성방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 p형 폴리실리콘층(polysilicon layer) 형성방법에 관한 것이며, 소자의 특성 저하를 방지하고, 균일한 도펀트 농도 프로파일을 가지는 반도체 소자의 p형 폴리실리콘층 형성방법을 제공하고자 한다. 본 발명은 비정질 실리콘 증착후 BF2 및 B 이온주입을 실시하여 문턱전압의 변동이나 게이트 공핍과 같은 소자의 전기적 특성의 열화를 방지하는 기술이다. 즉, 본 발명은 붕소(B) 이온주입만을 실시한 경우에 비해 BF2 이온주입한 경우 불소에 의해 B의 확산이 촉진된다는 것에 착안하여 B만을 이온주입 하지 않고 BF2 및 B 이온주입을 실시함으로써 폴리실리콘층에서 일정한 B 농도 프로파일을 가지도록 한다. 여기서, B를 먼저 주입하게 되면, 채널링 현상이 우려되므로, 일차적으로 BF2를 이온주입하고 이차로 불소가 배제된 붕소(B)를 주입한다. 결국 2 단계의 이온주입을 통한 막내의 B의 농도는 변화가 없으나, B의 채널링 현상과 불소의 과도한 확산에 의한 게이트 특성 저하를 방지할 수 있다. 또한, 불소에 의한 붕소의 확산 촉진성을 이용하여 낮은 에너지(low energy)로 이온주입할 수 있어 붕소가 게이트의 산화막 내로 침투하여 게이트의 산화막의 특성을 열화시키는 것을 방지할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 p형 게이트 폴리실리콘층(polysilicon layer) 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 p+ 폴리실리콘층은 불순물이 도핑되지 않은 폴리실리콘(undoped poly silicon)의 증착 및 이온주입 공정을 통해 전극으로 이용된다. 이온주입 공정은 증착된 도핑되지 않은 폴리실리콘에 p형 도펀트(예를 들어, B 또는 BF2)를 주입하여 폴리실리콘에 대한 도핑을 수행하며, 이후 도펀트를 활성화하고 그레인(grain)의 크기를 조대화하며 면저항(sheet resistance)을 낮추기 위한 후속 열처리 공정을 필요로 한다.
그러나, 도 1에서 도시된 바와 같이 붕소(B)를 도펀트로 사용하는 경우, 채널링에 의한 폴리실리콘 박막 내에서의 불균일한 붕소의 농도 프로파일(profile)로 인하여 게이트 공핍(gate depletion) 현상이 나타나 유효 게이트 산화막(effective gate oxide) 두께를 증가시키게 되어 소자의 전기적 특성을 열화시킨다. 특히, 짧은 채널 길이(short channel length)가 요구되고 있는 고집적 소자에서는 적합치 않은 공정이다.
또한, BF2를 도펀트로 사용하는 경우, 불소(F)의 게이트 산화막으로의 확산에 의해 게이트 산화막 특성을 열화시키는 문제점이 있었다.
따라서, 이러한 B의 채널링과 확산을 조절하는 이온주입 공정이 요구되고 있는 실정이다.
본 발명은 소자의 특성 저하를 방지하고, 균일한 도펀트 농도 프로파일을 가지는 반도체 소자의 p형 게이트 폴리실리콘층 형성방법을 제공하고자 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층 상에 비정질 실리콘층을 형성하는 제1 단계; 상기 비정질 실리콘층에 BF2 이온주입을 실시하는 제2 단계; 상기 제2 단계 수행후, 상기 비정질 실리콘층에 B 이온주입을 실시하는 제3 단계; 및 열처리를 실시하여 상기 비정질 실리콘층을 다결정화하는 제4 단계를 포함하는 반도체 소자의 p형 게이트 폴리실리콘층 형성방법이 제공된다.
본 발명은 비정질 실리콘 증착후 BF2 및 B 이온주입을 실시하여 문턱전압의 변동이나 게이트 공핍과 같은 소자의 전기적 특성의 열화를 방지하는 기술이다. 즉, 본 발명은 BF2 이온주입한 경우 붕소(B) 이온주입만을 실시한 경우에 비해 불소에 의해 B의 확산이 촉진된다는 것에 착안하여 B만을 이온주입하지 않고 BF2 및 B 이온주입을 실시함으로써 폴리실리콘층에서 일정한 B 농도 프로파일을 가지도록 한다. 여기서, B를 먼저 주입하게 되면, 채널링 현상이 우려되므로, 일차적으로 BF2를 이온주입하고 이차로 불소가 배제된 붕소(B)를 주입한다. 결국 2 단계의 이온주입을 통한 막내의 B의 농도는 변화가 없으나, B의 채널링 현상과 불소의 과도한 확산에 의한 게이트 특성 저하를 방지할 수 있다. 또한, 불소에 의한 붕소의 확산 촉진성을 이용하여 낮은 에너지(low energy)로 이온주입할 수 있어 붕소가 게이트의 산화막 내로 침투하여 게이트의 산화막의 특성을 열화시키는 것을 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 소개한다.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 p+ 폴리실리콘 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(10) 상에 필드 산화막(11)을 형성하고, 활성 영역 상부에 45～70Å 두께의 게이트 산화막(12)을 성장시킨다. 이어서, 게이트 산화막(12) 상부에 100～200SCCM의 SiH4 가스를 사용하여 500～1500Å 두께의 비정질 실리콘층(13)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이 비정질 실리콘층(13) 상에 p+ 폴리 마스크(14)를 형성하고, 이를 이온주입 마스크로 사용하여 BF2 이온주입 공정을 실시한다. 이때, 이온주입 에너지는 비정질 실리콘층(13)의 두께를 고려하여 10keV～100keV 정도로 하고, 도즈는 1×1012ions/cm2～1×1014/cm2 정도로 한다.
이어서, 도 2c에 도시된 바와 같이 역시 p+ 폴리 마스크(14)를 이온주입 마스크로 사용하여 B 이온주입 공정을 실시한다. 이때, 이온주입 에너지는 비정질 실리콘층(13)의 두께 및 BF2 이온주입 공정을 고려하여 2keV～20keV 정도로 하고, 도즈는 1×1012ions/cm2～1×1014 ions/cm2 정도로 한다.
이어서, 도 2d에 도시된 바와 같이 p+ 폴리 마스크(14)를 제거하고, 비정질 실리콘층(13) 상에 게이트 전극 마스크를 형성하고, 이를 식각 마스크로 사용하여 비정질 실리콘층(13) 및 게이트 산화막(12)을 선택 식각함으로써 게이트를 패터닝한다. 이때, 실리콘 기판(10)의 손상(damage)을 방지하기 위해 게이트 산화막(12)의 일정 두께를 잔류시킨다. 이후, 열처리를 실시하여 실리콘(Si)의 결정립계 성장을 유도함으로써 비정질 실리콘층(13)을 폴리실리콘으로 상변환시키고, 불순물 분포를 안정화한다. 이때, 열처리를 별도로 실시하지 않고, 후속 공정시의 고온 공정을 이용할 수 있다.
첨부된 도면 도 3a는 전술한 본 발명의 일 실시예에 따라 비정질 실리콘에 BF2 및 B 이온주입을 차례로 실시한 직후의 비정질 실리콘층에서의 붕소(B) 농도 프로파일을 도시한 그래프로서, 도시된 바와 같이 비정질 상태에서 붕소는 비정질 실리콘층의 중간 깊이 부분에서 그 농도가 가장 높게 나타났고, 하단부로 갈수록 그 농도가 줄어들게 된다.
첨부된 도면 도 3b는 전술한 본 발명의 일 실시예에 따라 실리콘 결정립계 성장 및 열처리 공정후 폴리실리콘층에서의 붕소의 농도 프로파일을 도시한 그래프로서, 도시된 바와 같이 BF2에 포함된 불소 원자에 의해 붕소의 확산이 증진되고, 붕소(B)가 일정 농도의 기울기를 가지다가 결국 확산 원리에 의해 균일한 분포를 가지게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 비정질 폴리실리콘층을 증착한 상태에서 BF2 및 B 이온주입을 차례로 수행함으로써 종래와 같이 붕소만을 이온주입한 경우보다 폴리실리콘층에서의 균일한 농도 프로파일을 얻을 수 있으며, 이로 인하여 게이트 공핍에 의한 유효 게이트 산화막의 두께 증가를 방지할 수 있다. 또한 본 발명은 종래 BF2만을 주입하는 경우에 비해 상대적으로 BF2의 도즈량을 줄임으로써 불소가 게이트 산화막 내로 유입되는 양을 현격히 감소시킬 수 있으므로 게이트 산화막의 특성을 열화시키는 것을 방지할 수 있다.
도 1은 종래기술에 따른 붕소 이온주입시 붕소(B)의 농도 프로파일을 나타낸 그래프.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 p+ 폴리실리콘 게이트 전극 형성 공정도.
도 3a는 본 발명의 일 실시예에 따라 비정질 실리콘에 BF2 및 B 이온주입을 차례로 실시한 직후의 비정질 실리콘층에서의 붕소(B) 농도 프로파일을 나타낸 그래프.
도 3b는 본 발명의 일 실시예에 따라 실리콘 결정립계 성장 및 열처리 공정후 폴리실리콘층에서의 붕소의 농도 프로파일을 나타낸 그래프.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 필드 산화막
12 : 게이트 산화막 13 : 비정질 실리콘층
14 : p+ 폴리 마스크
Claims (4)
- 소정의 하부층 상에 비정질 실리콘층을 증착하는 단계;상기 비정질 실리콘층에 BF2 이온주입을 실시하는 단계;상기 BF2 이온주입을 실시한 상기 비정질 실리콘층에 B 이온주입을 실시하는 단계; 및열처리를 실시하여 상기 비정질 실리콘층을 다결정화하는 단계를 포함하는 반도체 소자의 p형 게이트 폴리실리콘층 형성방법.
- 제1항에 있어서,상기 BF2 이온주입는 10keV 내지 100keV의 이온주입 에너지와 1×1012ions/cm2～1×1014/cm2의 BF2 도즈 조건을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 p형 게이트 폴리실리콘층 형성방법.
- 제1항 또는 제2항에 있어서,상기 B 이온주입은 2keV～20keV의 이온주입 에너지와 1×1012ions/cm2～1×1014ions/cm2의 B 도즈 조건을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 p형 게이트 폴리실리콘층 형성방법.
- 제3항에 있어서,상기 비정질 실리콘층은 500 내지 1500Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 p형 게이트 폴리실리콘층 형성방법.
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