KR100331277B1 - 이중게이트 전극의 형성방법 - Google Patents

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Abstract

본 발명은 이중게이트 전극의 형성방법에 관한 것으로써, 보다 자세하게는 반도체기판 상부에 폴리실리콘막을 증착할 때, 동시에 상기 폴리실리콘막에 게르마늄을 주입함으로써, 이후 PMOS 영역을 형성하기 위해 상기 폴리실리콘막에 주입되는 P형 불순물이 열처리 공정으로 인해 확산될 때 반도체기판에 침투(penetration)하는 것을 방지할 수 있고, 또한 P형 불순물의 활성화도가 증가되어 게이트전극의 불순물공핍(Gate depletion)현상을 방지할 수 있는 이중게이트 전극의 형성방법에 관한 것이다.

Description

이중게이트 전극의 형성방법{Method for forming dual gate electrode}
본 발명은 이중게이트 전극의 형성방법에 관한 것으로써, 보다 자세하게는 반도체기판 상부에 폴리실리콘막을 증착할 때, 동시에 상기 폴리실리콘막에 게르마늄을 주입함으로써, 이후 PMOS 영역을 형성하기 위해 상기 폴리실리콘에 주입될 P형 불순물이 기판에 침투하는 현상이나 게이트전극의 불순물 공핍현상을 방지할 수 있는 이중게이트 전극의 형성방법에 관한 것이다.
디자인 룰이 감소함에 따라 PMOS 채널길이가 줄어들면서, 문턱전압이 높아지고 누설특성이 악화되는 문제점이 발생하여 매몰채널(Buried channel) PMOS 트랜지스터의 사용이 어려워지고 있다.
그래서, 이를 해결하기 위해 소자의 축소가 가능하고 낮은 전압에서도 안정적으로 사용할 수 있는 이중게이트 전극(Dual gate electrode)을 사용하게 되었다.
종래의 이중게이트 전극의 형성공정은 반도체기판 상부에 게이트산화막을 형성하고, 그 상부에 1000Å 이하의 얇은 폴리실리콘막을 형성한 후, 상기 폴리실리콘막에 붕소와 같은 P형 불순물을 주입하고 열처리공정을 실시함으로써, 붕소를 확산시키고 활성화시켜 PMOS 트랜지스터 영역을 형성하였다.
하지만 상기와 같은 방법에 있어서, 열처리공정 시에 붕소가 게이트산화막을 뚫고 반도체기판에 침투하여 문턱전압(threshold voltage)이 불안정해지고, 짧은 채널 효과(Short channel effect)를 가속화시키는 문제점이 있었다.
그래서, 붕소가 반도체기판에 침투하는 것을 방지하기 위해 열처리공정 온도를 낮추거나 시간을 단축하는 경우에는 붕소의 확산이 충분하게 일어나지 않아 게이트전극의 불순물공핍(Gate depletion)현상이 발생하고, 붕소의 활성화률이 낮아지면서 폴리실리콘막의 저항이 증가하거나 구동전류가 증가하는 문제점이 발생하였다.
상기와 같은 문제점을 해결하기 위해 창안된 본 발명의 목적은 반도체기판 상부에 폴리실리콘막을 증착할 때, 동시에 상기 폴리실리콘막에 게르마늄을 주입함으로써, 이후 PMOS 영역을 형성하기 위해 상기 폴리실리콘에 주입될 P형 불순물이 반도체기판에 침투하는 현상이나 게이트전극의 불순물 공핍현상을 방지할 수 있는 이중게이트 전극의 형성방법을 제공하는데 있다.
도 1 내지 도 3은 본 발명에 따른 이중게이트 전극의 형성방법을 설명하기 위해 도시된 단면도들이다.
도 4 내지 도 6은 본 발명에 따라 폴리실리콘막에 주입된 게르마늄 및 붕소의 농도구배를 나타낸 그래프들이다.
＊도면의 주요 부분에 대한 부호의 설명＊
10 ; 반도체 기판 20 ; 게이트산화막
30 ; 폴리실리콘막 30'; P형 폴리실리콘막
30'; N형 폴리실리콘막
상기와 같은 목적을 달성하기 위한 본 발명은 반도체기판 상부에 게이트절연막을 형성하는 단계와; 상기 게이트절연막의 상부에 폴리실리콘막을 증착하면서, 동시에 상기 폴리실리콘막에 게르마늄을 주입하는 단계와; 상기에서 게르마늄이 주입된 폴리실리콘막의 NMOS 부분에는 N형 불순물을 주입하고, PMOS 부분에는 P형 불순물을 주입하는 단계와; 상기 결과물에 열처리공정을 실시하는 단계; 를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하고자 한다. 또한, 본 실시예는 본 발명의 권리를 제한하는 것이 아니고, 단지 예시로 제시된 것이다.
도 1 내지 도 3은 본 발명에 따른 이중게이트 전극의 형성방법을 설명하기위해 도시된 단면도들이고, 도 4 내지 도 6은 본 발명에 따라 폴리실리콘막에 주입된 게르마늄 및 붕소의 농도구배를 나타낸 그래프이다.
우선, 도 1에 도시된 바와 같이 반도체기판(10) 상부에 게이트절연막(20)을 형성한다. 이때, 상기 게이트절연막(20)은 열산화방식을 사용하여 30∼70Å의 두께로 형성한다.
이후, 상기 게이트절연막(20)의 상부에 폴리실리콘막(30)을 증착하면서, 동시에 상기 폴리실리콘막에 게르마늄을 주입한다.
상기 폴리실리콘막(30)은 실리콘 소스로는 SiH4, Si2H6가스 중 어느 하나를 사용하고, LP-CVD(Low Pressure-Chemical Vapor DepositioP)방식으로 300∼1000Å의 두께로 형성한다.
그리고, 상기 폴리실리콘막(30)에 주입되는 게르마늄의 소스는 GeH4가스를 사용하고, 초기량이 30atomic%가 넘지 않도록 한다.
이후 상기 폴리실리콘막(30)이 증착되면서 계속적으로 주입되는 게르마늄의 주입량은 점진적으로 줄이거나 완전히 없애도록 하여, 상기 폴리실리콘막 내의 게르마늄 농도구배가 도 4에 도시된 바와 같이 이뤄질 수 있도록 한다.
이후, 도 2에 도시된 바와 같이 상기에서 게르마늄이 주입된 폴리실리콘막(30)의 PMOS 부분(30')에는 P형 불순물을 주입하고, NMOS 부분(30')에는 N형 불순물을 주입한다.
상기 P형 불순물은 붕소(B)를 0.5∼5keV의 에너지로 5 ×1014∼5 ×1015/㎤만큼 주입하거나, 또는 BF2를 5∼50keV의 에너지로 5 ×1014∼5 ×1015/㎤ 만큼 주입하고, 상기 N형 불순물은 아세나이드(As)를 5∼50keV의 에너지로 1 ×1014∼ 3 ×1015/㎤ 만큼 주입하거나, 또는 인(P)을 2∼20keV의 에너지로 1 ×1014∼ 3 ×1015/㎤ 만큼 주입한다.
상기에서 P형 불순물로 붕소를 주입했을 때, 상기 폴리실리콘막 내의 붕소와 게르마늄의 농도구배를 나타내는 그래프가 도 5에 도시되어 있다.
이후, 도 3에 도시된 바와 같이 상기 결과물에 열처리공정을 실시하는데, 상기 열처리공정은 RTP(Rapid thermal processing)장비를 이용하여 900∼1100℃에서 1∼10초간 실시한다.
상기 열처리공정에 의해 붕소의 확산과 활성화가 일어나게 되는데, 상기 폴리실리콘 막 내에 게르마늄이 존재하고 있어, 이로 인해 붕소의 확산속도가 느려지면서 붕소가 반도체기판에 침투하는 것이 방지된다.
그리고, 게르마늄이 존재하는 곳은 붕소의 활성화가 활발히 일어나면서 게이트절연막 부근은 붕소농도가 낮더라도 폴리실리콘막의 상부와 비슷한 저항값을 가질 수 있어 게이트전극의 불순물 공핍현상이 방지된다.
이때, 상기 폴리실리콘막 내의 붕소와 게르마늄의 농도구배는 도 6에 도시된 바와 같이 이루어진다.
본 발명은 이중게이트 전극의 형성방법에 관한 것으로써, 보다 자세하게는 반도체기판 상부에 폴리실리콘막을 증착할 때, 동시에 상기 폴리실리콘막에 게르마늄을 주입함으로써, 이후 PMOS 영역을 형성하기 위해 상기 폴리실리콘막에 주입되는 P형 불순물이 열처리 공정으로 인해 확산될 때 반도체기판에 침투하는 것을 방지할 수 있고, 또한 P형 불순물의 활성화도가 증가되어 게이트전극의 불순물 공핍현상을 방지할 수 있는 효과가 있다.
또한, P형 불순물의 반도체기판에의 침투현상이 방지되므로 문턱전압을 안정화시킬 수 있고, 게이트전극의 불순물 공핍현상이 방지되므로 구동전류가 높은 우수한 특성을 가진 모스소자를 제조할 수 있는 효과가 있다.

Claims (9)

  1. 반도체기판 상부에 게이트절연막을 형성하는 단계와;
    상기 게이트절연막의 상부에 폴리실리콘막을 증착하면서, 동시에 상기 폴리실리콘막에 게르마늄을 주입하는 단계와;
    상기에서 게르마늄이 주입된 폴리실리콘막의 NMOS 부분에는 N형 불순물을 주입하고, PMOS 부분에는 P형 불순물을 주입하는 단계와;
    상기 결과물에 열처리공정을 실시하는 단계;
    를 포함하여 이루어진 것을 특징으로 하는 이중게이트 전극의 형성방법.
  2. 제 1항에 있어서,
    상기 게이트절연막은 열산화방식으로 30∼70Å의 두께로 형성하는 것을 특징으로 하는 이중게이트 전극의 형성방법.
  3. 제 1항에 있어서,
    상기 폴리실리콘막은 실리콘 소스로는 SiH4, Si2H6가스 중 어느 하나를 사용하고, LP-CVD방식으로 300∼1000Å의 두께로 형성하는 것을 특징으로 하는 이중게이트 전극의 형성방법.
  4. 제 1항에 있어서,
    상기 폴리실리콘막 증착 시, 상기 폴리실리콘막에 주입되는 게르마늄의 소스로는 GeH4가스를 사용하고, 초기량이 30atom%가 넘지 않도록 하고, 이후의 주입량은 점진적으로 줄이거나 완전히 없애는 것을 특징으로 하는 이중게이트 전극의 형성방법.
  5. 제 1항에 있어서,
    상기 P형 불순물은 붕소를 0.5∼5keV의 에너지로 5 ×1014∼5 ×1015/㎤ 만큼 주입하는 것을 특징으로 하는 이중게이트 전극의 형성방법.
  6. 제 1항에 있어서,
    상기 P형 불순물은 BF2를 5∼50keV의 에너지로 5 ×1014∼5 ×1015/㎤ 만큼 주입하는 것을 특징으로 하는 이중게이트 전극의 형성방법.
  7. 제 1항에 있어서,
    상기 N형 불순물은 아세나이드를 5∼50keV의 에너지로 1 ×1014∼ 3 ×1015/㎤ 만큼 주입하는 것을 특징으로 하는 이중게이트 전극의 형성방법.
  8. 제 1항에 있어서,
    상기 N형 불순물은 인을 2∼20keV의 에너지로 5 ×1014∼5 ×1015/㎤ 만큼 주입하는 것을 특징으로 하는 이중게이트 전극의 형성방법.
  9. 제 1항에 있어서,
    상기 열처리공정은 RTP장비를 이용하여 900∼1100℃에서 1∼10초간 실시하는 것을 특징으로 하는 이중게이트 전극의 형성방법.
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