KR100582365B1 - 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 게이트 전극 형성 공정에 관한 것이며, 더 자세히는 듀얼 폴리실리콘 게이트 전극 형성방법에 관한 것이다. 본 발명은 생산성을 확보하면서 붕소의 관통을 방지할 수 있는 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 듀얼 폴리실리콘 게이트 구조를 형성함에 있어서, P+ 폴리실리콘 형성을 위한 붕소계 이온주입을 실시할 때, 폴리실리콘막 상에 이온주입 버퍼층을 추가로 형성한 상태에서 붕소계 이온주입을 실시한다. 이온주입 버퍼층은 이온주입 에너지의 증가시키는데 수반되는 붕소 관통 현상을 완화시키는 작용을 한다. 한편, 이온주입 버퍼층으로는 실리콘질화막/실리콘산화막 적층 구조를 적용하는 것이 바람직하다.
듀얼 폴리실리콘 게이트 전극, 붕소 관통, 빔 커런트, 이온주입 버퍼층, 이온주입 에너지
Description
도 1은 P+ 게이트 폴리실리콘막에 대한 이온주입 직후의 SIMS 프로파일을 나타낸 특성도.
도 2는 후열처리 직후의 SIMS 프로파일을 나타낸 특성도.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 P+ 폴리실리콘 게이트 전극 형성 공정을 나타낸 단면도.
도 4는 이온주입 버퍼층의 사용 유무에 따른 도펀트 농도 분포를 나타낸 특성도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판
2 : 게이트 산화막
3 : 비도핑 폴리실리콘막
3a : P+ 폴리실리콘막
4 : 실리콘질화막
5 : 실리콘산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 게이트 전극 형성 공정에 관한 것이며, 더 자세히는 듀얼 폴리실리콘 게이트 전극 형성방법에 관한 것이다.
반도체 메모리를 비롯한 반도체 소자는 수 많은 MOS 트랜지스터를 포함하게 되며, MOS 트랜지스터의 특성에 따라 소자의 동작 특성이 크게 좌우된다.
PMOS 트랜지스터를 형성함에 있어서, N+ 폴리실리콘 게이트 전극을 적용하면 베리드 채널(buried channel)이 형성되어 단채널 효과(short channel effect)가 발생하는 문제가 있는 반면, P+ 폴리실리콘 게이트 전극을 적용하면 표면 채널(surface channel)이 형성되어 단채널 효과가 완화되고 동일한 문턱전압에 대하여 드레인 포화전류(Idsat) 특성, 서브 문턱전압 특성, DIBL(Drain Induced Barrier Lowering) 현상을 개선할 수 있게 된다.
DRAM과 같은 반도체 메모리 소자의 주변회로 영역에는 PMOS 트랜지스터와 NMOS 트랜지스터가 함께 배치되는 바, 통상 PMOS 트랜지스터의 게이트 전극으로 P+ 폴리실리콘을 적용하고, NMOS 트랜지스터의 게이트 전극으로 N+ 폴리실리콘을 적용하는 듀얼 폴리실리콘 게이트 전극 구조가 사용되고 있다.
이와 같은 듀얼 폴리실리콘 게이트 전극 구조를 적용함에 있어서, PMOS 트랜지스터의 P+ 폴리실리콘 게이트 전극 형성을 위해 붕소(11B)를 이온주입하는 경우, 도핑된 붕소(11B)가 게이트 산화막 및 실리콘 기판으로 관통하여 게이트 산화막의 수명을 감소시키고 게이트 산화막에서의 전자 트랩핑이 증가하는 문제점이 있었다.
한편, 현재 도펀트로 사용되는 붕소(11B)는 낮은 질량수에 대응하는 낮은 이온주입 에너지를 적용해야 하는 바, 전술한 붕소의 관통을 방지하기 위해서는 이온주입 에너지를 수 keV 이하로 제한해야 하며, 이에 따라 빔 커런트가 낮아 이온주입 시간이 증가함에 따른 생산성 저하가 문제점으로 대두되고 있다.
이러한 붕소 이온주입의 문제점을 해결하기 위하여 도펀트로서 49BF2를 적용하는 경우, 11B 사용시에 비해 빔 커런트가 높아 생산성 측면에서 개선을 기대할 수 있으나, F기에 의한 붕소의 관통을 증대시키는 문제점을 가지고 있다.
도 1은 P+ 게이트 폴리실리콘막에 대한 이온주입 직후의 SIMS 프로파일을 나타낸 특성도이며, 도 2는 후열처리 직후의 SIMS 프로파일을 나타낸 특성도로서, 2~3 keV(11B 적용시)의 낮은 이온주입 에너지 적용시에도 붕소 관통 현상이 발생하는 것을 확인할 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 생산성을 확보하면서 붕소의 관통을 방지할 수 있는 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 측면에 따르면, 게이트 산화막이 형성된 기판 상에 비도핑 폴리실리콘막을 형성하는 단계; 상기 비도핑 폴리실리콘막 상에 이온주입 버퍼층을 형성하는 단계; 그 상부에 상기 이온주입 버퍼층이 형성된 상기 비도핑 폴리실리콘막에 대한 붕소계 이온주입을 실시하는 단계; 및 상기 이온주입 버퍼층을 제거하는 단계를 포함하는 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법이 제공된다.
본 발명에서는 듀얼 폴리실리콘 게이트 구조를 형성함에 있어서, P+ 폴리실리콘 형성을 위한 붕소계 이온주입을 실시할 때, 폴리실리콘막 상에 이온주입 버퍼층을 추가로 형성한 상태에서 붕소계 이온주입을 실시한다. 이온주입 버퍼층은 이온주입 에너지의 증가시키는데 수반되는 붕소 관통 현상을 완화시키는 작용을 한다. 한편, 이온주입 버퍼층으로는 실리콘질화막/실리콘산화막 적층 구조를 적용하는 것이 바람직하다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기 로 한다.
첨부된 도면 도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 P+ 폴리실리콘 게이트 전극 형성 공정을 나타낸 단면도이다.
본 실시예에 따른 P+ 폴리실리콘 게이트 전극 형성 공정은, 우선 도 3a에 도시된 바와 같이 소자분리막(도시되지 않음)이 형성된 실리콘 기판(1) 상에 게이트 산화막(2)을 형성한다. 이때, 게이트 산화막(2)은 습식/건식 산화 방법을 이용하여 듀얼 게이트 산화막 또는 싱글 게이트 산화막으로 형성한다.
다음으로, 도 3b에 도시된 바와 같이 게이트 산화막(2) 상에 비도핑 폴리실리콘막(3)을 300~800Å 두께로 증착한다.
이어서, 도 3c에 도시된 바와 같이 비도핑 폴리실리콘막(3) 상에 이온주입 버퍼층으로서 실리콘질화막(4) 및 실리콘산화막(5)을 각각 50~150Å 및 50~200Å 두께로 증착한다.
계속하여, 도 3d에 도시된 바와 같이 P+ 마스크를 사용한 사진 공정을 통해 PMOS 영역을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 이온주입 베리어로 사용하여 비도핑 폴리실리콘막(3)에 대한 P+ 이온주입을 실시한다. 이때, P+ 이온주입은 붕소계 도펀트를 사용하며, 바람직하게는 11B + 30BF 혼합 이온주입을 실시한다. 여기서, 11B + 30BF 혼합 이온주입은 11B 이온주입시 5~10keV의 이온주입 에너지, 1×1014~5×1015atoms/㎠의 도즈 조건을 적용하며,30BF 이온주입시 13~25keV의 이온주입 에너지, 1×1014~5×1015atoms/㎠의 도즈 조건을 적용하는 것이 바람직하다.
다음으로, 도 3e에 도시된 바와 같이 BOE(buffered oxide etchant) 용액을 사용하여 실리콘산화막(5)을 습식 제거하고, 인산(H3PO4) 용액을 실리콘질화막(4)을 습식 제거한다.
이후, P+ 폴리실리콘막(3a)에 대한 패터닝 공정을 실시하여 P+ 폴리실리콘 게이트 전극을 형성한다.
상기와 같은 공정을 통해 P+ 폴리실리콘 게이트 전극을 형성하는 경우, 이온주입 버퍼층의 도입으로 인하여 기존에 비해 높은 이온주입 에너지로 P+ 이온주입을 실시할 수 있어 빔 커런트를 증가시킬 수 있다. 이온주입 버퍼층으로 채택된 실리콘질화막/실리콘산화막 적층 구조에서 실리콘질화막은 후열처리 공정시 확산 베리어 작용을 고려한 것이고, 실리콘산화막은 실리콘질화막의 스트레스 버퍼 작용을 고려한 것이다.
하기의 표 1은 도펀트의 종류에 따른 최대 빔 커런트(단위 : mA)를 나타낸 것이다.
| 0.2keV | 0.5keV | 1keV | 2keV | 5keV | 10keV | ||
| 11B | 0.04 | 0.24 | 0.96 | 3.36 | 9.6 | 12 | |
| 49BF2 | - | - | 0.48 | 1.44 | 6.4 | 8.8 | |
| 30BF | - | - | 0.48 | 1.68 | 4.8 | 6 | |
| 75As | - | - | 0.48 | 1.2 | 6.4 | 13.6 | |
| 31Ph | - | - | 0.48 | 1.36 | 6.4 | 12 | |
상기 표 1을 참조하면, 이온주입 에너지 증가에 따라 빔 커런트가 증가함을 확인할 수 있으며, 이러한 빔 커런트의 증가는 총 이온주입 시간을 줄임을 의미한다.
도 4는 이온주입 버퍼층의 사용 유무에 따른 도펀트 농도 분포를 나타낸 특성도로서, 버퍼층 도입에 따라 붕소 관통 현상이 억제됨을 확인할 수 있다.
한편, 전술한 실시예에서 적용된 11B + 30BF 혼합 이온주입은 기존의 11B 이온주입에 비해 이온주입 에너지가 증가하므로 이온주입시 빔 커런트를 증대시킬 수 있는 장점이 있으며, 기존의 49BF2 이온주입에 비해서는 F의 함량이 줄어들기 때문에 F기에 의한 붕소 관통 현상이 완화되는 장점이 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 이온주입 버퍼층으로 실리콘질화막/실리콘산화막의 적층막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 물질막 을 이온주입 버퍼층으로 사용하는 경우에도 적용할 수 있다.
또한, 전술한
전술한 본 발명은 빔 커런트 확보를 통한 이온주입 시간의 단축에 따른 생산성 확보 효과가 있으며, 이와 함께 붕소 관통 현상을 억제하여 반도체 소자의 신뢰도 및 동작 특성을 개선하는 효과가 있다.
Claims (7)
- 게이트 산화막이 형성된 기판 상에 비도핑 폴리실리콘막을 형성하는 단계;상기 비도핑 폴리실리콘막 상에 이온주입 버퍼층을 형성하는 단계;그 상부에 상기 이온주입 버퍼층이 형성된 상기 비도핑 폴리실리콘막에 대한 붕소계 이온주입을 실시하는 단계; 및상기 이온주입 버퍼층을 제거하는 단계를 포함하는 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법.
- 제1항에 있어서,상기 이온주입 버퍼층은 실리콘질화막/실리콘산화막의 적층막인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법.
- 제1항 또는 제2항에 있어서,상기 붕소계 이온주입은 11B + 30BF 혼합 이온주입으로 실시하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법.
- 제3항에 있어서,상기 붕소계 이온주입을 실시하는 단계는,5~10keV의 이온주입 에너지, 1×1014~5×1015atoms/㎠의 도즈 조건을 적용하여 11B 이온주입을 실시하는 단계와,13~25keV의 이온주입 에너지, 1×1014~5×1015atoms/㎠의 도즈 조건을 적용하여 30BF 이온주입을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법.
- 제2항에 있어서,상기 실리콘질화막은 50~150Å, 상기 실리콘산화막은 50~200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법.
- 제1항 또는 제2항에 있어서,상기 비도핑 폴리실리콘막은 300~800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법.
- 제2항 또는 제5항에 있어서,상기 상기 이온주입 버퍼층을 제거하는 단계는,BOE 용액을 사용하여 상기 실리콘산화막을 습식 제거하는 단계와,인산 용액을 사용하여 상기 실리콘질화막을 습식 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법.
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| KR1020050004068A KR100582365B1 (ko) | 2005-01-17 | 2005-01-17 | 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100582365B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162174A (ja) * | 1995-12-13 | 1997-06-20 | Nec Corp | 半導体装置の製造方法 |
| KR20000003960A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 소자의 폴리실리콘층 형성방법 |
| KR20010080510A (ko) * | 1999-09-20 | 2001-08-22 | 롤페스 요하네스 게라투스 알베르투스 | 소스/드레인 확장 주입을 위한 높은 인터스티셜 재결합율차단층을 사용하여 집적회로를 제조하는 방법 |
-
2005
- 2005-01-17 KR KR1020050004068A patent/KR100582365B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162174A (ja) * | 1995-12-13 | 1997-06-20 | Nec Corp | 半導体装置の製造方法 |
| KR20000003960A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 소자의 폴리실리콘층 형성방법 |
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