KR20010080510A - 소스/드레인 확장 주입을 위한 높은 인터스티셜 재결합율차단층을 사용하여 집적회로를 제조하는 방법 - Google Patents

소스/드레인 확장 주입을 위한 높은 인터스티셜 재결합율차단층을 사용하여 집적회로를 제조하는 방법 Download PDF

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Abstract

0.10미크론의 CMOS 집적회로(IC)의 제조에 있어서, 고에너지 플라즈마 에칭을 사용하여 폴리실리콘층(25) 및 그 아래 놓인 게이트 산화물층(23)을 패턴화시켜 게이트 구조물을 한정한다. 열 산화물 단계(S2)는 에칭에 의해 노출되고 손상된 실리콘을 어닐링시킨다. 열 산화물은 소스/드레인 확장 주입용 차단층으로서 사용되는 대신에, 소스/드레인 영역의 실리콘 표면을 노출시키기 위해 제거된다(S3). TEOS 증착물(S4)은 결정성 소스/드레인 영역의 표면과 접촉하여 탄소 베어링 이산화실리콘층(51)을 생성한다. 붕소 PMOS 소스/드레인 확장 주입물(S5)은 탄소 베어링 차단층을 통해 수행된다. 후속단계(S6-S9)는 측벽 스페이서(71), 강 도핑된 소스/드레인 지역(91,93), 아금속 유전체(81), 중간 유전체 접속 구조물 및 패시베이션을 형성시킨다. 탄소 베어링 차단층의 비교적 높은 인터스티셜 재결합율은 인터스티셜 실리콘의 흐름을 유인한다. 상기 흐름은 붕소의 깊이 및 측방향 확장 영역(게이트 아래)을 효과적으로 제한하면서 어느정도의 붕소 확장 주입물을 유인한다. 이는 쇼트 채널 효과를 제한시키고, 보다 신뢰성있는 0.1미크론의 PMOS 트랜지스터를 수득한다.

Description

소스/드레인 확장 주입을 위한 높은 인터스티셜 재결합율 차단층을 사용하여 집적회로를 제조하는 방법{INTEGRATED-CIRCUIT MANUFACTURING USING HIGH INTERSTITIAL-RECOMBINATION-RATE BLOCKING LAYER FOR SOURCE/DRAIN EXTENSION IMPLANT}
근대의 많은 진전은, 실제로는, 집적회로 제조 기술에 있어서 진보될 수 있는 컴퓨터 보급율의 증가와 관계가 있다. 이러한 진보는 더 빠른 속도와 더 큰 작용 밀도를 제공하는 훨씬 더 작은 회로 디바이스의 제작에 기인한다. 각각의 회로 디바이스 크기에 있어서의 감소는 접근해야될 새로운 과제이다.
널리 사용되고 있는 하나의 기술은 "상보성 금속 산화물 실리콘(complementary metal-oxide-silicon)"으로 대표되는 CMOS 기술이다. "상보성(complementary)"이란 용어는 반대되는 두 유형의 트랜지스터 즉 NMOS 및 PMOS의사용을 지칭한다. 이들 두 유형에서, 게이트 전압은 소스와 드레인간의 전도를 제어한다. 이러한 전도는 "게이트 산화물"이라 지칭되는 이산화실리콘층에 의해 게이트로부터 떨어진(spaced) "채널(channel)"을 따라 이루어진다. 소스 및 드레인은 결정성 실리콘 영역내로 적절한 도펀트(dopant)를 도입시키는 것으로 정의된다. NMOS 트랜지스터의 경우, 소스 및 드레인은 n-형 도펀트(전류 캐리어로서 전자를 제공함)를 사용하여 형성시키며, PMOS 트랜지스터의 경우에는, p-형 도펀트(전류 캐리어로서 전자 홀(hole)을 제공함)를 사용하여 소스 및 드레인을 형성시킨다.
각각의 트랜지스터에 있어서, 채널은 소스 및 드레인을 서로 분리시킨다. "핫-캐리어 효과"로서 알려진 효과를 감소시키기 위해, 각각의 소스 및 각각의 드레인은 채널로부터 각각 강 도핑된 "깊은(deep)" 소스/드레인 영역을 분리하는 약 도핑된 확장 영역를 포함할 수 있다. 이어서 채널은 드레인 확장 영역(또한 "약 도핑된 드레인" 또는 "LDD"로 알려져 있음)으로부터 소스 확장 영역을 분리시킨다.
CMOS 트랜지스터는 채널내 및 채널아래에 캐리어 개체군을 제어함으로써 작동한다. NMOS 트랜지스터의 경우에, 양 게이트 전압의 인가는 음전하 캐리어의 채널, 즉 전자를 공핍시키는 경향이 있고, 양전하 캐리어의 채널, 즉 전자 홀을 유인하는 경향이 있다. PMOS 트랜지스터의 경우에, 음 게이트 전압의 인가는 양전하 홀의 채널을 공핍시키는 경향이 있고, 음전하 전자를 유인하는 경향이 있다.
소정의 전압의 효과는 채널내 및 채널아래의 게이트 영역의 부피에 반비례하여 변한다. 게이트 영역은 채널 영역과 소스/드레인 확장 영역 사이에 놓이는 p/n 경계와 연관된 공핍 영역이 아니라 채널 영역에 해당한다. 게이트하에서 소스/드레인 확장 영역이 보다 깊어지고, 소스/드레인 확장 영역이 보다 확장되면, 게이트 전압에 의해 제어되는 게이트 영역 부피는 보다 작아진다.
통상적인 집적회로 제조방법은 하기에 기술된다. 게이트 산화물층은 결정성 실리콘 상에 증착되고, 폴리실리콘은 게이트 산화물상에 증착된다. 이들 두층은 고에너지 플라즈마 에칭을 사용하여 사진평판으로 패터닝되고, 이는 트랜지스터 게이트를 한정한다. 이어서 산화물은 에칭에 의해 노출된 실리콘상에서 성장하여 플라즈마에 의한 손상을 어닐링시킨다. 비교적 약 주입은 소스 및 드레인 확장을 한정하기 위해 수행된다.
몇가지 중간 처리 단계후에, 이산화실리콘은 집적회로 구조물 상에서 증착되고 이방성으로 에칭되어 측벽 스페이서를 남긴다. 추가의 이산화실리콘이 증착된다. 강 소스/드레인 주입은 증착된 실리콘을 통해 수행된다. 강 도핑된 깊은 소스/드레인 영역을 확실하게 하는 게이트 측벽 스페이서는 게이트하에서 약 도핑된 소스/드레인 영역만큼 멀리 확장하지 않는다. 결국, 아금속(submetal) 유전층을 가하고, 접속 구조물을 형성하여 트랜지스터를 접속한다.
디바이스 치수가 작아지면, 각각의 처리 단계에 대한 제어는 보다 중요해진다. 특히, 소스/드레인 확장 주입은 조심스럽게 제어되어야 한다. 확장 주입이 너무 깊고 또는 게이트아래로 멀리 확장되면 게이트 영역 부피는 감소된다. 이 경우에, 트랜지스터는 전압 변화에 너무 민감하게 반응함(예,소음유발)으로써 디바이스 조작은 실현 불가능하다. 감소된 게이트 공핍 영역에 기인한 감소된 게이트 임계 전압은 "쇼트 채널 효과"로서 알려져 있다.
NMOS 트랜지스터는 "역방향 쇼트 채널 효과"에 의해 손상을 받게 되고, 쇼트 채널 MOS 트랜지스터에 대한 임계 전압의 표면상 역설적인 증가가 이루어진다. 시.에스.라퍼티(C.S.Rafferty), 에이치.에이치.부옹(H.H.Vuong), 에스.에이.에스라그히(S.A.Eshraghi), 엠.디.길스(M.D.Giles) 및 엠.알.핀토(M.R.Pinto), 에스.제이.힐레니우스(S.J.Hillenius)의 문헌 "Explanation of Reverse Short Channel Effect by Defect Gradients", IEEE IEDM(International Electronics Device Meeting) 1993, p.311-314]는 역방향 쇼트 채널 효과가 게이트하의 인터스티셜(interstitial)의 표면 재결합에 기인한 표면에 채널 불순물 유동 때문인 것을 나타낸다. 사실, 엠.이.루빈(M.E.Rubin), 에스.사하(S.Saha), 제이.루츠(J.Lutze), 에프.노우리(F.Nouri), 지.스코트(G.Scott) 및 디.프라마니크(D.Pramanik)의 1998년 머티리얼스 리서치 소사이어티 폴 미팅(Materials Research Society Fall Meeting)의 공보에 계류중인 문헌 [Interface Interstitial Recombination Rate and the Reverse Short Channel Effect]는 인터스티셜 재결합을 감소시키기 위해 게이트 산화물에 질소를 가하여 게이트 임계 전압을 감소시키는 것을 나타낸다.
다른 한편으로, 순방향 쇼트 채널 효과는 관심사항으로 남는다. 확장 주입과 동일한 마스크 패턴으로 수행되는 경사진 반대 "헤일로(halo)" 도핑은 쇼트 채널 효과를 감소시킬 수 있다. 그러나, 추가의 감소는 정확하게 제어된 얕은 주입을 사용하여 얻어질 수 있다. 얕은 주입은 낮은 주입 에너지를 사용하여 얻어질 수 있고, 정확한 제어는 근소한 주입 에너지로부터 너무 많이 변하는 에너지로주입 빔중에 원자를 제거함으로써 얻을 수 있다. 이러한 필터링은 주입 빔을 공간적으로 필터링함으로써 얻을 수 있고, 입자는 그의 개별적인 에너지에 상응하는 양으로 자기적으로 굽혀진다. 목적하는 범위내에 에너지를 갖는 원자들만이 집적회로에 도달할 수 있다.
정확한 필터링은 고에너지 주입으로 가장 쉽게 얻을 수 있다. 주입 에너지는 주입 물질의 주입 깊이 및 원자 질량과 상관있다. 정확한 제어는 얕은 주입, 특히 p-형 주입에 사용된 붕소와 같은 약 주입 물질에 대해서 수득하는 것이 보다 어렵다. 보다 복잡한 절차 및 보다 값비싼 장치를 사용하여 큰 제어를 얻을 수 있지만, PMOS 트랜지스터에 대해 소스/드레인 확장 깊이를 제어할 수 있는 보다 간단하고, 보다 경제적이고, 보다 신뢰성있는 방법이 바람직하다.
발명의 개요
본 발명은 통상적으로 성장한 산화물층보다 결정성 실리콘과 경계면에서 인터스티셜 재결합을 촉진하는 물질의 차단층을 통한 주입을 제공한다. 예를 들면, 차단층은 TEOS 산화물 증착으로부터 생성되는 바와 같은 탄소 베어링 이산화실리콘일 수 있다. 본 발명은 약한 도펀트(예, 붕소), 바람직하게는 p-형 도펀트에서 가장 우수하게 적용된다.
본 발명의 방법은 게이트 산화물층을 형성한 다음 폴리실리콘층을 증착시킴으로써 시작할 수 있다. 플라즈마 에칭은 이들 층을 패턴화시켜 게이트를 한정시킬 수 있고, 따라서 의도하는 소스/드레인 영역의 실리콘이 노출된다. 산화물은플라즈마 에칭중 손상된 표면을 어닐링시키기 위해 노출된 실리콘상에서 성장할 수 있다.
통상적으로, 산화물은 소스/드레인 확장 주입을 위한 차단층으로서 사용된다. 본 발명은 열적으로 성장된 산화물을 결정 실리콘 경계면에서 인터스티셜 재결합을 보다 강하게 촉진하는 층으로 대체할 것을 요구한다. 결국, 산화물 성장은 제거되어 의도하는 소스/드레인 영역상에 실리콘을 다시 노출시킨다. 소스/드레인 확장 차단층은 노출된 실리콘상에 이산화실리콘을 증착(예, TEOS 증착을 사용함)함으로써 형성된다. 그런 다음 차단층을 통해 소스/드레인 확장 도펀트(PMOS 트랜지스터용의 최소한 p-형 도펀트)를 처리한다.
차단층을 증착시키기 전에 노출된 실리콘상에 이산화실리콘을 부수적으로 형성시키는 것이 본 발명의 범주에 속한다. 그러나, 본 발명의 효과를 향상시키기 위해서는 이러한 임의의 부수적인 성장을 최소화시키는 것이 바람직하다. 본 발명은 또한 예를 들면 헤일로 주입물이 확장 주입이후 및 게이트 측벽 스페이서의 형성이전에 주입될 수 있는 바와 같은 각종 중간 단계를 제공한다.
확장 주입물이 증착된 후에 산화물 스페이서를 게이트 구조물상에 형성시킬 수 있다. 추가의 TEOS 증착을 사용하여 강 도핑된 소스/드레인 영역에 대한 차단층을 한정할 수 있다. 강 소스/드레인 주입물은 제 2 차단층을 통해 처리될 수 있다. 제 2 차단층을 제 1 윈도우 두께상에서 증착시키면 증착물은 두 개의 차단층을 통해 처리된다.
한정적이 아닌 서술적인 방식으로, 하기의 메카니즘은 본 발명의 몇가지 잇점을 제시한다. 열성장 산화물을 차단층으로 대체하면 차단층에 인접한 실리콘표면에서 인터스티셜 재결합 부위의 수를 증가시키게 된다. 예컨대, 열 순환도중에 상기 부위로 유인되는 인터스티셜 실리콘 원자는 틈을 남기고, 다른 인터스티셜 실리콘원자가 유인된다. 점차적으로, 차단층쪽으로 인터스티셜 실리콘원자가 흐른다. 이와 상응하게, 열 성장 산화물로 덮힌 표면(하향)으로부터 멀리 또는 표면 영역(게이트)쪽으로 인터스티셜 흐름이 줄어든다. "순간 강화 확산(Transient enhanced diffusion)"이란 용어는 재결합 부위가 채워질 때까지 발생되는 재결합 부위쪽으로 인터스티셜 실리콘의 단위 확산을 지칭한다.
순간 강화 확산하의 실리콘원자는 다른 인터스티셜 물질들과 함께 이동한다. 구체적으로, 주입물질, 특히 붕소등의 비교적 작은 주입물질은 차단층과 실리콘 경계면쪽으로 유인된다. 순간 강화 확산은 하향 및 측방향으로 확산되는 도펀트의 성향과는 상반된다. 그 결과는 보다 얕고 보다 측방향으로 한정된 도펀트 윤곽이다. 따라서, 쇼트 채널 효과에 대해 적은 취약성을 갖는다.
본 발명의 주입물은 비용이 감면되는 것은 아니다. 일반적으로, 게이트 에칭후에 실리콘을 어닐링시켜 열 산화물을 성장시키는 것이 또한 필요하다. 이러한 산화물 성장을 사용하거나 확장 주입도중에 적어도 산화물 성장을 남겨두는 것이 효율적이다. 그러나, 도펀트 확산의 깊이 및 측방향 정도를 한정할 필요가 증가함으로써(형태 크기를 감소시킴으로써) 높은 인터스티셜 재결합율을 얻기 위한 열 성장 산화물을 대체하는 것이 가격면에서 보다 효과적이다.
본 발명은 저에너지 주입용으로 요구되는 보다 복잡한 과정 및 보다 값비싼장치에 대한 대체물을 제공한다. 본 발명은 TEOS 증착이 다른 집적회로 제조 단계에서 요구되기 때문에 예외적인 과정 및 장치는 필요로 하지 않는다. 더욱이, 본 발명은 이러한 과정 및 장치를 사용하더라도 도펀트 윤곽 제어에서 추가의 개선점을 제공한다. 본 발명의 이들 및 다른 특징 및 이점은 하기의 도면과 연관된 상세한 설명으로부터 명확해진다.
본 발명은 집적회로의 제조방법, 보다 구체적으로는 MOS 트랜지스터의 형성 방법에 관한 것이다. 본 발명의 주요한 목적은 0.2 미크론 이하의 집적회로 내에서의 쇼트 채널 효과(short-channel effect)를 감소시키는데 있다.
도 1은 본 발명에 따르는 집적회로의 제조방법의 순서도이다.
도2 내지 도9는 도1의 방법에 따르는 집적회로의 연속적인 제조단계를 도시한다.
이들 도면에서, 실리콘은 굵은선 및 점선 선영을 교대로 하여 나타낸다. 양으로 도핑된 실리콘은 양으로 경사진 선영을 갖고, 음으로 도핑된 실리콘은 음으로 경사진 선영을 갖는다. 폴리실리콘은 굵은선 선영으로 나타낸다. 열성장 실리콘은 선영되지 않는다. 증착된 탄소 베어링 실리콘은 점선 선영으로 나타낸다.
본 발명에 따라서, 0.1미크론의 CMOS 집적회로의 제조는 도 1에 도시된 방법 M1 순서를 포함한다. 예비 다중부 단계 S1은 게이트 형성을 통한 가공을 제공한다. 제 1 준단계는 결정성 실리콘 기판에 적용한다. 이들 준단계는 1) 형성된 트랜지스터를 분리시키기 위한 트렌치의 형성, 2) p-측벽의 형성(여기서, NMOS 트랜지스터가 형성됨), 및 3) n-측벽의 형성(여기서, PMOS 트랜지스터가 형성됨)을 포함할 수 있다.
제 2 준단계는 기판상에 게이트 구조물을 형성하는 것을 포함한다. 게이트 산화물은 산소 환경중에서 적은 질소 비율로 성장한다. 어느 정도의 질소는 게이트 산화물에 적층된다. 이어서 질소는 Rubin et al.,(ibid)에 의해 나타낸 바와 같이 역방향 쇼트 채널 효과를 한정한다. 게이트 폴리실리콘이 증착된다. 폴리실리콘은 도핑되어 그의 전도성을 향상시킬 수 있다. 게이트 패턴은 사진평판 마스크중에서 현상된다. 마스크 패턴은 고에너지 플라즈마 에칭을 사용하여 폴리실리콘층 및 게이트 산화물층으로 옮겨진다.
도 2는 예비단계 S1으로부터 생성된 구조물을 도시한다. 이 단계에서 처리시, 집적회로(IC)는 기판(21), 게이트 산화물(23) 및 폴리실리콘 게이트(25)를 포함한다. 궁극적으로 집적회로(IC)가 몇 백만의 PMOS 및 NMOS 트랜지스터를 유지하더라도 하나의 PMOS 트랜지스터와 연관된 단지 하나의 영역이 뚜렷하게 예시된다.
도 2에 도시된 바와 같이, 게이트 폴리실리콘 및 게이트 산화물을 에칭시키기 위해 사용된 플라즈마의 활성 이온은 노출된 실리콘 표면을 손상시킨다. 실리콘 표면을 어닐링시키고 회복하기 위해, 단계 S2에서 이산화실리콘층을 열적으로 성장시켜 실리콘 표면을 어닐링시킨다. 도 3에 도시된 바와 같이, 생성된 구조물은 열 산화물층(31)을 포함한다.
통상적으로 본 발명에 인용되지 않은 방법은 소스/드레인 확장 주입을 위한 주입물 차단층과 같은 열 산화물층을 사용한다. 그러나, 본 발명은 이러한 열 성장 산화물층을 높은 인터스티셜 재결합율을 갖는 산화물층으로 대체하는 것을 제공한다. 결국, 단계 S3에서 습식 화학물질 에칭을 사용하여 열 산화물층(31)을 제거한다. 생성된 구조물은 도 4에 도시한다.
단계 S4에서 열 산화물은 탄소 베어링 이산화실리콘층으로 대체된다. 도 5에 도시된 바와 같이, TEOS 증착물은 실리콘 기판(21)의 소스 및 드레인 영역의 표면과 접촉하여 탄소 베어링 이산화실리콘 차단층(51)을 생성한다. 단계 S3의 에칭과 단계 S4의 증착 사이에 실리콘 표면의 재산화 여지를 최소화시키기 위한 노력이 이루어지고 있다. TEOS 증착이 시작함으로써 임의의 산화물 성장은 인터스티셜 재결합을 한정할 수 있고, 따라서 도펀트 확산을 제어한다.
소스/드레인 확장 주입은 단계 S5에서 수행된다. 분리 마스크는 PMOS 및 NMOS 트랜지스터용으로 사용된다. 각각의 주입에서, 에너지를 선택함으로서 각각의 도펀트는 실리콘 표면 아래로 주입된다. 단계 S5는 붕소(B)를 PMOS 트랜지스터의 소스/드레인 영역으로 주입하는 것을 포함하고, 아르센(또는 인)을 NMOS 트랜지스터의 소스/드레인 영역으로 주입하는 것을 포함한다. 단계 S5는 또한 상반되는 쇼트 채널 효과를 돕기 위해 게이트하에서 상보적인 도펀트(NMOS에 대한 붕소, PMOS에 대한 아르센 또는 인)의 비스듬한 "헤일로" 주입을 제공한다.
단계 S5는 또한 도펀트의 열 "순환"을 제공할 수 있다. 승온은 실리콘 결정 격자에 포위된 원자의 유동성을 증가시킨다. 초기에, 도펀트는 모든 방향으로 확산한다. 그러나, 인터스티셜 실리콘이 TEOS 층쪽으로 이동하는 경우에, 이는 도펀트를 차단층 경계면쪽으로 일소시킨다. 그 결과, 붕소는 열 산화물과 같은 물질인경우보다 TEOS 피복된 실리콘 표면에 근접하게 한정되고, 저 인터스티셜 재결합율이 사용된다. 도 6은 소스 확장(61) 및 드레인 확장(63)의 후확산 확장을 도시한다.
측벽은 단계 S6에서 게이트상에 형성된다. 결국, 산화물은 주입후에 남아있는 잔여 산화물상에 증착된다. 도 7에 도시된 바와 같이, 이방성 에칭을 수행하여 측벽(71)을 남긴다.
실리콘 기판(21)에 대한 손상을 최소화하기 위해, 에칭은 결정성 실리콘에 노출시키지 않는다. 남아있는 것은 확장 차단 산화물 및 측벽 산화물의 잔여물이다. 그러나, 잔여층의 두께는 후속 소스/드레인 주입도중에 실리콘을 보호하기에는 불충분하다. 따라서, 도 8에 도시된 바와 같이, 추가의 TEOS 증착을 단계 S7에서 수행하여 소스/드레인 차단층(81)을 한정한다.
단계 S8에서 깊은 소스/드레인을 주입시킨다. 상기 주입은 단계 S5의 확장 주입과 동일한 도펀트를 사용하지만, 고농도 및 고에너지를 갖는다. 상기 주입은 강 도핑된 깊은 소스 지역(91) 및 강 도핑된 깊은 드레인 지역(93)을 한정한다. 단계(21)은 강 소스/드레인 주입을 최종 윤곽으로 확산시킬 수 있는 순환 준단계를 포함한다. 단계(21)의 강 주입으로부터 도펀트에 의해 제어되지 않는 확장부는 소스 확장 지역(95)(연관된 공핍 영역(96)) 및 드레인 확장 지역(97)(연관된 공핍 영역(98))을 한정한다. 단계 S8로부터 생성된 구조물은 도 9에 도시된다.
트랜지스터는 단계 S9에서 완성된다. 집적회로(IC)의 완성은 통상적으로 아금속 유전체의 증착, 접속 트랜지스터용 금속간 유전체 구조물의 형성 및 패시베이션층의 증착을 포함한다.
본 발명은 상기 조성물에 대한 많은 대체물 및 PMOS 소스/드레인 확장 주입물에 대한 차단층의 형성을 제공한다. 본 발명의 요지는 상기 층이 열 산화물층보다 높은 인터스티셜 재결합율을 제공한다는 것이다. TEOS 증착중 탄소를 포함하는 것은 이러한 견지에서 효과적인 것으로 여겨진다. 이와 반대로, 질소 불순물은 저 인터스티셜 재결합율을 수득하는 경향이 있다.
본 발명은 탄소 또는 다른 적절한 불순물이 도입되는 대체물을 제공한다. 탄소는 TEOS 증착 과정 중의 불순물로서 발생한다. 그러나, 높은 인터스티셜 재결합율을 제공하는 탄소 불순물 또는 다른 불순물을 수득하는 다른 증착 방법을 사용할 수 있다.
주요 대체물로서, 본 발명은 탄소 또는 다른 적절한 불순물을 생성하는 분위기에서 성장하는 열 산화물을 제공한다. 이 경우에, 열 산화물은 PMOS 소스/드레인 확장 주입이전에 제거될 필요는 없다.
예시된 실시예에서, PMOS 소스/드레인 도펀트는 붕소이다. 이 대신에 또는 붕소와 재결합하여 다른 p-형 도펀트를 사용할 수 있다. 게다가, 본 발명은 n-형 도펀트의 분포에 우수한 작용을 한다. 본 발명에 의해 제공된 쇼트 채널 효과의 감소는 0.2미크론미만, 보다 필수적으로는 0.1미크론 미만에서 우수하다. 기술된 실시예에 따른 이들 및 다른 변화 및 변형은 본 발명에 의해 제공되고, 이의 범위는 하기 청구의 범위에 의해 한정된다.

Claims (10)

  1. 실리콘 기판(21)상에 제 1 이산화실리콘층(31)을 성장시키는 단계(S2)와,
    상기 이산화실리콘층을 제거하여 상기 실리콘 기판을 노출시키는 단계(S3)와,
    상기 제거 단계에서 노출된 실리콘 상에 제 2 이산화실리콘층(51)을 증착시키는 단계(S4)와,
    소스/드레인 도펀트를 상기 제 2 이산화실리콘층을 통해 상기 실리콘 기판으로 주입하는 단계(S5)를 포함하는 집적회로(IC)의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 2 이산화실리콘층의 인터스티셜(interstitial) 재결합율이 상기 제 1 이산화실리콘층의 인터스티셜 재결합율보다 큰 집적회로의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 2 이산화실리콘층이 탄소를 포함하는 집적회로의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 2 이산화실리콘층상에 제 3 이산화실리콘층(81)을 증착시키는 단계(S7)를 더 포함하는 집적회로의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 3 층을 증착시키기 전에 게이트 측벽 스페이서(71)를 형성하는 단계(S6) 및 소스/드레인 도펀트를 상기 제 2 및 제 3 이산화실리콘층을 통해 상기 실리콘 기판으로 주입하는 단계를 더 포함하는 집적회로의 제조방법.
  6. 제 1 항에 있어서,
    상기 소스/드레인 도펀트가 p-형인 집적회로의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 이산화실리콘층을 성장시키는 단계이전에 실리콘 기판상에 게이트 산화물층(23)을 형성하는 단계와,
    상기 게이트 산화물층 상에 폴리실리콘층(25)을 증착하는 단계와,
    상기 게이트 산화물층 및 상기 폴리실리콘층을 패턴화시켜 게이트 구조물을 한정하는 단계(S1)를 더 포함하는 집적회로의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 1 이산화실리콘층이 배치됨과 동시에 상기 소스/드레인 스페이서 주입물을 확산시키는 열 순환 단계를 더 포함하는 집적회로의 제조방법.
  9. 강 도핑된 소스/드레인 깊은(deep) 영역(91,93) 및 약 도핑된 소스/드레인 확장 영역(95,97)을 갖는 집적회로(IC)의 제조방법에 있어서,
    소스/드레인 확장 영역용 도펀트를 탄소 베어링 이산화실리콘층(51)을 통해 주입하는 단계(S5)를 포함하는 집적회로의 제조방법.
  10. 제 9 항에 있어서,
    상기 도펀트가 붕소를 포함하는 집적회로의 제조방법.
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