JP3523627B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3523627B2 JP3523627B2 JP2001299461A JP2001299461A JP3523627B2 JP 3523627 B2 JP3523627 B2 JP 3523627B2 JP 2001299461 A JP2001299461 A JP 2001299461A JP 2001299461 A JP2001299461 A JP 2001299461A JP 3523627 B2 JP3523627 B2 JP 3523627B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- gate electrode
- diffusion layer
- layer
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
さらなる高集積化を実現でき、高速且つ低消費電力で動
作が可能な半導体装置及びその製造方法に関する。
さらなる高集積化を実現でき、高速且つ低消費電力で動
作が可能な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の超高集積化に伴って、
ＭＩＳ型トランジスタの微細化がますます要望されてお
り、その実現のためには、浅い接合面を持つＭＩＳ型ト
ランジスタの製造方法が求められている。
ＭＩＳ型トランジスタの微細化がますます要望されてお
り、その実現のためには、浅い接合面を持つＭＩＳ型ト
ランジスタの製造方法が求められている。
【０００３】以下、従来のＭＩＳ型トランジスタの製造
方法について図面を参照しながら説明する。
方法について図面を参照しながら説明する。
【０００４】まず、図１３（ａ）に示すように、Ｐ型シ
リコンからなる半導体基板１０１に対して、Ｎ型の不純
物であるヒ素（Ａｓ）イオンと、該ヒ素イオンよりも大
きい注入エネルギー及びドーズ量を持つリン（Ｐ）イオ
ンとを注入する。その後、熱処理を行なって、半導体基
板１０１の上部に、Ｎ型ウエル１０１ａと該Ｎ型ウエル
１０１ａの上部にＮ型チャネル拡散層１０２を形成す
る。
リコンからなる半導体基板１０１に対して、Ｎ型の不純
物であるヒ素（Ａｓ）イオンと、該ヒ素イオンよりも大
きい注入エネルギー及びドーズ量を持つリン（Ｐ）イオ
ンとを注入する。その後、熱処理を行なって、半導体基
板１０１の上部に、Ｎ型ウエル１０１ａと該Ｎ型ウエル
１０１ａの上部にＮ型チャネル拡散層１０２を形成す
る。
【０００５】次に、図１３（ｂ）に示すように、半導体
基板１０１上に、膜厚が２ｎｍ程度のゲート酸化膜１０
３と、該ゲート酸化膜１０３上に膜厚が２００ｎｍ程度
の多結晶シリコンからなるゲート電極１０４を形成す
る。
基板１０１上に、膜厚が２ｎｍ程度のゲート酸化膜１０
３と、該ゲート酸化膜１０３上に膜厚が２００ｎｍ程度
の多結晶シリコンからなるゲート電極１０４を形成す
る。
【０００６】次に、図１３（ｃ）に示すように、ヒ素イ
オンを注入して、第１のイオン注入層１０５Ａを形成し
た後、Ｐ型の不純物であるフッ化ボロン（ＢＦ2 ）イオ
ンを、ヒ素イオンよりも低エネルギーで且つ高ドーズ量
で注入して、第２のイオン注入層１０６Ａを形成する。
オンを注入して、第１のイオン注入層１０５Ａを形成し
た後、Ｐ型の不純物であるフッ化ボロン（ＢＦ2 ）イオ
ンを、ヒ素イオンよりも低エネルギーで且つ高ドーズ量
で注入して、第２のイオン注入層１０６Ａを形成する。
【０００７】次に、図１４（ａ）に示すように、半導体
基板１０１上に窒化シリコン等の絶縁膜を５０ｎｍ程度
の厚さに堆積した後、基板面に垂直な方向に強い異方性
を持つ選択的エッチングにより、堆積した絶縁膜からサ
イドウォール１０７を形成する。
基板１０１上に窒化シリコン等の絶縁膜を５０ｎｍ程度
の厚さに堆積した後、基板面に垂直な方向に強い異方性
を持つ選択的エッチングにより、堆積した絶縁膜からサ
イドウォール１０７を形成する。
【０００８】次に、図１４（ｂ）に示すように、ゲート
電極１０４及びサイドウォール１０７をマスクとして、
半導体基板１０１に対してフッ化ボロンを注入し、続い
て、高温且つ短時間の熱処理により、半導体基板１０１
におけるサイドウォール１０７の下側の領域に、第２の
イオン注入層１０６ＡからＰ型エクステンション高濃度
拡散層１０６を形成すると共に、該Ｐ型エクステンショ
ン高濃度拡散層１０６の下側の領域に、第１のイオン注
入層１０５Ａからポケット拡散層１０５を形成する。こ
れと同時に、サイドウォール１０７の側方の領域にＮ型
高濃度拡散層１０８を形成する。
電極１０４及びサイドウォール１０７をマスクとして、
半導体基板１０１に対してフッ化ボロンを注入し、続い
て、高温且つ短時間の熱処理により、半導体基板１０１
におけるサイドウォール１０７の下側の領域に、第２の
イオン注入層１０６ＡからＰ型エクステンション高濃度
拡散層１０６を形成すると共に、該Ｐ型エクステンショ
ン高濃度拡散層１０６の下側の領域に、第１のイオン注
入層１０５Ａからポケット拡散層１０５を形成する。こ
れと同時に、サイドウォール１０７の側方の領域にＮ型
高濃度拡散層１０８を形成する。
【０００９】このように、Ｐ型エクステンション高濃度
拡散層１０６の形成に、ボロン（Ｂ）に代えてフッ化ボ
ロン（ＢＦ2 ）を用いている。このボロンとフッ化ボロ
ンとの質量差によって、ボロンの実質的な注入飛程を小
さくすることができ、Ｐ型エクステンション高濃度拡散
層１０６の接合位置を浅くしている。
拡散層１０６の形成に、ボロン（Ｂ）に代えてフッ化ボ
ロン（ＢＦ2 ）を用いている。このボロンとフッ化ボロ
ンとの質量差によって、ボロンの実質的な注入飛程を小
さくすることができ、Ｐ型エクステンション高濃度拡散
層１０６の接合位置を浅くしている。
【００１０】
【発明が解決しようとする課題】しかしながら、前記従
来のＭＩＳ型トランジスタの製造方法は、Ｐ型エクステ
ンション高濃度拡散層１０６を形成するボロン原子が半
導体基板１０１の界面から抜けてしまう、いわゆるドー
ズロス現象を起こす。このドーズロス現象により、半導
体基板１０１における熱処理後のＰ型不純物濃度が低減
して、トランジスタの駆動力が低下するという問題を有
している。
来のＭＩＳ型トランジスタの製造方法は、Ｐ型エクステ
ンション高濃度拡散層１０６を形成するボロン原子が半
導体基板１０１の界面から抜けてしまう、いわゆるドー
ズロス現象を起こす。このドーズロス現象により、半導
体基板１０１における熱処理後のＰ型不純物濃度が低減
して、トランジスタの駆動力が低下するという問題を有
している。
【００１１】本発明は、前記従来の問題を解決し、不純
物イオンの注入後のドーズロス現象を抑止して、素子の
駆動力を低下させることなく微細化を実現できるように
することを目的とする。
物イオンの注入後のドーズロス現象を抑止して、素子の
駆動力を低下させることなく微細化を実現できるように
することを目的とする。
【００１２】
【課題を解決するための手段】本願発明者は、Ｐ型ドー
パントとしてフッ化ボロンを用いる際のボロンのドーズ
ロス現象を種々検討した結果、以下に示すような結論を
得ている。
パントとしてフッ化ボロンを用いる際のボロンのドーズ
ロス現象を種々検討した結果、以下に示すような結論を
得ている。
【００１３】すなわち、Ｎ型ウエル１０１ａにフッ化ボ
ロンを注入した後、サイドウォール１０７の形成時に施
される６８０℃〜８５０℃程度の比較的に低温で且つ長
時間のアニール処理を行なうと、ボロンに過渡増速拡散
（transient enhanced diffusion、以下、ＴＥＤと略称
する。）が生じてその接合面が深くなると同時に、フッ
化ボロンを構成するフッ素がボロンのドーズロス現象を
増大させるというものである。このドーズロス現象によ
り、半導体基板１０１中のボロンの濃度が大きく低下す
る。なお、過渡増速拡散とは、結晶格子中に過剰に存在
する点欠陥と、注入された不純物イオンとが相互作用す
ることによって拡散し、不純物イオンがその熱平衡状態
の拡散係数以上に増速して拡散してしまう現象のことを
いう。
ロンを注入した後、サイドウォール１０７の形成時に施
される６８０℃〜８５０℃程度の比較的に低温で且つ長
時間のアニール処理を行なうと、ボロンに過渡増速拡散
（transient enhanced diffusion、以下、ＴＥＤと略称
する。）が生じてその接合面が深くなると同時に、フッ
化ボロンを構成するフッ素がボロンのドーズロス現象を
増大させるというものである。このドーズロス現象によ
り、半導体基板１０１中のボロンの濃度が大きく低下す
る。なお、過渡増速拡散とは、結晶格子中に過剰に存在
する点欠陥と、注入された不純物イオンとが相互作用す
ることによって拡散し、不純物イオンがその熱平衡状態
の拡散係数以上に増速して拡散してしまう現象のことを
いう。
【００１４】さらに、浅い接合を得ようとして、フッ化
ボロンの注入エネルギーを小さくするに連れて、ドーズ
ロス現象が大きくなるという問題もある。これは、注入
エネルギーの低エネルギー化によって、注入飛程が小さ
くなり、注入された原子の濃度ピーク位置と半導体基板
１０１の表面との距離が近くなる。このため、ボロン原
子の表面への流束が大きくなり、いわゆる表面拡散効果
が生じることによると考えられる。
ボロンの注入エネルギーを小さくするに連れて、ドーズ
ロス現象が大きくなるという問題もある。これは、注入
エネルギーの低エネルギー化によって、注入飛程が小さ
くなり、注入された原子の濃度ピーク位置と半導体基板
１０１の表面との距離が近くなる。このため、ボロン原
子の表面への流束が大きくなり、いわゆる表面拡散効果
が生じることによると考えられる。
【００１５】特に、フッ化ボロンを用いる場合には、高
濃度のフッ素原子が半導体基板１０１中に存在すること
となり、フッ素は表面拡散効果が非常に大きいことか
ら、フッ素の基板表面への流束がさらに増大し、このフ
ッ素の表面拡散により、不純物原子、特にボロンのドー
ズロスが増大してしまう。例えば、フッ化ボロンの注入
後のボロンのドーズロス現象は、注入エネルギーが２０
ｋｅＶ以下の低エネルギーで顕著となる。
濃度のフッ素原子が半導体基板１０１中に存在すること
となり、フッ素は表面拡散効果が非常に大きいことか
ら、フッ素の基板表面への流束がさらに増大し、このフ
ッ素の表面拡散により、不純物原子、特にボロンのドー
ズロスが増大してしまう。例えば、フッ化ボロンの注入
後のボロンのドーズロス現象は、注入エネルギーが２０
ｋｅＶ以下の低エネルギーで顕著となる。
【００１６】逆に、半導体基板１０１中の熱処理後のボ
ロン濃度を大きくするために、注入ドーズ量を大きくす
ると、半導体基板１０１に余分な結晶ダメージを与える
こととなり、その結果、ボロン原子のＴＥＤの増大につ
ながる。
ロン濃度を大きくするために、注入ドーズ量を大きくす
ると、半導体基板１０１に余分な結晶ダメージを与える
こととなり、その結果、ボロン原子のＴＥＤの増大につ
ながる。
【００１７】なお、転位ループ欠陥層を形成して、この
転位ループ欠陥層によりＴＥＤを抑制する方法は、例え
ば、特開平１１−４０８０１号公報に開示されている。
この公報には、転位ループ欠陥層の形成に、ＸＹn + 型
イオン（但し、ＸはIV族元素であり、ＹはVII族元素で
あり、ｎ＝１，２，３とする。）の少なくとも１つのイ
オン種を用いて、半導体基板１０１をアモルファス化
し、アモルファス化した後に熱処理を行なって転位ルー
プ欠陥層を形成することを開示している。
転位ループ欠陥層によりＴＥＤを抑制する方法は、例え
ば、特開平１１−４０８０１号公報に開示されている。
この公報には、転位ループ欠陥層の形成に、ＸＹn + 型
イオン（但し、ＸはIV族元素であり、ＹはVII族元素で
あり、ｎ＝１，２，３とする。）の少なくとも１つのイ
オン種を用いて、半導体基板１０１をアモルファス化
し、アモルファス化した後に熱処理を行なって転位ルー
プ欠陥層を形成することを開示している。
【００１８】しかしながら、前記公報は元素Ｙをフッ素
とすることが好ましいとしており、フッ素はドーズロス
現象を増加させてしまうと考えられる。また、ＬＤＤ拡
散層の形成を絶縁膜からなるゲート側壁からの固相拡散
で行なうとしており、固層拡散では、微細化される半導
体装置に必要な高濃度のエクステンション拡散層を形成
するには濃度が不十分であると考える。
とすることが好ましいとしており、フッ素はドーズロス
現象を増加させてしまうと考えられる。また、ＬＤＤ拡
散層の形成を絶縁膜からなるゲート側壁からの固相拡散
で行なうとしており、固層拡散では、微細化される半導
体装置に必要な高濃度のエクステンション拡散層を形成
するには濃度が不十分であると考える。
【００１９】また、本願発明者は、フッ化ボロンよりも
加速エネルギーを低くしたボロン（Ｂ+ ）イオンを用い
てＰ型拡散層の浅接合化を図る場合においても、該ボロ
ンのＴＥＤが生じる原因及び活性化率が低い原因を種々
検討した結果、以下のような結論をも得ている。
加速エネルギーを低くしたボロン（Ｂ+ ）イオンを用い
てＰ型拡散層の浅接合化を図る場合においても、該ボロ
ンのＴＥＤが生じる原因及び活性化率が低い原因を種々
検討した結果、以下のような結論をも得ている。
【００２０】すなわち、例えば２ｋｅＶ程度の低エネル
ギーで且つ３×１０14／ｃｍ2 程度の高ドーズ量のボロ
ンをＮ型ウエルにイオン注入し、その後、サイドウォー
ル形成時に６８０℃〜８００℃程度の低温且つ長時間の
アニール処理を行なうと、注入されたボロンにＴＥＤが
起こって接合位置が深くなる。このとき、ボロンは比較
的に高ドーズ量で注入されているため、図１５に示すよ
うに、イオン注入時における注入飛程付近の高濃度部分
がそのままクラスタ化し、ボロンの活性化濃度が大きく
低下するというものである。このクラスタ化は、ボロン
と過剰格子間シリコンとが相互作用して、いわゆるボロ
ン−格子間シリコンクラスタ(Boron-Interstitial Clus
ters：ＢＩＣ）が形成されることによると考えられる。
ギーで且つ３×１０14／ｃｍ2 程度の高ドーズ量のボロ
ンをＮ型ウエルにイオン注入し、その後、サイドウォー
ル形成時に６８０℃〜８００℃程度の低温且つ長時間の
アニール処理を行なうと、注入されたボロンにＴＥＤが
起こって接合位置が深くなる。このとき、ボロンは比較
的に高ドーズ量で注入されているため、図１５に示すよ
うに、イオン注入時における注入飛程付近の高濃度部分
がそのままクラスタ化し、ボロンの活性化濃度が大きく
低下するというものである。このクラスタ化は、ボロン
と過剰格子間シリコンとが相互作用して、いわゆるボロ
ン−格子間シリコンクラスタ(Boron-Interstitial Clus
ters：ＢＩＣ）が形成されることによると考えられる。
【００２１】本発明は、以上の検討結果に基づき、エク
ステンション高濃度拡散層を形成する不純物イオンの注
入飛程よりも浅い位置に、転位ループ欠陥層を積極的に
設ける構成とする。
ステンション高濃度拡散層を形成する不純物イオンの注
入飛程よりも浅い位置に、転位ループ欠陥層を積極的に
設ける構成とする。
【００２２】具体的に、本発明に係る半導体装置は、半
導体領域上にゲート絶縁膜を介して形成されたゲート電
極と、半導体領域におけるゲート電極の側方に形成され
た第１導電型のエクステンション高濃度拡散層と、半導
体領域におけるゲート電極の側方の領域で且つエクステ
ンション高濃度拡散層の注入飛程よりも浅い位置に形成
された転位ループ欠陥層とを備えている。
導体領域上にゲート絶縁膜を介して形成されたゲート電
極と、半導体領域におけるゲート電極の側方に形成され
た第１導電型のエクステンション高濃度拡散層と、半導
体領域におけるゲート電極の側方の領域で且つエクステ
ンション高濃度拡散層の注入飛程よりも浅い位置に形成
された転位ループ欠陥層とを備えている。
【００２３】本発明の半導体装置によると、半導体領域
におけるゲート電極の側方の領域で且つエクステンショ
ン高濃度拡散層の注入飛程よりも浅い位置に形成された
転位ループ欠陥層を備えているため、熱処理時には、エ
クステンション高濃度拡散層から基板の表面側に拡散す
る不純物原子が転位ループ欠陥層に捕獲される。これに
より、エクステンション高濃度拡散層のドーズロス現象
が抑制されるので、半導体装置としての駆動力を維持し
たまま微細化が実現される。また、エクステンション高
濃度拡散層の注入飛程よりも浅い位置に設けられた転位
ループ欠陥層は、エクステンション高濃度拡散層の接合
面と離れているため、転位ループ欠陥層に起因する接合
リークをも抑制することができる。
におけるゲート電極の側方の領域で且つエクステンショ
ン高濃度拡散層の注入飛程よりも浅い位置に形成された
転位ループ欠陥層を備えているため、熱処理時には、エ
クステンション高濃度拡散層から基板の表面側に拡散す
る不純物原子が転位ループ欠陥層に捕獲される。これに
より、エクステンション高濃度拡散層のドーズロス現象
が抑制されるので、半導体装置としての駆動力を維持し
たまま微細化が実現される。また、エクステンション高
濃度拡散層の注入飛程よりも浅い位置に設けられた転位
ループ欠陥層は、エクステンション高濃度拡散層の接合
面と離れているため、転位ループ欠陥層に起因する接合
リークをも抑制することができる。
【００２４】本発明の半導体装置において、エクステン
ション高濃度拡散層の下側に形成された第２導電型のポ
ケット拡散層をさらに備えていることが好ましい。この
ようにすると、エクステンション高濃度拡散層とその下
側に位置するポケット拡散層とからなるＰＮ接合によ
り、チャネル領域において空乏層の広がりが抑制される
ため、短チャネル特性の顕在化を抑止することができ
る。
ション高濃度拡散層の下側に形成された第２導電型のポ
ケット拡散層をさらに備えていることが好ましい。この
ようにすると、エクステンション高濃度拡散層とその下
側に位置するポケット拡散層とからなるＰＮ接合によ
り、チャネル領域において空乏層の広がりが抑制される
ため、短チャネル特性の顕在化を抑止することができ
る。
【００２５】本発明の半導体装置において、転位ループ
欠陥層にはフッ素が偏析していることが好ましい。すな
わち、エクステンション高濃度拡散層の接合位置を浅く
する場合に、ボロンの代わりにフッ化ボロンを用いるこ
とが好ましく、フッ化ボロンを構成するフッ素原子が転
位ループ欠陥層に捕獲されてなる偏析が生じていると、
ボロンのドーズロス現象が抑制されていることになる。
なお、注入されたフッ素原子が欠陥部分に偏析する現象
は、 M. C. Ozturk, J. J. Worttman, and R.B. Fair,
Appl. Phys. Lett., 52, 963 (1988）.等の資料に記さ
れている。
欠陥層にはフッ素が偏析していることが好ましい。すな
わち、エクステンション高濃度拡散層の接合位置を浅く
する場合に、ボロンの代わりにフッ化ボロンを用いるこ
とが好ましく、フッ化ボロンを構成するフッ素原子が転
位ループ欠陥層に捕獲されてなる偏析が生じていると、
ボロンのドーズロス現象が抑制されていることになる。
なお、注入されたフッ素原子が欠陥部分に偏析する現象
は、 M. C. Ozturk, J. J. Worttman, and R.B. Fair,
Appl. Phys. Lett., 52, 963 (1988）.等の資料に記さ
れている。
【００２６】本発明の半導体装置は、半導体領域上のゲ
ート電極の側面に形成されたサイドウォールと、半導体
領域におけるサイドウォールの側方で且つエクステンシ
ョン高濃度拡散層の外側に接するように形成され、エク
ステンション高濃度拡散層よりも深い接合面を持つ第１
導電型の高濃度拡散層とをさらに備えていることが好ま
しい。このようにすると、半導体装置を微細化されたＭ
ＩＳ型トランジスタとして構成できる。
ート電極の側面に形成されたサイドウォールと、半導体
領域におけるサイドウォールの側方で且つエクステンシ
ョン高濃度拡散層の外側に接するように形成され、エク
ステンション高濃度拡散層よりも深い接合面を持つ第１
導電型の高濃度拡散層とをさらに備えていることが好ま
しい。このようにすると、半導体装置を微細化されたＭ
ＩＳ型トランジスタとして構成できる。
【００２７】本発明に係る半導体装置の製造方法は、半
導体領域上にゲート絶縁膜を介してゲート電極を形成す
る第１の工程と、ゲート電極をマスクとして、半導体領
域にIV族元素からなるイオンを注入することにより、半
導体領域の上部にアモルファス層を形成する第２の工程
と、ゲート電極をマスクとして、半導体領域に、第１導
電型の第１の不純物を注入飛程がアモルファス層よりも
深い位置にまで到達するように注入する第３の工程と、
半導体領域に対して熱処理を行なうことにより、半導体
領域の上部に、第１の不純物が拡散してなり、アモルフ
ァス層よりも接合位置が深い第１導電型のエクステンシ
ョン高濃度拡散層を形成する第４の工程とを備えてい
る。
導体領域上にゲート絶縁膜を介してゲート電極を形成す
る第１の工程と、ゲート電極をマスクとして、半導体領
域にIV族元素からなるイオンを注入することにより、半
導体領域の上部にアモルファス層を形成する第２の工程
と、ゲート電極をマスクとして、半導体領域に、第１導
電型の第１の不純物を注入飛程がアモルファス層よりも
深い位置にまで到達するように注入する第３の工程と、
半導体領域に対して熱処理を行なうことにより、半導体
領域の上部に、第１の不純物が拡散してなり、アモルフ
ァス層よりも接合位置が深い第１導電型のエクステンシ
ョン高濃度拡散層を形成する第４の工程とを備えてい
る。
【００２８】本発明の半導体装置の製造方法によると、
半導体領域の上部にゲート電極をマスクとしてアモルフ
ァス層を形成しておき、さらに、半導体領域に、第１導
電型の第１の不純物を注入飛程がアモルファス層よりも
深い位置にまで到達するように注入する。その後の熱処
理により、半導体領域におけるアモルファス層と結晶層
との界面（アモルファス／クリスタル界面、以下、ａ／
ｃ界面と呼ぶ。）における結晶層側に転位ループ欠陥層
が生成される。この転位ループ欠陥層が格子間原子及び
不純物原子の捕獲位置となるため、不純物原子における
半導体領域の表面側への流束が抑制される。これによ
り、エクステンション高濃度拡散層のドーズロスが低減
されるので、装置の駆動力が低下せず且つ微細化が可能
な半導体装置を実現できる。
半導体領域の上部にゲート電極をマスクとしてアモルフ
ァス層を形成しておき、さらに、半導体領域に、第１導
電型の第１の不純物を注入飛程がアモルファス層よりも
深い位置にまで到達するように注入する。その後の熱処
理により、半導体領域におけるアモルファス層と結晶層
との界面（アモルファス／クリスタル界面、以下、ａ／
ｃ界面と呼ぶ。）における結晶層側に転位ループ欠陥層
が生成される。この転位ループ欠陥層が格子間原子及び
不純物原子の捕獲位置となるため、不純物原子における
半導体領域の表面側への流束が抑制される。これによ
り、エクステンション高濃度拡散層のドーズロスが低減
されるので、装置の駆動力が低下せず且つ微細化が可能
な半導体装置を実現できる。
【００２９】本発明の半導体装置の製造方法において、
第３の工程が、ゲート電極をマスクとして、半導体領域
に第２導電型の第２の不純物を注入飛程がアモルファス
層よりも深い位置にまで到達するように注入する工程を
含み、第４の工程が、エクステンション高濃度拡散の下
側に、第２の不純物が拡散してなる第２導電型のポケッ
ト拡散層を形成する工程を含むことが好ましい。
第３の工程が、ゲート電極をマスクとして、半導体領域
に第２導電型の第２の不純物を注入飛程がアモルファス
層よりも深い位置にまで到達するように注入する工程を
含み、第４の工程が、エクステンション高濃度拡散の下
側に、第２の不純物が拡散してなる第２導電型のポケッ
ト拡散層を形成する工程を含むことが好ましい。
【００３０】本発明の半導体装置の製造方法は、第４の
工程よりも後に、ゲート電極の側面に絶縁膜からなるサ
イドウォールを形成する工程と、ゲート電極及びサイド
ウォールをマスクとして、半導体領域に第１導電型の第
３の不純物を注入した後、熱処理を行なうことにより、
エクステンション高濃度拡散層の外側に位置し、エクス
テンション高濃度拡散層よりも深い接合面を持ち、第３
の不純物が拡散してなる第１導電型の高濃度拡散層を形
成する工程とをさらに備えていることが好ましい。この
ようにすると、微細化されたＭＩＳ型トランジスタを実
現できる。
工程よりも後に、ゲート電極の側面に絶縁膜からなるサ
イドウォールを形成する工程と、ゲート電極及びサイド
ウォールをマスクとして、半導体領域に第１導電型の第
３の不純物を注入した後、熱処理を行なうことにより、
エクステンション高濃度拡散層の外側に位置し、エクス
テンション高濃度拡散層よりも深い接合面を持ち、第３
の不純物が拡散してなる第１導電型の高濃度拡散層を形
成する工程とをさらに備えていることが好ましい。この
ようにすると、微細化されたＭＩＳ型トランジスタを実
現できる。
【００３１】本発明の半導体装置の製造方法において、
IV族元素がシリコン又はゲルマニウムであることが好ま
しい。このようにすると、ａ／ｃ界面をエクステンショ
ン高濃度拡散層の接合面よりも浅い位置に確実に形成す
ることができる。その上、IV族元素は電気的に中性であ
り、さらに、半導体領域がシリコンからなる場合には、
シリコンによりアモルファス化を行なうと、格子位置に
ある原子と格子間原子とが同一原子となり好ましい。
IV族元素がシリコン又はゲルマニウムであることが好ま
しい。このようにすると、ａ／ｃ界面をエクステンショ
ン高濃度拡散層の接合面よりも浅い位置に確実に形成す
ることができる。その上、IV族元素は電気的に中性であ
り、さらに、半導体領域がシリコンからなる場合には、
シリコンによりアモルファス化を行なうと、格子位置に
ある原子と格子間原子とが同一原子となり好ましい。
【００３２】本発明の半導体装置の製造方法において、
第２の工程がIV族元素からなるイオンを半導体領域がア
モルファス化するドーズ量以上で注入することが好まし
い。このようにすると、ａ／ｃ界面をエクステンション
高濃度拡散層の接合面よりも浅い位置に均一に形成でき
る。
第２の工程がIV族元素からなるイオンを半導体領域がア
モルファス化するドーズ量以上で注入することが好まし
い。このようにすると、ａ／ｃ界面をエクステンション
高濃度拡散層の接合面よりも浅い位置に均一に形成でき
る。
【００３３】本発明の半導体装置の製造方法において、
第３の工程が、第１の不純物をその注入飛程が約１４ｎ
ｍ以下となるように注入することが好ましい。このよう
に、浅接合化を図るために低エネルギーで第１の不純物
を注入したとしても、転位ループ欠陥層によってエクス
テンション高濃度拡散層のドーズロス現象を抑制できる
ので、該エクステンション高濃度拡散層の接合面を確実
に浅くすることができる。
第３の工程が、第１の不純物をその注入飛程が約１４ｎ
ｍ以下となるように注入することが好ましい。このよう
に、浅接合化を図るために低エネルギーで第１の不純物
を注入したとしても、転位ループ欠陥層によってエクス
テンション高濃度拡散層のドーズロス現象を抑制できる
ので、該エクステンション高濃度拡散層の接合面を確実
に浅くすることができる。
【００３４】本発明の半導体装置の製造方法において、
第１の不純物がフッ化ボロン又はフッ素を含む分子であ
ることが好ましい。このようにすると、フッ素原子が転
位ループ欠陥層に捕獲されやすいため、フッ素原子にお
ける半導体領域の表面側への強い流束を低減でき、これ
により、ボロン等のＰ型の不純物イオンのドーズロス現
象を確実に防ぐことができる。
第１の不純物がフッ化ボロン又はフッ素を含む分子であ
ることが好ましい。このようにすると、フッ素原子が転
位ループ欠陥層に捕獲されやすいため、フッ素原子にお
ける半導体領域の表面側への強い流束を低減でき、これ
により、ボロン等のＰ型の不純物イオンのドーズロス現
象を確実に防ぐことができる。
【００３５】または、本発明の半導体装置の製造方法に
おいて、第１の不純物がボロンであることが好ましい。
このようにすると、格子間原子が転位ループ欠陥層に捕
獲されるため、ＢＩＣの生成を抑制でき、これにより、
ボロン等のＰ型の不純物イオンの活性化率を確実に向上
させることができる。
おいて、第１の不純物がボロンであることが好ましい。
このようにすると、格子間原子が転位ループ欠陥層に捕
獲されるため、ＢＩＣの生成を抑制でき、これにより、
ボロン等のＰ型の不純物イオンの活性化率を確実に向上
させることができる。
【００３６】本発明の半導体装置の製造方法において、
第３の工程が、第１の不純物を半導体領域がアモルファ
ス化するドーズ量以下で複数回に分けてイオン注入する
と共に、複数回のイオン注入後のそれぞれに熱処理を行
なうことにより、半導体領域の結晶性を回復する工程を
含むことが好ましい。このようにすると、ａ／ｃ界面が
表面から深い位置に移動することを防止できると共に、
エクステンション高濃度拡散層形成用の第１の不純物を
注入する際の注入ダメージが緩和され、第１の不純物に
起因するＴＥＤが抑制される。
第３の工程が、第１の不純物を半導体領域がアモルファ
ス化するドーズ量以下で複数回に分けてイオン注入する
と共に、複数回のイオン注入後のそれぞれに熱処理を行
なうことにより、半導体領域の結晶性を回復する工程を
含むことが好ましい。このようにすると、ａ／ｃ界面が
表面から深い位置に移動することを防止できると共に、
エクステンション高濃度拡散層形成用の第１の不純物を
注入する際の注入ダメージが緩和され、第１の不純物に
起因するＴＥＤが抑制される。
【００３７】本発明の半導体装置の製造方法は、第１の
工程と第３の工程との間に、半導体領域上にその露出部
分を覆う絶縁膜を形成する工程をさらに備えていること
が好ましい。このようにすると、エクステンション高濃
度拡散層形成用の第１の不純物のドーズロス現象をさら
に抑止することができる。
工程と第３の工程との間に、半導体領域上にその露出部
分を覆う絶縁膜を形成する工程をさらに備えていること
が好ましい。このようにすると、エクステンション高濃
度拡散層形成用の第１の不純物のドーズロス現象をさら
に抑止することができる。
【００３８】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
の実施形態について図面を参照しながら説明する。
【００３９】図１は本発明の第１の実施形態に係るＭＩ
Ｓ型トランジスタの断面構成を示している。
Ｓ型トランジスタの断面構成を示している。
【００４０】図１に示すように、例えば、Ｐ型シリコン
からなる半導体基板１１の上部には、Ｎ型ウエル１１ａ
が形成されている。なお、本実施形態に係るトランジス
タはＮ型ウエル１１ａ及びその上に形成されているが、
該Ｎ型ウエル１１ａはＳＯＩ構造を有する基板に設けら
れたＮ型の半導体層でも良く、また、Ｎ型の半導体基板
であっても良い。
からなる半導体基板１１の上部には、Ｎ型ウエル１１ａ
が形成されている。なお、本実施形態に係るトランジス
タはＮ型ウエル１１ａ及びその上に形成されているが、
該Ｎ型ウエル１１ａはＳＯＩ構造を有する基板に設けら
れたＮ型の半導体層でも良く、また、Ｎ型の半導体基板
であっても良い。
【００４１】Ｎ型ウエル１１ａ上には、酸化シリコン等
からなるゲート絶縁膜１２を介して、ポリメタル又はポ
リシリコンからなるゲート電極１３が選択的に形成され
ている。ゲート電極１３の側面には窒化シリコン又は酸
化シリコンからなるサイドウォール１４が形成されてい
る。
からなるゲート絶縁膜１２を介して、ポリメタル又はポ
リシリコンからなるゲート電極１３が選択的に形成され
ている。ゲート電極１３の側面には窒化シリコン又は酸
化シリコンからなるサイドウォール１４が形成されてい
る。
【００４２】Ｎ型ウエル１１ａにおけるゲート電極１３
の下側の領域にはＮ型チャネル拡散層１５が形成されて
おり、各サイドウォール１４の下側の領域には、Ｐ型エ
クステンション高濃度拡散層１６が形成され、該高濃度
拡散層１６の下側にはＮ型ポケット拡散層１７が形成さ
れている。
の下側の領域にはＮ型チャネル拡散層１５が形成されて
おり、各サイドウォール１４の下側の領域には、Ｐ型エ
クステンション高濃度拡散層１６が形成され、該高濃度
拡散層１６の下側にはＮ型ポケット拡散層１７が形成さ
れている。
【００４３】Ｎ型ウエル１１ａにおけるサイドウォール
１４の側方には、Ｐ型エクステンション高濃度拡散層１
６の外側に接するように形成され、且つＰ型エクステン
ション高濃度拡散層１６よりも深い接合面を持つソース
ドレイン拡散層となるＰ型高濃度拡散層１８が形成され
ている。
１４の側方には、Ｐ型エクステンション高濃度拡散層１
６の外側に接するように形成され、且つＰ型エクステン
ション高濃度拡散層１６よりも深い接合面を持つソース
ドレイン拡散層となるＰ型高濃度拡散層１８が形成され
ている。
【００４４】第１の実施形態は、Ｎ型ウエル１１ａにお
けるゲート電極１３の側方の領域で、Ｐ型エクステンシ
ョン高濃度拡散層１６の不純物イオンの注入飛程よりも
浅い位置に設けられた転位ループ欠陥層１９を有してい
ることを特徴とする。
けるゲート電極１３の側方の領域で、Ｐ型エクステンシ
ョン高濃度拡散層１６の不純物イオンの注入飛程よりも
浅い位置に設けられた転位ループ欠陥層１９を有してい
ることを特徴とする。
【００４５】このように、ゲート電極１４の側方の浅い
位置に転位ループ欠陥層１９が設けられているため、特
に、Ｐ型エクステンション高濃度拡散層１６を形成する
不純物原子のドーズロスが抑制されるので、トランジス
タの駆動力の低下が抑制され且つ短ゲート長を持つＭＩ
Ｓ型トランジスタを実現できる。
位置に転位ループ欠陥層１９が設けられているため、特
に、Ｐ型エクステンション高濃度拡散層１６を形成する
不純物原子のドーズロスが抑制されるので、トランジス
タの駆動力の低下が抑制され且つ短ゲート長を持つＭＩ
Ｓ型トランジスタを実現できる。
【００４６】以下、前記のように構成されたＭＩＳ型ト
ランジスタの製造方法を図面に基づいて説明する。
ランジスタの製造方法を図面に基づいて説明する。
【００４７】図２（ａ）〜図２（ｄ）、図３（ａ）及び
図３（ｂ）は本発明の第１の実施形態に係るＭＩＳ型ト
ランジスタの製造方法の工程順の断面構成を示してい
る。
図３（ｂ）は本発明の第１の実施形態に係るＭＩＳ型ト
ランジスタの製造方法の工程順の断面構成を示してい
る。
【００４８】まず、図２（ａ）に示すように、Ｐ型シリ
コンからなる半導体基板１１に対して、Ｎ型の不純物イ
オンである、例えばヒ素（Ａｓ）イオンを用いて、注入
エネルギーが１４０ｋｅＶ程度で注入ドーズ量が１×１
０12／ｃｍ2 程度のイオン注入を行なう。続いて、Ｎ型
の不純物イオン、例えばリン（Ｐ）イオンを用いて、注
入エネルギーが２６０ｋｅＶ程度で注入ドーズ量が４×
１０12／ｃｍ2 程度のイオン注入を行ない、さらに、注
入エネルギーが５４０ｋｅＶ程度で、注入ドーズ量が１
×１０13／ｃｍ2 程度のイオン注入を行なう。イオン注
入に続いて、昇温レートが約１００℃／秒で、約９００
℃〜１０２５℃の高温にまで昇温し、この温度を１秒〜
１０秒間程度保持する、いわゆる急速熱処理（ラピッド
サーマルアニール）を行なうことにより、半導体基板１
１の上部に、リンイオンが拡散してなるＮ型ウエル１１
ａと該Ｎ型ウエル１１ａの上部にヒ素イオンが拡散して
なるＮ型チャネル拡散層１５をそれぞれ形成する。ここ
で、Ｎ型チャネル拡散層１５にはヒ素イオンを用いた
が、アンチモンでも良く、また、ヒ素とアンチモンとの
混合物でも良い。なお、ここでは、ヒ素とリンとのイオ
ン注入の順序は問われない。
コンからなる半導体基板１１に対して、Ｎ型の不純物イ
オンである、例えばヒ素（Ａｓ）イオンを用いて、注入
エネルギーが１４０ｋｅＶ程度で注入ドーズ量が１×１
０12／ｃｍ2 程度のイオン注入を行なう。続いて、Ｎ型
の不純物イオン、例えばリン（Ｐ）イオンを用いて、注
入エネルギーが２６０ｋｅＶ程度で注入ドーズ量が４×
１０12／ｃｍ2 程度のイオン注入を行ない、さらに、注
入エネルギーが５４０ｋｅＶ程度で、注入ドーズ量が１
×１０13／ｃｍ2 程度のイオン注入を行なう。イオン注
入に続いて、昇温レートが約１００℃／秒で、約９００
℃〜１０２５℃の高温にまで昇温し、この温度を１秒〜
１０秒間程度保持する、いわゆる急速熱処理（ラピッド
サーマルアニール）を行なうことにより、半導体基板１
１の上部に、リンイオンが拡散してなるＮ型ウエル１１
ａと該Ｎ型ウエル１１ａの上部にヒ素イオンが拡散して
なるＮ型チャネル拡散層１５をそれぞれ形成する。ここ
で、Ｎ型チャネル拡散層１５にはヒ素イオンを用いた
が、アンチモンでも良く、また、ヒ素とアンチモンとの
混合物でも良い。なお、ここでは、ヒ素とリンとのイオ
ン注入の順序は問われない。
【００４９】次に、図２（ｂ）に示すように、膜厚が約
２．２ｎｍの熱酸化膜等からなるゲート絶縁膜１２を形
成する。続いて、ＣＶＤ法等により、ゲート酸化膜１２
上に膜厚が約２５０ｎｍ程度の多結晶シリコン膜を堆積
した後、フォトリソグラフィ法及びエッチング法を用い
て、堆積した多結晶シリコン膜からゲート電極１３を選
択的に形成する。ここで、ゲート電極１３は多結晶シリ
コン上に金属膜を積層してなるポリメタルゲート構造と
しても良い。
２．２ｎｍの熱酸化膜等からなるゲート絶縁膜１２を形
成する。続いて、ＣＶＤ法等により、ゲート酸化膜１２
上に膜厚が約２５０ｎｍ程度の多結晶シリコン膜を堆積
した後、フォトリソグラフィ法及びエッチング法を用い
て、堆積した多結晶シリコン膜からゲート電極１３を選
択的に形成する。ここで、ゲート電極１３は多結晶シリ
コン上に金属膜を積層してなるポリメタルゲート構造と
しても良い。
【００５０】次に、図２（ｃ）に示すように、ゲート電
極１３をマスクとしてＮ型ウエル１１ａに、IV族の原
子、例えばシリコン（Ｓｉ）を用いて、注入エネルギー
が６ｋｅＶ程度で、注入ドーズ量が１×１０15／ｃｍ2
程度のイオン注入を行なうことにより、Ｎ型チャネル拡
散層１５の上部に、ごく浅い接合面を持つシリコンから
なるアモルファス層１９Ａを形成する。ここで、アモル
ファス層１９Ａを形成するIV族元素にシリコンに代えて
ゲルマニウム（Ｇｅ）を用いてもよい。これらIV族元素
は電気的に中性であることから好ましい。
極１３をマスクとしてＮ型ウエル１１ａに、IV族の原
子、例えばシリコン（Ｓｉ）を用いて、注入エネルギー
が６ｋｅＶ程度で、注入ドーズ量が１×１０15／ｃｍ2
程度のイオン注入を行なうことにより、Ｎ型チャネル拡
散層１５の上部に、ごく浅い接合面を持つシリコンから
なるアモルファス層１９Ａを形成する。ここで、アモル
ファス層１９Ａを形成するIV族元素にシリコンに代えて
ゲルマニウム（Ｇｅ）を用いてもよい。これらIV族元素
は電気的に中性であることから好ましい。
【００５１】次に、図２（ｄ）に示すように、再度ゲー
ト電極１３をマスクとしてＮ型ウエル１１ａに、Ｎ型の
不純物イオン、例えばヒ素イオンを用いて、注入エネル
ギーが１３０ｋｅＶ程度で注入ドーズ量が７×１０13／
ｃｍ2 程度のイオン注入を行なう。続いて、Ｐ型の不純
物イオン、例えばフッ化ボロン（ＢＦ2 ）イオンを用い
て、注入エネルギーが１０ｋｅＶ程度で注入ドーズ量が
３×１０14／ｃｍ2 程度のイオン注入を行なう。このと
きのフッ化ボロンイオンの注入飛程は約１４ｎｍ以下と
することが好ましい。イオン注入に続いて、昇温レート
が約１００℃／秒で、約９００℃〜１０５０℃の高温に
まで昇温し、この温度を最大で１０秒間程度保持する急
速熱処理を行なうことにより、Ｎ型ウエル１１ａにおけ
るアモルファス層１９Ａのａ／ｃ界面の下側に、転位ル
ープ欠陥層１９が形成される。これと同時に、ボロンイ
オンが拡散することにより、転位ループ欠陥層１９より
も深い接合面を持つＰ型エクステンション高濃度拡散層
１６が形成され、該高濃度拡散層１６の下側にヒ素イオ
ンが拡散することにより、Ｎ型ポケット拡散層１７が形
成される。なお、ここでのヒ素とフッ化ボロンとの注入
順序は問われない。
ト電極１３をマスクとしてＮ型ウエル１１ａに、Ｎ型の
不純物イオン、例えばヒ素イオンを用いて、注入エネル
ギーが１３０ｋｅＶ程度で注入ドーズ量が７×１０13／
ｃｍ2 程度のイオン注入を行なう。続いて、Ｐ型の不純
物イオン、例えばフッ化ボロン（ＢＦ2 ）イオンを用い
て、注入エネルギーが１０ｋｅＶ程度で注入ドーズ量が
３×１０14／ｃｍ2 程度のイオン注入を行なう。このと
きのフッ化ボロンイオンの注入飛程は約１４ｎｍ以下と
することが好ましい。イオン注入に続いて、昇温レート
が約１００℃／秒で、約９００℃〜１０５０℃の高温に
まで昇温し、この温度を最大で１０秒間程度保持する急
速熱処理を行なうことにより、Ｎ型ウエル１１ａにおけ
るアモルファス層１９Ａのａ／ｃ界面の下側に、転位ル
ープ欠陥層１９が形成される。これと同時に、ボロンイ
オンが拡散することにより、転位ループ欠陥層１９より
も深い接合面を持つＰ型エクステンション高濃度拡散層
１６が形成され、該高濃度拡散層１６の下側にヒ素イオ
ンが拡散することにより、Ｎ型ポケット拡散層１７が形
成される。なお、ここでのヒ素とフッ化ボロンとの注入
順序は問われない。
【００５２】また、ヒ素イオンの注入は必ずしも必要で
はなく、従ってＮ型ポケット拡散層１７は必ずしも設け
る必要はない。また、この工程における急速熱処理は省
略してもよい。
はなく、従ってＮ型ポケット拡散層１７は必ずしも設け
る必要はない。また、この工程における急速熱処理は省
略してもよい。
【００５３】次に、図３（ａ）に示すように、例えばＣ
ＶＤ法により、半導体基板１１上にゲート電極１３を含
む全面にわたって、例えば、膜厚が５０ｎｍ程度の窒化
シリコンからなる絶縁膜を堆積し、堆積した絶縁膜に対
して基板面に垂直な方向に強い異方性エッチングを行な
って、ゲート電極１３の側面に絶縁膜からなるサイドウ
ォール１４を形成する。
ＶＤ法により、半導体基板１１上にゲート電極１３を含
む全面にわたって、例えば、膜厚が５０ｎｍ程度の窒化
シリコンからなる絶縁膜を堆積し、堆積した絶縁膜に対
して基板面に垂直な方向に強い異方性エッチングを行な
って、ゲート電極１３の側面に絶縁膜からなるサイドウ
ォール１４を形成する。
【００５４】次に、図３（ｂ）に示すように、ゲート電
極１３及びサイドウォール１４をマスクとして、Ｎ型ウ
エル１１ａにＰ型の不純物イオン、例えばフッ化ボロン
イオンを用いて、注入エネルギーが３０ｋｅＶ程度で注
入ドーズ量が３×１０15／ｃｍ2 程度のイオン注入を行
なう。イオン注入に続いて、昇温レートが約１００℃／
秒で、約１０００℃〜１０５０℃の高温にまで昇温し、
この温度を最大で１０秒間程度保持する急速熱処理を行
なうことにより、Ｐ型エクステンション高濃度拡散層１
６の外側に位置するソースドレイン形成領域に、Ｐ型エ
クステンション高濃度拡散層１６よりも深い接合面を持
ち、ボロンイオンが拡散してなるＰ型高濃度拡散層１８
を形成する。
極１３及びサイドウォール１４をマスクとして、Ｎ型ウ
エル１１ａにＰ型の不純物イオン、例えばフッ化ボロン
イオンを用いて、注入エネルギーが３０ｋｅＶ程度で注
入ドーズ量が３×１０15／ｃｍ2 程度のイオン注入を行
なう。イオン注入に続いて、昇温レートが約１００℃／
秒で、約１０００℃〜１０５０℃の高温にまで昇温し、
この温度を最大で１０秒間程度保持する急速熱処理を行
なうことにより、Ｐ型エクステンション高濃度拡散層１
６の外側に位置するソースドレイン形成領域に、Ｐ型エ
クステンション高濃度拡散層１６よりも深い接合面を持
ち、ボロンイオンが拡散してなるＰ型高濃度拡散層１８
を形成する。
【００５５】なお、図２（ｄ）に示す工程における急速
熱処理を行なうよりも前で且つゲート電極１３を形成す
るよりも後に、半導体基板１１の露出面を絶縁膜により
覆うことが好ましい。このようにすると、ボロンイオン
のドーズロスをより確実に防止することができる。具体
的には、減圧ＣＶＤ法等により、例えば膜厚が２ｎｍ程
度のシリコン窒化膜を堆積した後、該シリコン窒化膜を
介してフッ化ボロンのイオン注入を行なう。但し、シリ
コン窒化膜は熱処理後に除去することが好ましい。
熱処理を行なうよりも前で且つゲート電極１３を形成す
るよりも後に、半導体基板１１の露出面を絶縁膜により
覆うことが好ましい。このようにすると、ボロンイオン
のドーズロスをより確実に防止することができる。具体
的には、減圧ＣＶＤ法等により、例えば膜厚が２ｎｍ程
度のシリコン窒化膜を堆積した後、該シリコン窒化膜を
介してフッ化ボロンのイオン注入を行なう。但し、シリ
コン窒化膜は熱処理後に除去することが好ましい。
【００５６】以下、図２（ｃ）に示すアモルファス層１
９Ａ、及び図２（ｄ）に示す転位ループ欠陥層１９の機
能を説明する。
９Ａ、及び図２（ｄ）に示す転位ループ欠陥層１９の機
能を説明する。
【００５７】第１の実施形態においては、Ｐ型エクステ
ンション高濃度拡散層１６を形成するフッ化ボロンを注
入するよりも前に、図２（ｃ）に示すように、シリコン
イオンを低エネルギー且つ高ドーズで注入し、熱処理を
行なうことにより、図２（ｄ）に示すように、転位ルー
プ欠陥層１９を極めて浅い位置に形成することを特徴と
している。
ンション高濃度拡散層１６を形成するフッ化ボロンを注
入するよりも前に、図２（ｃ）に示すように、シリコン
イオンを低エネルギー且つ高ドーズで注入し、熱処理を
行なうことにより、図２（ｄ）に示すように、転位ルー
プ欠陥層１９を極めて浅い位置に形成することを特徴と
している。
【００５８】図４はアモルファス層１９Ａによるａ／ｃ
界面と、注入直後のボロンイオン及び格子間シリコンの
不純物濃度分布と、アニール後のフッ素イオンの不純物
濃度分布とを表わしている。ここで、グラフの横軸は基
板表面からの深さを示し、縦軸は不純物濃度の対数値を
示す。
界面と、注入直後のボロンイオン及び格子間シリコンの
不純物濃度分布と、アニール後のフッ素イオンの不純物
濃度分布とを表わしている。ここで、グラフの横軸は基
板表面からの深さを示し、縦軸は不純物濃度の対数値を
示す。
【００５９】図４に示すように、Ｐ型エクステンション
高濃度拡散層１６を形成するボロンイオンは、アモルフ
ァス層１９Ａによるａ／ｃ界面よりも深い位置に不純物
のピークＡを持つように注入する。このようにすると、
格子間シリコンの不純物濃度のピーク位置は、ａ／ｃ界
面の結晶層側（基板の深部側）の近傍に位置するため、
ａ／ｃ界面とボロンイオンのピーク位置Ａとの間に来
る。その結果、ａ／ｃ界面がボロンイオンの不純物濃度
分布における基板の深部側、いわゆるテール部分に位置
せず、従って格子間シリコンのピークもテール部分に位
置しない。このため、熱処理時においても、ボロンイオ
ンがＴＥＤ拡散によって基板の深部側に拡散することが
なくなるので、Ｐ型エクステンション高濃度拡散層の接
合面を浅くすることができる。
高濃度拡散層１６を形成するボロンイオンは、アモルフ
ァス層１９Ａによるａ／ｃ界面よりも深い位置に不純物
のピークＡを持つように注入する。このようにすると、
格子間シリコンの不純物濃度のピーク位置は、ａ／ｃ界
面の結晶層側（基板の深部側）の近傍に位置するため、
ａ／ｃ界面とボロンイオンのピーク位置Ａとの間に来
る。その結果、ａ／ｃ界面がボロンイオンの不純物濃度
分布における基板の深部側、いわゆるテール部分に位置
せず、従って格子間シリコンのピークもテール部分に位
置しない。このため、熱処理時においても、ボロンイオ
ンがＴＥＤ拡散によって基板の深部側に拡散することが
なくなるので、Ｐ型エクステンション高濃度拡散層の接
合面を浅くすることができる。
【００６０】さらに、ａ／ｃ界面がボロンイオンのピー
ク位置Ａよりも基板の表面側に位置するため、熱処理時
には、ボロンイオン、フッ素イオン及び格子間シリコン
が該ａ／ｃ界面に捕獲される。このため、特に、表面拡
散効果が大きいフッ素イオンが表面側に流れにくくなる
ので、ボロンイオンのドーズロス現象を抑制することが
できる。
ク位置Ａよりも基板の表面側に位置するため、熱処理時
には、ボロンイオン、フッ素イオン及び格子間シリコン
が該ａ／ｃ界面に捕獲される。このため、特に、表面拡
散効果が大きいフッ素イオンが表面側に流れにくくなる
ので、ボロンイオンのドーズロス現象を抑制することが
できる。
【００６１】以上説明した拡散及び捕獲の機構により、
図５に示すボロンイオンの不純物濃度分布を得る。
図５に示すボロンイオンの不純物濃度分布を得る。
【００６２】図５は図２（ｄ）に示すフッ化ボロンイオ
ンの注入直後及び熱処理後におけるボロンイオンの不純
物濃度分布を従来例と比較して表わしている。図５にお
いて、破線１はボロンイオンの注入直後の不純物濃度分
布を示し、基板表面の比較的に浅い位置にピークがあ
る。実線２は本実施形態に係るボロンイオンの熱処理後
の不純物濃度分布を示している。このように、第１の実
施形態においては、ほぼ注入直後の不純物プロファイル
を保っている。一方、破線３に示す従来例に係るボロン
イオンの熱処理後の不純物濃度は、基板の深部に拡散す
るだけでなく、基板面付近でも大きく濃度が低下してお
り、ドーズロスを起こしていることが分かる。
ンの注入直後及び熱処理後におけるボロンイオンの不純
物濃度分布を従来例と比較して表わしている。図５にお
いて、破線１はボロンイオンの注入直後の不純物濃度分
布を示し、基板表面の比較的に浅い位置にピークがあ
る。実線２は本実施形態に係るボロンイオンの熱処理後
の不純物濃度分布を示している。このように、第１の実
施形態においては、ほぼ注入直後の不純物プロファイル
を保っている。一方、破線３に示す従来例に係るボロン
イオンの熱処理後の不純物濃度は、基板の深部に拡散す
るだけでなく、基板面付近でも大きく濃度が低下してお
り、ドーズロスを起こしていることが分かる。
【００６３】また、第１の実施形態の他の効果として、
Ｐ型エクステンション高濃度拡散層１６を形成するより
も前に、Ｎ型ウエル１１ａの最上部をアモルファス化す
るため、エクステンション層を形成するフッ化ボロンイ
オンのチャネリングをも抑制することができる。
Ｐ型エクステンション高濃度拡散層１６を形成するより
も前に、Ｎ型ウエル１１ａの最上部をアモルファス化す
るため、エクステンション層を形成するフッ化ボロンイ
オンのチャネリングをも抑制することができる。
【００６４】また、転位ループ欠陥層１９をＰ型エクス
テンション高濃度拡散層１６の注入飛程よりも浅い位置
に設けているため、Ｐ型エクステンション高濃度拡散層
１６の接合面と離れるので、転位ループ欠陥層１９に起
因する接合リークをも抑制できる。
テンション高濃度拡散層１６の注入飛程よりも浅い位置
に設けているため、Ｐ型エクステンション高濃度拡散層
１６の接合面と離れるので、転位ループ欠陥層１９に起
因する接合リークをも抑制できる。
【００６５】また、ドーズロスを抑制できるため、イオ
ン注入を所定量以上に行なわなくても済むので、イオン
注入時の結晶に与えるダメージを低減でき、その上、イ
オン注入工程のスループットも向上する。
ン注入を所定量以上に行なわなくても済むので、イオン
注入時の結晶に与えるダメージを低減でき、その上、イ
オン注入工程のスループットも向上する。
【００６６】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００６７】図６（ａ）〜図６（ｄ）及び図７（ａ）〜
図７（ｃ）は本発明の第２の実施形態に係るＭＩＳ型ト
ランジスタの製造方法の工程順の断面構成を示してい
る。
図７（ｃ）は本発明の第２の実施形態に係るＭＩＳ型ト
ランジスタの製造方法の工程順の断面構成を示してい
る。
【００６８】まず、図６（ａ）に示すように、Ｐ型シリ
コンからなる半導体基板１１に対して、Ｎ型の不純物イ
オン、例えばヒ素イオンを用いて、注入エネルギーが１
４０ｋｅＶ程度で注入ドーズ量が１×１０12／ｃｍ2 程
度のイオン注入を行なう。続いて、Ｎ型の不純物イオ
ン、例えばリンイオンを用いて、注入エネルギーが２６
０ｋｅＶ程度で注入ドーズ量が４×１０12／ｃｍ2 程度
のイオン注入を行ない、さらに、注入エネルギーが５４
０ｋｅＶ程度で、注入ドーズ量が１×１０13／ｃｍ2 程
度のイオン注入を行なう。イオン注入に続いて、昇温レ
ートが約１００℃／秒で、約９００℃〜１０２５℃の高
温にまで昇温し、この温度を１秒〜１０秒間程度保持す
る急速熱処理を行なうことにより、半導体基板１１の上
部に、リンイオンが拡散してなるＮ型ウエル１１ａと該
Ｎ型ウエル１１ａの上部にヒ素イオンが拡散してなるＮ
型チャネル拡散層１５を形成する。ここで、Ｎ型チャネ
ル拡散層１５にはヒ素イオンを用いたが、アンチモンで
も良く、また、ヒ素とアンチモンとの混合物でも良い。
なお、ヒ素とリンとのイオン注入の順序は問われない。
コンからなる半導体基板１１に対して、Ｎ型の不純物イ
オン、例えばヒ素イオンを用いて、注入エネルギーが１
４０ｋｅＶ程度で注入ドーズ量が１×１０12／ｃｍ2 程
度のイオン注入を行なう。続いて、Ｎ型の不純物イオ
ン、例えばリンイオンを用いて、注入エネルギーが２６
０ｋｅＶ程度で注入ドーズ量が４×１０12／ｃｍ2 程度
のイオン注入を行ない、さらに、注入エネルギーが５４
０ｋｅＶ程度で、注入ドーズ量が１×１０13／ｃｍ2 程
度のイオン注入を行なう。イオン注入に続いて、昇温レ
ートが約１００℃／秒で、約９００℃〜１０２５℃の高
温にまで昇温し、この温度を１秒〜１０秒間程度保持す
る急速熱処理を行なうことにより、半導体基板１１の上
部に、リンイオンが拡散してなるＮ型ウエル１１ａと該
Ｎ型ウエル１１ａの上部にヒ素イオンが拡散してなるＮ
型チャネル拡散層１５を形成する。ここで、Ｎ型チャネ
ル拡散層１５にはヒ素イオンを用いたが、アンチモンで
も良く、また、ヒ素とアンチモンとの混合物でも良い。
なお、ヒ素とリンとのイオン注入の順序は問われない。
【００６９】次に、図６（ｂ）に示すように、膜厚が約
２．２ｎｍの熱酸化膜等からなるゲート絶縁膜１２を形
成する。続いて、ゲート酸化膜１２上に膜厚が約２５０
ｎｍ程度の多結晶シリコン膜を堆積した後、堆積した多
結晶シリコン膜からゲート電極１３を選択的に形成す
る。ここで、ゲート電極１３はポリメタルゲート構造と
しても良い。
２．２ｎｍの熱酸化膜等からなるゲート絶縁膜１２を形
成する。続いて、ゲート酸化膜１２上に膜厚が約２５０
ｎｍ程度の多結晶シリコン膜を堆積した後、堆積した多
結晶シリコン膜からゲート電極１３を選択的に形成す
る。ここで、ゲート電極１３はポリメタルゲート構造と
しても良い。
【００７０】次に、図６（ｃ）に示すように、ゲート電
極１３をマスクとしてＮ型ウエル１１ａに、注入エネル
ギーが６ｋｅＶ程度で、注入ドーズ量が１×１０15／ｃ
ｍ2程度のシリコンをイオン注入することにより、Ｎ型
チャネル拡散層１５の上部に、ごく浅い接合面を持つシ
リコンからなるアモルファス層１９Ａを形成する。ここ
でも、アモルファス層１９Ａを形成する原子にゲルマニ
ウムを用いてもよい。
極１３をマスクとしてＮ型ウエル１１ａに、注入エネル
ギーが６ｋｅＶ程度で、注入ドーズ量が１×１０15／ｃ
ｍ2程度のシリコンをイオン注入することにより、Ｎ型
チャネル拡散層１５の上部に、ごく浅い接合面を持つシ
リコンからなるアモルファス層１９Ａを形成する。ここ
でも、アモルファス層１９Ａを形成する原子にゲルマニ
ウムを用いてもよい。
【００７１】次に、図６（ｄ）に示すように、ゲート電
極１３をマスクとしてＮ型ウエル１１ａに、Ｎ型の不純
物イオン、例えばヒ素イオンを、注入エネルギーが１３
０ｋｅＶ程度、注入ドーズ量が７×１０13／ｃｍ2 程度
でイオン注入することにより、Ｎ型ウエル１１ａにおけ
るアモルファス層１９Ａのａ／ｃ界面よりも深い位置に
接合面を持つヒ素イオン注入層１７Ａを形成する。
極１３をマスクとしてＮ型ウエル１１ａに、Ｎ型の不純
物イオン、例えばヒ素イオンを、注入エネルギーが１３
０ｋｅＶ程度、注入ドーズ量が７×１０13／ｃｍ2 程度
でイオン注入することにより、Ｎ型ウエル１１ａにおけ
るアモルファス層１９Ａのａ／ｃ界面よりも深い位置に
接合面を持つヒ素イオン注入層１７Ａを形成する。
【００７２】次に、図７（ａ）に示すように、ゲート電
極１３をマスクとしてＮ型ウエル１１ａに、Ｐ型の不純
物イオン、例えばフッ化ボロンイオンを、注入エネルギ
ーが１０ｋｅＶ程度、注入ドーズ量が６×１０13／ｃｍ
2 程度で、５回に分けてイオン注入する。このときのフ
ッ化ボロンイオンの注入飛程は約１４ｎｍ以下とするこ
とが好ましい。各イオン注入後に、昇温レートが約１０
０℃／秒で、約９００℃〜１０５０℃の高温にまで昇温
し、この温度を最大で１０秒間程度保持する急速熱処理
をそれぞれ行なうことにより、Ｎ型ウエル１１ａにおけ
るアモルファス層１９Ａのａ／ｃ界面の下側に、転位ル
ープ欠陥層１９が形成される。これと同時に、ボロンイ
オンが拡散することにより、転位ループ欠陥層１９より
も深い接合面を持つＰ型エクステンション高濃度拡散層
１６が形成され、該高濃度拡散層１６の下側にヒ素イオ
ン注入層１７Ａからヒ素イオンが拡散することにより、
Ｎ型ポケット拡散層１７が形成される。
極１３をマスクとしてＮ型ウエル１１ａに、Ｐ型の不純
物イオン、例えばフッ化ボロンイオンを、注入エネルギ
ーが１０ｋｅＶ程度、注入ドーズ量が６×１０13／ｃｍ
2 程度で、５回に分けてイオン注入する。このときのフ
ッ化ボロンイオンの注入飛程は約１４ｎｍ以下とするこ
とが好ましい。各イオン注入後に、昇温レートが約１０
０℃／秒で、約９００℃〜１０５０℃の高温にまで昇温
し、この温度を最大で１０秒間程度保持する急速熱処理
をそれぞれ行なうことにより、Ｎ型ウエル１１ａにおけ
るアモルファス層１９Ａのａ／ｃ界面の下側に、転位ル
ープ欠陥層１９が形成される。これと同時に、ボロンイ
オンが拡散することにより、転位ループ欠陥層１９より
も深い接合面を持つＰ型エクステンション高濃度拡散層
１６が形成され、該高濃度拡散層１６の下側にヒ素イオ
ン注入層１７Ａからヒ素イオンが拡散することにより、
Ｎ型ポケット拡散層１７が形成される。
【００７３】第２の実施形態においても、Ｎ型ポケット
拡散層１７を形成するヒ素イオンと、Ｐ型エクステンシ
ョン高濃度拡散層１６を形成するフッ化ボロンとの各イ
オン注入の順序は問われない。また、Ｎ型ポケット拡散
層１７は必ずしも設ける必要はない。
拡散層１７を形成するヒ素イオンと、Ｐ型エクステンシ
ョン高濃度拡散層１６を形成するフッ化ボロンとの各イ
オン注入の順序は問われない。また、Ｎ型ポケット拡散
層１７は必ずしも設ける必要はない。
【００７４】次に、図７（ｂ）に示すように、ＣＶＤ法
により、半導体基板１１上にゲート電極１３を含む全面
にわたって、例えば、膜厚が５０ｎｍ程度の窒化シリコ
ンからなる絶縁膜を堆積し、堆積した絶縁膜に対して基
板面に垂直な方向に強い異方性エッチングを行なって、
ゲート電極１３の側面に絶縁膜からなるサイドウォール
１４を形成する。
により、半導体基板１１上にゲート電極１３を含む全面
にわたって、例えば、膜厚が５０ｎｍ程度の窒化シリコ
ンからなる絶縁膜を堆積し、堆積した絶縁膜に対して基
板面に垂直な方向に強い異方性エッチングを行なって、
ゲート電極１３の側面に絶縁膜からなるサイドウォール
１４を形成する。
【００７５】次に、図７（ｃ）に示すように、ゲート電
極１３及びサイドウォール１４をマスクとして、Ｎ型ウ
エル１１ａにＰ型の不純物イオン、例えばフッ化ボロン
イオンを用いて、注入エネルギーが３０ｋｅＶ程度で注
入ドーズ量が３×１０15／ｃｍ2 程度のイオン注入を行
なう。イオン注入に続いて、昇温レートが約１００℃／
秒で、約１０００℃〜１０５０℃の高温にまで昇温し、
この温度を最大で１０秒間程度保持する急速熱処理を行
なうことにより、Ｐ型エクステンション高濃度拡散層１
６の外側に位置するソースドレイン形成領域に、Ｐ型エ
クステンション高濃度拡散層１６よりも深い接合面を持
ち、ボロンイオンが拡散してなるＰ型高濃度拡散層１８
を形成する。
極１３及びサイドウォール１４をマスクとして、Ｎ型ウ
エル１１ａにＰ型の不純物イオン、例えばフッ化ボロン
イオンを用いて、注入エネルギーが３０ｋｅＶ程度で注
入ドーズ量が３×１０15／ｃｍ2 程度のイオン注入を行
なう。イオン注入に続いて、昇温レートが約１００℃／
秒で、約１０００℃〜１０５０℃の高温にまで昇温し、
この温度を最大で１０秒間程度保持する急速熱処理を行
なうことにより、Ｐ型エクステンション高濃度拡散層１
６の外側に位置するソースドレイン形成領域に、Ｐ型エ
クステンション高濃度拡散層１６よりも深い接合面を持
ち、ボロンイオンが拡散してなるＰ型高濃度拡散層１８
を形成する。
【００７６】以上説明したように、第２の実施形態は、
図７（ａ）に示すエクステンション層の注入工程におい
て、フッ化ボロンのイオン注入を低ドーズで５回に分け
て行ない、各イオン注入後にそれぞれ熱処理を加えて半
導体基板１１の結晶性を回復している。これにより、シ
リコンイオンの注入により形成された浅いアモルファス
層１９Ａのａ／ｃ界面が半導体基板１１の深部に移動し
ないようにすることができる。その結果、図４に示す格
子間シリコンのピーク位置がボロンイオンのピーク位置
Ａを超えることを防止できるため、Ｐ型エクステンショ
ン高濃度拡散層１６の浅い接合を確実に維持できると共
に、ボロンイオン及びフッ素イオンのドーズロス現象を
確実に抑制できる。
図７（ａ）に示すエクステンション層の注入工程におい
て、フッ化ボロンのイオン注入を低ドーズで５回に分け
て行ない、各イオン注入後にそれぞれ熱処理を加えて半
導体基板１１の結晶性を回復している。これにより、シ
リコンイオンの注入により形成された浅いアモルファス
層１９Ａのａ／ｃ界面が半導体基板１１の深部に移動し
ないようにすることができる。その結果、図４に示す格
子間シリコンのピーク位置がボロンイオンのピーク位置
Ａを超えることを防止できるため、Ｐ型エクステンショ
ン高濃度拡散層１６の浅い接合を確実に維持できると共
に、ボロンイオン及びフッ素イオンのドーズロス現象を
確実に抑制できる。
【００７７】なお、フッ化ボロンの複数回の注入は、Ｎ
型ウエル１１ａがアモルファス化しない程度のドーズ量
で行なうことが好ましい。
型ウエル１１ａがアモルファス化しない程度のドーズ量
で行なうことが好ましい。
【００７８】また、図７（ａ）に示す工程における急速
熱処理を行なうよりも前で且つゲート電極１３を形成す
るよりも後に、半導体基板１１の露出面を絶縁膜により
覆うことが好ましい。このようにすると、ボロンイオン
のドーズロスをより確実に防止することができる。具体
的には、減圧ＣＶＤ法等により、例えば膜厚が２ｎｍ程
度のシリコン窒化膜を堆積した後、該シリコン窒化膜を
介してフッ化ボロンのイオン注入を行なう。但し、シリ
コン窒化膜は熱処理後に除去することが好ましい。
熱処理を行なうよりも前で且つゲート電極１３を形成す
るよりも後に、半導体基板１１の露出面を絶縁膜により
覆うことが好ましい。このようにすると、ボロンイオン
のドーズロスをより確実に防止することができる。具体
的には、減圧ＣＶＤ法等により、例えば膜厚が２ｎｍ程
度のシリコン窒化膜を堆積した後、該シリコン窒化膜を
介してフッ化ボロンのイオン注入を行なう。但し、シリ
コン窒化膜は熱処理後に除去することが好ましい。
【００７９】また、第１又は第２の実施形態において、
Ｐ型エクステンション高濃度拡散層１６を形成する不純
物イオンは、フッ化ボロンに限らず、フッ素を含む分
子、例えば、ＢＦ3 であっても良い。
Ｐ型エクステンション高濃度拡散層１６を形成する不純
物イオンは、フッ化ボロンに限らず、フッ素を含む分
子、例えば、ＢＦ3 であっても良い。
【００８０】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００８１】図８（ａ）〜図８（ｄ）、図９（ａ）及び
図９（ｂ）は本発明の第３の実施形態に係るＭＩＳ型ト
ランジスタの製造方法の工程順の断面構成を示してい
る。
図９（ｂ）は本発明の第３の実施形態に係るＭＩＳ型ト
ランジスタの製造方法の工程順の断面構成を示してい
る。
【００８２】まず、図８（ａ）に示すように、Ｐ型シリ
コンからなる半導体基板１１に対して、Ｎ型の不純物イ
オンである、例えばヒ素（Ａｓ）イオンを用いて、注入
エネルギーが１４０ｋｅＶ程度で注入ドーズ量が１×１
０12／ｃｍ2 程度のイオン注入を行なう。続いて、Ｎ型
の不純物イオン、例えばリン（Ｐ）イオンを用いて、注
入エネルギーが２６０ｋｅＶ程度で注入ドーズ量が４×
１０12／ｃｍ2 程度のイオン注入を行ない、さらに、注
入エネルギーが５４０ｋｅＶ程度で、注入ドーズ量が１
×１０13／ｃｍ2 程度のイオン注入を行なう。イオン注
入に続いて、昇温レートが約１００℃／秒で、約９００
℃〜１０２５℃の高温にまで昇温し、この温度を１秒〜
１０秒間程度保持する急速熱処理を行なうことにより、
半導体基板１１の上部に、リンイオンが拡散してなるＮ
型ウエル１１ａと該Ｎ型ウエル１１ａの上部にヒ素イオ
ンが拡散してなるＮ型チャネル拡散層１５をそれぞれ形
成する。ここで、Ｎ型チャネル拡散層１５にはヒ素イオ
ンを用いたが、アンチモンでも良く、また、ヒ素とアン
チモンとの混合物でも良い。なお、ここでは、ヒ素とリ
ンとのイオン注入の順序は問われない。
コンからなる半導体基板１１に対して、Ｎ型の不純物イ
オンである、例えばヒ素（Ａｓ）イオンを用いて、注入
エネルギーが１４０ｋｅＶ程度で注入ドーズ量が１×１
０12／ｃｍ2 程度のイオン注入を行なう。続いて、Ｎ型
の不純物イオン、例えばリン（Ｐ）イオンを用いて、注
入エネルギーが２６０ｋｅＶ程度で注入ドーズ量が４×
１０12／ｃｍ2 程度のイオン注入を行ない、さらに、注
入エネルギーが５４０ｋｅＶ程度で、注入ドーズ量が１
×１０13／ｃｍ2 程度のイオン注入を行なう。イオン注
入に続いて、昇温レートが約１００℃／秒で、約９００
℃〜１０２５℃の高温にまで昇温し、この温度を１秒〜
１０秒間程度保持する急速熱処理を行なうことにより、
半導体基板１１の上部に、リンイオンが拡散してなるＮ
型ウエル１１ａと該Ｎ型ウエル１１ａの上部にヒ素イオ
ンが拡散してなるＮ型チャネル拡散層１５をそれぞれ形
成する。ここで、Ｎ型チャネル拡散層１５にはヒ素イオ
ンを用いたが、アンチモンでも良く、また、ヒ素とアン
チモンとの混合物でも良い。なお、ここでは、ヒ素とリ
ンとのイオン注入の順序は問われない。
【００８３】次に、図８（ｂ）に示すように、膜厚が約
２．２ｎｍの熱酸化膜等からなるゲート絶縁膜１２を形
成する。続いて、ＣＶＤ法等により、ゲート酸化膜１２
上に膜厚が約２５０ｎｍ程度の多結晶シリコン膜を堆積
した後、堆積した多結晶シリコン膜からゲート電極１３
を選択的に形成する。ここで、ゲート電極１３はポリメ
タルゲート構造としても良い。
２．２ｎｍの熱酸化膜等からなるゲート絶縁膜１２を形
成する。続いて、ＣＶＤ法等により、ゲート酸化膜１２
上に膜厚が約２５０ｎｍ程度の多結晶シリコン膜を堆積
した後、堆積した多結晶シリコン膜からゲート電極１３
を選択的に形成する。ここで、ゲート電極１３はポリメ
タルゲート構造としても良い。
【００８４】次に、図８（ｃ）に示すように、ゲート電
極１３をマスクとしてＮ型ウエル１１ａに、IV族の原
子、例えばシリコンを用いて、注入エネルギーが６ｋｅ
Ｖ程度で、注入ドーズ量が１×１０15／ｃｍ2 程度のイ
オン注入を行なうことにより、Ｎ型チャネル拡散層１５
の上部に、ごく浅い接合面を持つシリコンからなるアモ
ルファス層１９Ａを形成する。ここで、アモルファス層
１９Ａを形成するIV族元素にゲルマニウム（Ｇｅ）を用
いてもよい。
極１３をマスクとしてＮ型ウエル１１ａに、IV族の原
子、例えばシリコンを用いて、注入エネルギーが６ｋｅ
Ｖ程度で、注入ドーズ量が１×１０15／ｃｍ2 程度のイ
オン注入を行なうことにより、Ｎ型チャネル拡散層１５
の上部に、ごく浅い接合面を持つシリコンからなるアモ
ルファス層１９Ａを形成する。ここで、アモルファス層
１９Ａを形成するIV族元素にゲルマニウム（Ｇｅ）を用
いてもよい。
【００８５】次に、図８（ｄ）に示すように、再度ゲー
ト電極１３をマスクとしてＮ型ウエル１１ａに、Ｎ型の
不純物イオン、例えばヒ素イオンを用いて、注入エネル
ギーが１３０ｋｅＶ程度で注入ドーズ量が７×１０13／
ｃｍ2 程度のイオン注入を行なう。続いて、Ｐ型の不純
物イオン、例えばボロン（Ｂ+ ）イオンを用いて、注入
エネルギーが２ｋｅＶ程度で注入ドーズ量が３×１０14
／ｃｍ2 程度のイオン注入を行なう。このときのボロン
イオンの注入飛程は約１４ｎｍ以下とすることが好まし
い。イオン注入に続いて、昇温レートが約１００℃／秒
で、約９００℃〜１０５０℃の高温にまで昇温し、この
温度を最大で１０秒間程度保持する急速熱処理を行なう
ことにより、Ｎ型ウエル１１ａにおけるアモルファス層
１９Ａのａ／ｃ界面の下側に、転位ループ欠陥層１９が
形成される。これと同時に、ボロンイオンが拡散するこ
とにより、転位ループ欠陥層１９よりも深い接合面を持
つＰ型エクステンション高濃度拡散層２６が形成され、
該高濃度拡散層２６の下側にヒ素イオンが拡散すること
により、Ｎ型ポケット拡散層１７が形成される。
ト電極１３をマスクとしてＮ型ウエル１１ａに、Ｎ型の
不純物イオン、例えばヒ素イオンを用いて、注入エネル
ギーが１３０ｋｅＶ程度で注入ドーズ量が７×１０13／
ｃｍ2 程度のイオン注入を行なう。続いて、Ｐ型の不純
物イオン、例えばボロン（Ｂ+ ）イオンを用いて、注入
エネルギーが２ｋｅＶ程度で注入ドーズ量が３×１０14
／ｃｍ2 程度のイオン注入を行なう。このときのボロン
イオンの注入飛程は約１４ｎｍ以下とすることが好まし
い。イオン注入に続いて、昇温レートが約１００℃／秒
で、約９００℃〜１０５０℃の高温にまで昇温し、この
温度を最大で１０秒間程度保持する急速熱処理を行なう
ことにより、Ｎ型ウエル１１ａにおけるアモルファス層
１９Ａのａ／ｃ界面の下側に、転位ループ欠陥層１９が
形成される。これと同時に、ボロンイオンが拡散するこ
とにより、転位ループ欠陥層１９よりも深い接合面を持
つＰ型エクステンション高濃度拡散層２６が形成され、
該高濃度拡散層２６の下側にヒ素イオンが拡散すること
により、Ｎ型ポケット拡散層１７が形成される。
【００８６】なお、ここでのヒ素とボロンとの注入順序
は問われない。また、ヒ素イオンの注入は必ずしも必要
ではなく、従ってＮ型ポケット拡散層１７は必ずしも設
ける必要はない。また、この工程における急速熱処理は
省略してもよい。
は問われない。また、ヒ素イオンの注入は必ずしも必要
ではなく、従ってＮ型ポケット拡散層１７は必ずしも設
ける必要はない。また、この工程における急速熱処理は
省略してもよい。
【００８７】次に、図９（ａ）に示すように、例えばＣ
ＶＤ法により、半導体基板１１上にゲート電極１３を含
む全面にわたって、例えば、膜厚が５０ｎｍ程度の窒化
シリコンからなる絶縁膜を堆積し、堆積した絶縁膜に対
して基板面に垂直な方向に強い異方性エッチングを行な
って、ゲート電極１３の側面に絶縁膜からなるサイドウ
ォール１４を形成する。
ＶＤ法により、半導体基板１１上にゲート電極１３を含
む全面にわたって、例えば、膜厚が５０ｎｍ程度の窒化
シリコンからなる絶縁膜を堆積し、堆積した絶縁膜に対
して基板面に垂直な方向に強い異方性エッチングを行な
って、ゲート電極１３の側面に絶縁膜からなるサイドウ
ォール１４を形成する。
【００８８】次に、図９（ｂ）に示すように、ゲート電
極１３及びサイドウォール１４をマスクとして、Ｎ型ウ
エル１１ａにＰ型の不純物イオン、例えばフッ化ボロン
イオンを用いて、注入エネルギーが３０ｋｅＶ程度で注
入ドーズ量が３×１０15／ｃｍ2 程度のイオン注入を行
なう。イオン注入に続いて、昇温レートが約１００℃／
秒で、約１０００℃〜１０５０℃の高温にまで昇温し、
この温度を最大で１０秒間程度保持する急速熱処理を行
なうことにより、Ｐ型エクステンション高濃度拡散層２
６の外側に位置するソースドレイン形成領域に、Ｐ型エ
クステンション高濃度拡散層２６よりも深い接合面を持
ち、ボロンイオンが拡散してなるＰ型高濃度拡散層１８
を形成する。
極１３及びサイドウォール１４をマスクとして、Ｎ型ウ
エル１１ａにＰ型の不純物イオン、例えばフッ化ボロン
イオンを用いて、注入エネルギーが３０ｋｅＶ程度で注
入ドーズ量が３×１０15／ｃｍ2 程度のイオン注入を行
なう。イオン注入に続いて、昇温レートが約１００℃／
秒で、約１０００℃〜１０５０℃の高温にまで昇温し、
この温度を最大で１０秒間程度保持する急速熱処理を行
なうことにより、Ｐ型エクステンション高濃度拡散層２
６の外側に位置するソースドレイン形成領域に、Ｐ型エ
クステンション高濃度拡散層２６よりも深い接合面を持
ち、ボロンイオンが拡散してなるＰ型高濃度拡散層１８
を形成する。
【００８９】なお、図８（ｄ）に示す工程における急速
熱処理を行なうよりも前で且つゲート電極１３を形成す
るよりも後に、半導体基板１１の露出面を絶縁膜により
覆うことが好ましい。このようにすると、ボロンイオン
のドーズロスをより確実に防止することができる。具体
的には、減圧ＣＶＤ法等により、例えば膜厚が２ｎｍ程
度のシリコン窒化膜を堆積した後、該シリコン窒化膜を
介してフッ化ボロンのイオン注入を行なう。但し、シリ
コン窒化膜は熱処理後に除去することが好ましい。
熱処理を行なうよりも前で且つゲート電極１３を形成す
るよりも後に、半導体基板１１の露出面を絶縁膜により
覆うことが好ましい。このようにすると、ボロンイオン
のドーズロスをより確実に防止することができる。具体
的には、減圧ＣＶＤ法等により、例えば膜厚が２ｎｍ程
度のシリコン窒化膜を堆積した後、該シリコン窒化膜を
介してフッ化ボロンのイオン注入を行なう。但し、シリ
コン窒化膜は熱処理後に除去することが好ましい。
【００９０】第３の実施形態においても、第１及び第２
の実施形態と同様に、Ｐ型エクステンション高濃度拡散
層２６を形成するボロンを注入するよりも前に、図８
（ｃ）に示すように、シリコンイオンを低エネルギー且
つ高ドーズで注入し、熱処理を行なうことにより、図８
（ｄ）に示すように、転位ループ欠陥層１９を極めて浅
い位置に形成する。
の実施形態と同様に、Ｐ型エクステンション高濃度拡散
層２６を形成するボロンを注入するよりも前に、図８
（ｃ）に示すように、シリコンイオンを低エネルギー且
つ高ドーズで注入し、熱処理を行なうことにより、図８
（ｄ）に示すように、転位ループ欠陥層１９を極めて浅
い位置に形成する。
【００９１】図１０は第３の実施形態に係るＭＩＳ型ト
ランジスタにおける、転位ループ欠陥層と、ボロンイオ
ンの注入直後及びアニール後の濃度分布とを表わしてい
る。ここで、グラフの横軸は基板表面からの深さを示
し、縦軸はボロンの濃度の対数値を示す。図１０に示す
ように、基板の浅い位置に転位ループ欠陥層を形成する
ため、該転位ループ欠陥層が格子間シリコンを捕獲する
ことにより、ボロンのＴＥＤが抑制される。さらに、ボ
ロンの注入時における高濃度領域の近傍に存在する過剰
な格子間シリコンの濃度が減少するため、ボロンと格子
間シリコンとの相互作用に起因するボロンクラスタ化反
応の進行が抑制される。その結果、ボロンの活性化濃度
の低下を防ぐことができる。
ランジスタにおける、転位ループ欠陥層と、ボロンイオ
ンの注入直後及びアニール後の濃度分布とを表わしてい
る。ここで、グラフの横軸は基板表面からの深さを示
し、縦軸はボロンの濃度の対数値を示す。図１０に示す
ように、基板の浅い位置に転位ループ欠陥層を形成する
ため、該転位ループ欠陥層が格子間シリコンを捕獲する
ことにより、ボロンのＴＥＤが抑制される。さらに、ボ
ロンの注入時における高濃度領域の近傍に存在する過剰
な格子間シリコンの濃度が減少するため、ボロンと格子
間シリコンとの相互作用に起因するボロンクラスタ化反
応の進行が抑制される。その結果、ボロンの活性化濃度
の低下を防ぐことができる。
【００９２】また、半導体基板１１の浅い位置に転位ル
ープ欠陥層１９を形成することにより、ボロンの基板内
部から表面への拡散現象が抑制されるので、ボロンのド
ーズロスをも防ぐことが可能となる。
ープ欠陥層１９を形成することにより、ボロンの基板内
部から表面への拡散現象が抑制されるので、ボロンのド
ーズロスをも防ぐことが可能となる。
【００９３】また、転位ループ欠陥層１９がＰ型エクス
テンション高濃度拡散層２６の接合面と離れているた
め、転位ループ欠陥層１９に起因する接合リークをも抑
制することができる。
テンション高濃度拡散層２６の接合面と離れているた
め、転位ループ欠陥層１９に起因する接合リークをも抑
制することができる。
【００９４】その上、Ｐ型エクステンション高濃度拡散
層２６の形成用のボロンイオンを注入するよりも前に、
半導体基板１１のアモルファス化を行なうため、ボロン
イオンのチャネリングを抑制する効果も生じる。
層２６の形成用のボロンイオンを注入するよりも前に、
半導体基板１１のアモルファス化を行なうため、ボロン
イオンのチャネリングを抑制する効果も生じる。
【００９５】このように、第３の実施形態によると、Ｐ
型エクステンション高濃度拡散層２６におけるボロンの
活性化効率が向上すると共に、ドーズロスが抑制される
ため、イオン注入時に必要以上のドーズ量を注入せずに
済む。これにより、イオン注入時の結晶ダメージが低減
されるため、Ｐ型不純物に質量数が小さいボロンを用い
ながらも、該ボロンのＴＥＤが抑制されるので、Ｐ型高
濃度不純物層の接合位置を確実に浅くすることができ
る。
型エクステンション高濃度拡散層２６におけるボロンの
活性化効率が向上すると共に、ドーズロスが抑制される
ため、イオン注入時に必要以上のドーズ量を注入せずに
済む。これにより、イオン注入時の結晶ダメージが低減
されるため、Ｐ型不純物に質量数が小さいボロンを用い
ながらも、該ボロンのＴＥＤが抑制されるので、Ｐ型高
濃度不純物層の接合位置を確実に浅くすることができ
る。
【００９６】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００９７】図１１（ａ）〜図１１（ｄ）及び図１２
（ａ）〜図１２（ｃ）は本発明の第４の実施形態に係る
ＭＩＳ型トランジスタの製造方法の工程順の断面構成を
示している。
（ａ）〜図１２（ｃ）は本発明の第４の実施形態に係る
ＭＩＳ型トランジスタの製造方法の工程順の断面構成を
示している。
【００９８】まず、図１１（ａ）に示すように、Ｐ型シ
リコンからなる半導体基板１１に対して、Ｎ型の不純物
イオン、例えばヒ素イオンを用いて、注入エネルギーが
１４０ｋｅＶ程度で注入ドーズ量が１×１０12／ｃｍ2
程度のイオン注入を行なう。続いて、Ｎ型の不純物イオ
ン、例えばリンイオンを用いて、注入エネルギーが２６
０ｋｅＶ程度で注入ドーズ量が４×１０12／ｃｍ2 程度
のイオン注入を行ない、さらに、注入エネルギーが５４
０ｋｅＶ程度で、注入ドーズ量が１×１０13／ｃｍ2 程
度のイオン注入を行なう。イオン注入に続いて、昇温レ
ートが約１００℃／秒で、約９００℃〜１０２５℃の高
温にまで昇温し、この温度を１秒〜１０秒間程度保持す
る急速熱処理を行なうことにより、半導体基板１１の上
部に、リンイオンが拡散してなるＮ型ウエル１１ａと該
Ｎ型ウエル１１ａの上部にヒ素イオンが拡散してなるＮ
型チャネル拡散層１５を形成する。ここで、Ｎ型チャネ
ル拡散層１５にはヒ素イオンを用いたが、アンチモンで
も良く、また、ヒ素とアンチモンとの混合物でも良い。
なお、ここでは、ヒ素とリンとのイオン注入の順序は問
われない。
リコンからなる半導体基板１１に対して、Ｎ型の不純物
イオン、例えばヒ素イオンを用いて、注入エネルギーが
１４０ｋｅＶ程度で注入ドーズ量が１×１０12／ｃｍ2
程度のイオン注入を行なう。続いて、Ｎ型の不純物イオ
ン、例えばリンイオンを用いて、注入エネルギーが２６
０ｋｅＶ程度で注入ドーズ量が４×１０12／ｃｍ2 程度
のイオン注入を行ない、さらに、注入エネルギーが５４
０ｋｅＶ程度で、注入ドーズ量が１×１０13／ｃｍ2 程
度のイオン注入を行なう。イオン注入に続いて、昇温レ
ートが約１００℃／秒で、約９００℃〜１０２５℃の高
温にまで昇温し、この温度を１秒〜１０秒間程度保持す
る急速熱処理を行なうことにより、半導体基板１１の上
部に、リンイオンが拡散してなるＮ型ウエル１１ａと該
Ｎ型ウエル１１ａの上部にヒ素イオンが拡散してなるＮ
型チャネル拡散層１５を形成する。ここで、Ｎ型チャネ
ル拡散層１５にはヒ素イオンを用いたが、アンチモンで
も良く、また、ヒ素とアンチモンとの混合物でも良い。
なお、ここでは、ヒ素とリンとのイオン注入の順序は問
われない。
【００９９】次に、図１１（ｂ）に示すように、膜厚が
約２．２ｎｍの熱酸化膜等からなるゲート絶縁膜１２を
形成する。続いて、ゲート酸化膜１２上に膜厚が約２５
０ｎｍ程度の多結晶シリコン膜を堆積した後、堆積した
多結晶シリコン膜からゲート電極１３を形成する。ここ
で、ゲート電極１３はポリメタルゲート構造としても良
い。
約２．２ｎｍの熱酸化膜等からなるゲート絶縁膜１２を
形成する。続いて、ゲート酸化膜１２上に膜厚が約２５
０ｎｍ程度の多結晶シリコン膜を堆積した後、堆積した
多結晶シリコン膜からゲート電極１３を形成する。ここ
で、ゲート電極１３はポリメタルゲート構造としても良
い。
【０１００】次に、図１１（ｃ）に示すように、ゲート
電極１３をマスクとしてＮ型ウエル１１ａに、注入エネ
ルギーが６ｋｅＶ程度で、注入ドーズ量が１×１０15／
ｃｍ 2 程度のシリコンをイオン注入することにより、Ｎ
型チャネル拡散層１５の上部に、ごく浅い接合面を持つ
シリコンからなるアモルファス層１９Ａを形成する。こ
こでも、アモルファス層１９Ａを形成する原子にゲルマ
ニウムを用いてもよい。
電極１３をマスクとしてＮ型ウエル１１ａに、注入エネ
ルギーが６ｋｅＶ程度で、注入ドーズ量が１×１０15／
ｃｍ 2 程度のシリコンをイオン注入することにより、Ｎ
型チャネル拡散層１５の上部に、ごく浅い接合面を持つ
シリコンからなるアモルファス層１９Ａを形成する。こ
こでも、アモルファス層１９Ａを形成する原子にゲルマ
ニウムを用いてもよい。
【０１０１】次に、図１１（ｄ）に示すように、ゲート
電極１３をマスクとしてＮ型ウエル１１ａに、Ｎ型の不
純物イオン、例えばヒ素イオンを、注入エネルギーが１
３０ｋｅＶ程度、注入ドーズ量が７×１０13／ｃｍ2 程
度でイオン注入することにより、Ｎ型ウエル１１ａにお
けるアモルファス層１９Ａのａ／ｃ界面よりも深い位置
に接合面を持つヒ素イオン注入層１７Ａを形成する。
電極１３をマスクとしてＮ型ウエル１１ａに、Ｎ型の不
純物イオン、例えばヒ素イオンを、注入エネルギーが１
３０ｋｅＶ程度、注入ドーズ量が７×１０13／ｃｍ2 程
度でイオン注入することにより、Ｎ型ウエル１１ａにお
けるアモルファス層１９Ａのａ／ｃ界面よりも深い位置
に接合面を持つヒ素イオン注入層１７Ａを形成する。
【０１０２】次に、図１２（ａ）に示すように、ゲート
電極１３をマスクとしてＮ型ウエル１１ａに、Ｐ型の不
純物イオン、例えばボロンイオンを、注入エネルギーが
２ｋｅＶ程度、注入ドーズ量が６×１０13／ｃｍ2 程度
で、５回に分けてイオン注入する。このときのボロンイ
オンの注入飛程は約１４ｎｍ以下とすることが好まし
い。各イオン注入後に、昇温レートが約１００℃／秒
で、約９００℃〜１０５０℃の高温にまで昇温し、この
温度を最大で１０秒間程度保持する急速熱処理をそれぞ
れ行なうことにより、Ｎ型ウエル１１ａにおけるアモル
ファス層１９Ａのａ／ｃ界面の下側に、転位ループ欠陥
層１９が形成される。これと同時に、ボロンイオンが拡
散することにより、転位ループ欠陥層１９よりも深い接
合面を持つＰ型エクステンション高濃度拡散層２６が形
成され、該高濃度拡散層２６の下側にヒ素イオン注入層
１７Ａからヒ素イオンが拡散することにより、Ｎ型ポケ
ット拡散層１７とがそれぞれ形成される。
電極１３をマスクとしてＮ型ウエル１１ａに、Ｐ型の不
純物イオン、例えばボロンイオンを、注入エネルギーが
２ｋｅＶ程度、注入ドーズ量が６×１０13／ｃｍ2 程度
で、５回に分けてイオン注入する。このときのボロンイ
オンの注入飛程は約１４ｎｍ以下とすることが好まし
い。各イオン注入後に、昇温レートが約１００℃／秒
で、約９００℃〜１０５０℃の高温にまで昇温し、この
温度を最大で１０秒間程度保持する急速熱処理をそれぞ
れ行なうことにより、Ｎ型ウエル１１ａにおけるアモル
ファス層１９Ａのａ／ｃ界面の下側に、転位ループ欠陥
層１９が形成される。これと同時に、ボロンイオンが拡
散することにより、転位ループ欠陥層１９よりも深い接
合面を持つＰ型エクステンション高濃度拡散層２６が形
成され、該高濃度拡散層２６の下側にヒ素イオン注入層
１７Ａからヒ素イオンが拡散することにより、Ｎ型ポケ
ット拡散層１７とがそれぞれ形成される。
【０１０３】第４の実施形態においても、Ｎ型ポケット
拡散層１７を形成するヒ素イオンと、Ｐ型エクステンシ
ョン高濃度拡散層２６を形成するフッ化ボロンとの各イ
オン注入の順序は問われない。また、Ｎ型ポケット拡散
層１７は必ずしも設ける必要はない。
拡散層１７を形成するヒ素イオンと、Ｐ型エクステンシ
ョン高濃度拡散層２６を形成するフッ化ボロンとの各イ
オン注入の順序は問われない。また、Ｎ型ポケット拡散
層１７は必ずしも設ける必要はない。
【０１０４】次に、図１２（ｂ）に示すように、ＣＶＤ
法により、半導体基板１１上にゲート電極１３を含む全
面にわたって、例えば、膜厚が５０ｎｍ程度の窒化シリ
コンからなる絶縁膜を堆積し、堆積した絶縁膜に対して
基板面に垂直な方向に強い異方性エッチングを行なっ
て、ゲート電極１３の側面に絶縁膜からなるサイドウォ
ール１４を形成する。
法により、半導体基板１１上にゲート電極１３を含む全
面にわたって、例えば、膜厚が５０ｎｍ程度の窒化シリ
コンからなる絶縁膜を堆積し、堆積した絶縁膜に対して
基板面に垂直な方向に強い異方性エッチングを行なっ
て、ゲート電極１３の側面に絶縁膜からなるサイドウォ
ール１４を形成する。
【０１０５】次に、図１２（ｃ）に示すように、ゲート
電極１３及びサイドウォール１４をマスクとして、Ｎ型
ウエル１１ａにＰ型の不純物イオン、例えばフッ化ボロ
ンイオンを用いて、注入エネルギーが３０ｋｅＶ程度で
注入ドーズ量が３×１０15／ｃｍ2 程度のイオン注入を
行なう。イオン注入に続いて、昇温レートが約１００℃
／秒で、約１０００℃〜１０５０℃の高温にまで昇温
し、この温度を最大で１０秒間程度保持する急速熱処理
を行なうことにより、Ｐ型エクステンション高濃度拡散
層２６の外側に位置するソースドレイン形成領域に、Ｐ
型エクステンション高濃度拡散層２６よりも深い接合面
を持ち、ボロンイオンが拡散してなるＰ型高濃度拡散層
１８を形成する。
電極１３及びサイドウォール１４をマスクとして、Ｎ型
ウエル１１ａにＰ型の不純物イオン、例えばフッ化ボロ
ンイオンを用いて、注入エネルギーが３０ｋｅＶ程度で
注入ドーズ量が３×１０15／ｃｍ2 程度のイオン注入を
行なう。イオン注入に続いて、昇温レートが約１００℃
／秒で、約１０００℃〜１０５０℃の高温にまで昇温
し、この温度を最大で１０秒間程度保持する急速熱処理
を行なうことにより、Ｐ型エクステンション高濃度拡散
層２６の外側に位置するソースドレイン形成領域に、Ｐ
型エクステンション高濃度拡散層２６よりも深い接合面
を持ち、ボロンイオンが拡散してなるＰ型高濃度拡散層
１８を形成する。
【０１０６】以上説明したように、第４の実施形態は、
図１２（ａ）に示すエクステンション層の注入工程にお
いて、ボロンイオンを低ドーズで５回に分けてイオン注
入し、各イオン注入後にそれぞれ熱処理を行なうことに
より、半導体基板１１の結晶性の回復を図っている。こ
れにより、シリコンイオンの注入により形成された浅い
アモルファス層１９Ａのａ／ｃ界面が半導体基板１１の
深部に移動しないようにすることができる。その結果、
Ｐ型エクステンション高濃度拡散層２６の浅い接合を確
実に維持できると共に、ボロンイオンのドーズロス現象
を確実に抑制できる。
図１２（ａ）に示すエクステンション層の注入工程にお
いて、ボロンイオンを低ドーズで５回に分けてイオン注
入し、各イオン注入後にそれぞれ熱処理を行なうことに
より、半導体基板１１の結晶性の回復を図っている。こ
れにより、シリコンイオンの注入により形成された浅い
アモルファス層１９Ａのａ／ｃ界面が半導体基板１１の
深部に移動しないようにすることができる。その結果、
Ｐ型エクステンション高濃度拡散層２６の浅い接合を確
実に維持できると共に、ボロンイオンのドーズロス現象
を確実に抑制できる。
【０１０７】なお、ボロンの複数回の注入は、Ｎ型ウエ
ル１１ａがアモルファス化しない程度のドーズ量で行な
うことが好ましい。
ル１１ａがアモルファス化しない程度のドーズ量で行な
うことが好ましい。
【０１０８】また、図１２（ａ）に示す工程における急
速熱処理を行なうよりも前で且つゲート電極１３を形成
するよりも後に、半導体基板１１の露出面を絶縁膜によ
り覆うことが好ましい。このようにすると、ボロンイオ
ンのドーズロスをより確実に防止することができる。具
体的には、減圧ＣＶＤ法等により、例えば膜厚が２ｎｍ
程度のシリコン窒化膜を堆積した後、該シリコン窒化膜
を介してフッ化ボロンのイオン注入を行なう。但し、シ
リコン窒化膜は熱処理後に除去することが好ましい。
速熱処理を行なうよりも前で且つゲート電極１３を形成
するよりも後に、半導体基板１１の露出面を絶縁膜によ
り覆うことが好ましい。このようにすると、ボロンイオ
ンのドーズロスをより確実に防止することができる。具
体的には、減圧ＣＶＤ法等により、例えば膜厚が２ｎｍ
程度のシリコン窒化膜を堆積した後、該シリコン窒化膜
を介してフッ化ボロンのイオン注入を行なう。但し、シ
リコン窒化膜は熱処理後に除去することが好ましい。
【０１０９】なお、第１〜第４の実施形態において、ソ
ースドレイン拡散層であるＰ型高濃度拡散層１８を形成
するための不純物イオンとして、フッ化ボロンに代えて
ボロンを用いてもよい。但し、ボロンの場合の注入条件
は、注入エネルギーを５ｋｅＶ程度とし、注入ドーズ量
を３×１０15／ｃｍ2 程度とすることが好ましい。
ースドレイン拡散層であるＰ型高濃度拡散層１８を形成
するための不純物イオンとして、フッ化ボロンに代えて
ボロンを用いてもよい。但し、ボロンの場合の注入条件
は、注入エネルギーを５ｋｅＶ程度とし、注入ドーズ量
を３×１０15／ｃｍ2 程度とすることが好ましい。
【０１１０】また、第１〜第４の実施形態において、Ｐ
型ＭＩＳトランジスタを例として説明したが、Ｎ型ＭＩ
Ｓトランジスタであっても良く、例えばＮ型のエクステ
ンション高濃度拡散層を形成する不純物イオンに、ヒ素
（Ａｓ）又はアンチモン（Ｓｂ）を用いても同様の効果
を得ることができる。
型ＭＩＳトランジスタを例として説明したが、Ｎ型ＭＩ
Ｓトランジスタであっても良く、例えばＮ型のエクステ
ンション高濃度拡散層を形成する不純物イオンに、ヒ素
（Ａｓ）又はアンチモン（Ｓｂ）を用いても同様の効果
を得ることができる。
【０１１１】
【発明の効果】本発明に係る半導体装置及びその製造方
法によると、ゲート電極の側方のごく浅い領域に転位ル
ープ欠陥層を設けることにより、不純物原子のドーズロ
スを抑制できるため、装置の駆動力を低下させることな
く該装置の微細化を実現できる。
法によると、ゲート電極の側方のごく浅い領域に転位ル
ープ欠陥層を設けることにより、不純物原子のドーズロ
スを抑制できるため、装置の駆動力を低下させることな
く該装置の微細化を実現できる。
【図１】本発明の第１の実施形態に係るＭＩＳ型トラン
ジスタを示す構成断面図である。
ジスタを示す構成断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係
るＭＩＳ型トランジスタの製造方法を示す工程順の構成
断面図である。
るＭＩＳ型トランジスタの製造方法を示す工程順の構成
断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るＭＩＳ型トランジスタの製造方法を示す工程順の構
成断面図である。
係るＭＩＳ型トランジスタの製造方法を示す工程順の構
成断面図である。
【図４】本発明の第１の実施形態に係るＭＩＳトランジ
スタにおける、アモルファス層によるａ／ｃ界面、ボロ
ン、フッ素、格子間シリコンの各基板表面からの深さと
不純物濃度との関係を示すグラフである。
スタにおける、アモルファス層によるａ／ｃ界面、ボロ
ン、フッ素、格子間シリコンの各基板表面からの深さと
不純物濃度との関係を示すグラフである。
【図５】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造方法における、フッ化ボロンイオンの注入直
後及び熱処理後におけるボロンイオンの不純物濃度分布
を従来例と比較して表わしたグラフである。
スタの製造方法における、フッ化ボロンイオンの注入直
後及び熱処理後におけるボロンイオンの不純物濃度分布
を従来例と比較して表わしたグラフである。
【図６】（ａ）〜（ｄ）は本発明の第２の実施形態に係
るＭＩＳ型トランジスタの製造方法を示す工程順の構成
断面図である。
るＭＩＳ型トランジスタの製造方法を示す工程順の構成
断面図である。
【図７】（ａ）〜（ｃ）は本発明の第２の実施形態に係
るＭＩＳ型トランジスタの製造方法を示す工程順の構成
断面図である。
るＭＩＳ型トランジスタの製造方法を示す工程順の構成
断面図である。
【図８】（ａ）〜（ｄ）は本発明の第３の実施形態に係
るＭＩＳ型トランジスタの製造方法を示す工程順の構成
断面図である。
るＭＩＳ型トランジスタの製造方法を示す工程順の構成
断面図である。
【図９】（ａ）及び（ｂ）は本発明の第３の実施形態に
係るＭＩＳ型トランジスタの製造方法を示す工程順の構
成断面図である。
係るＭＩＳ型トランジスタの製造方法を示す工程順の構
成断面図である。
【図１０】本発明の第３の実施形態に係るＭＩＳトラン
ジスタにおける、転位ループ欠陥層の基板表面からの位
置と、ボロンの注入直後及びアニール後の濃度分布とを
示すグラフである。
ジスタにおける、転位ループ欠陥層の基板表面からの位
置と、ボロンの注入直後及びアニール後の濃度分布とを
示すグラフである。
【図１１】（ａ）〜（ｄ）は本発明の第４の実施形態に
係るＭＩＳ型トランジスタの製造方法を示す工程順の構
成断面図である。
係るＭＩＳ型トランジスタの製造方法を示す工程順の構
成断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第４の実施形態に
係るＭＩＳ型トランジスタの製造方法を示す工程順の構
成断面図である。
係るＭＩＳ型トランジスタの製造方法を示す工程順の構
成断面図である。
【図１３】（ａ）〜（ｃ）は従来のＭＩＳ型トランジス
タの製造方法を示す工程順の構成断面図である。
タの製造方法を示す工程順の構成断面図である。
【図１４】（ａ）及び（ｂ）は従来のＭＩＳ型トランジ
スタの製造方法を示す工程順の構成断面図である。
スタの製造方法を示す工程順の構成断面図である。
【図１５】従来のＭＩＳトランジスタにおけるボロンの
注入直後及びアニール後の濃度分布を示すグラフであ
る。
注入直後及びアニール後の濃度分布を示すグラフであ
る。
１１ 半導体基板
１１ａ Ｎ型ウエル
１２ ゲート絶縁膜
１３ ゲート電極
１４ サイドウォール
１５ Ｎ型チャネル拡散層
１６ Ｐ型エクステンション高濃度拡散層
２６ Ｐ型エクステンション高濃度拡散層
１７ Ｎ型ポケット拡散層
１７Ａ ヒ素イオン注入層
１８ Ｐ型高濃度拡散層
１９Ａ アモルファス層
１９ 転位ループ欠陥層
Claims (18)
- 【請求項１】 半導体領域上にゲート絶縁膜を介して形
成されたゲート電極と、 前記半導体領域における前記ゲート電極の側方に形成さ
れた第１導電型のエクステンション高濃度拡散層と、 前記半導体領域における前記ゲート電極の側方の領域で
且つ前記エクステンション高濃度拡散層の注入飛程より
も浅い位置に形成された転位ループ欠陥層と、 前記エクステンション高濃度拡散層の下側に形成された
第２導電型のポケット拡散層と を備えていることを特徴
とする半導体装置。 - 【請求項２】 半導体領域上にゲート絶縁膜を介して形
成されたゲート電極と、 前記半導体領域における前記ゲート電極の側方に形成さ
れた第１導電型のエクステンション高濃度拡散層と、 前記半導体領域における前記ゲート電極の側方の領域で
且つ前記エクステンション高濃度拡散層の注入飛程より
も浅い位置に形成された転位ループ欠陥層とを備え、 前記転位ループ欠陥層にはフッ素が偏析していることを
特徴とする半導体装置。 - 【請求項３】 半導体領域上にゲート絶縁膜を介して形
成されたゲート電極と、 前記半導体領域における前記ゲート電極の側方に形成さ
れた第１導電型のエクステンション高濃度拡散層と、 前記半導体領域における前記ゲート電極の側方の領域で
且つ前記エクステンション高濃度拡散層の注入飛程より
も浅い位置に形成された転位ループ欠陥層と、 前記半導体領域上における前記ゲート電極の側面に形成
されたサイドウォールと、 前記半導体領域における前記サイドウォールの側方で且
つ前記エクステンション高濃度拡散層の外側に接するよ
うに形成され、前記エクステンション高濃度拡散層より
も深い接合面を持つ第１導電型の高濃度拡散層とを備え
ていることを特徴とする半導体装置。 - 【請求項４】 前記転位ループ欠陥層にはフッ素が偏析
していることを特徴とする請求項１に記載の半導体装
置。 - 【請求項５】 前記半導体領域上における前記ゲート電
極の側面に形成されたサイドウォールと、 前記半導体領域における前記サイドウォールの側方で且
つ前記エクステンション高濃度拡散層の外側に接するよ
うに形成され、前記エクステンション高濃度拡散層より
も深い接合面を持つ第１導電型の高濃度拡散層とをさら
に備えていることを特徴とする請求項１、２及び４のう
ちのいずれか１項に記載の半導体装置。 - 【請求項６】 半導体領域上にゲート絶縁膜を介してゲ
ート電極を形成する第１の工程と、 前記ゲート電極をマスクとして、前記半導体領域にIV族
元素からなるイオンを注入することにより、前記半導体
領域の上部にアモルファス層を形成する第２の工程と、 前記ゲート電極をマスクとして、前記半導体領域に、第
１導電型の第１の不純物を注入飛程が前記アモルファス
層よりも深い位置にまで到達するように注入する第３の
工程と、 前記半導体領域に対して熱処理を行なうことにより、前
記半導体領域の上部に、前記第１の不純物が拡散してな
り、前記アモルファス層よりも接合位置が深い第１導電
型のエクステンション高濃度拡散層を形成する第４の工
程とを備え、前記第３の工程は、前記ゲート電極をマスクとして、前
記半導体領域に、第２導電型の第２の不純物を注入飛程
が前記アモルファス層よりも深い位置にまで到達するよ
うに注入する工程を含み、 前記第４の工程は、前記エクステンション高濃度拡散の
下側に、前記第２の不純物が拡散してなる第２導電型の
ポケット拡散層を形成する工程を含む ことを特徴とする
半導体装置の製造方法。 - 【請求項７】 半導体領域上にゲート絶縁膜を介してゲ
ート電極を形成する第１の工程と、 前記ゲート電極をマスクとして、前記半導体領域に IV 族
元素からなるイオンを注入することにより、前記半導体
領域の上部にアモルファス層を形成する第２の工程と、 前記ゲート電極をマスクとして、前記半導体領域に、第
１導電型の第１の不純物を注入飛程が前記アモルファス
層よりも深い位置にまで到達するように注入する第３の
工程と、 前記半導体領域に対して熱処理を行なうことにより、前
記半導体領域の上部に、前記第１の不純物が拡散してな
り、前記アモルファス層よりも接合位置が深い第１導電
型のエクステンション高濃度拡散層を形成する第４の工
程と、 前記第４の工程よりも後に、前記ゲート電極の側面に絶
縁膜からなるサイドウォールを形成する第５の工程と、 前記ゲート電極及びサイドウォールをマスクとして、前
記半導体領域に第１導電型の第３の不純物を注入した
後、熱処理を行なうことにより、前記エクステンション
高濃度拡散層の外側に位置し、前記エクステンション高
濃度拡散層よりも深い接合面を持ち、前記第３の不純物
が拡散してなる第１導電型の高濃度拡散層を形成する第
６の工程とを備えていることを特徴とする半導体装置の
製造方法。 - 【請求項８】 半導体領域上にゲート絶縁膜を介してゲ
ート電極を形成する第１の工程と、 前記ゲート電極をマスクとして、前記半導体領域に IV 族
元素からなるイオンを注入することにより、前記半導体
領域の上部にアモルファス層を形成する第２の工程と、 前記ゲート電極をマスクとして、前記半導体領域に、第
１導電型の第１の不純物を注入飛程が前記アモルファス
層よりも深い位置にまで到達するように注入する第３の
工程と、 前記半導体領域に対して熱処理を行なうことにより、前
記半導体領域の上部に、前記第１の不純物が拡散してな
り、前記アモルファス層よりも接合位置が深い第１導電
型のエクステンション高濃度拡散層を形成する第４の工
程とを備え、 前記第１の不純物は、フッ化ボロン又はフッ素を含む分
子であることを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体領域上にゲート絶縁膜を介してゲ
ート電極を形成する第１の工程と、 前記ゲート電極をマスクとして、前記半導体領域に IV 族
元素からなるイオンを注入することにより、前記半導体
領域の上部にアモルファス層を形成する第２の工程と、 前記ゲート電極をマスクとして、前記半導体領域に、第
１導電型の第１の不純物を注入飛程が前記アモルファス
層よりも深い位置にまで到達するように注入する第３の
工程と、 前記半導体領域に対して熱処理を行なうことにより、前
記半導体領域の上部に、前記第１の不純物が拡散してな
り、前記アモルファス層よりも接合位置が深い第１導電
型のエクステンション高濃度拡散層を形成する第４の工
程とを備え、 前記第３の工程は、前記第１の不純物を、前記半導体領
域がアモルファス化するドーズ量以下で複数回に分けて
イオン注入すると共に、前記複数回のイオン注入後のそ
れぞれに熱処理を行なうことにより、前記半導体領域の
結晶性を回復する工程を含むことを特徴とする半導体装
置の製造方法。 - 【請求項１０】 半導体領域上にゲート絶縁膜を介して
ゲート電極を形成する第１の工程と、 前記ゲート電極をマスクとして、前記半導体領域に IV 族
元素からなるイオンを注入することにより、前記半導体
領域の上部にアモルファス層を形成する第２の工程と、 前記ゲート電極をマスクとして、前記半導体領域に、第
１導電型の第１の不純物を注入飛程が前記アモルファス
層よりも深い位置にまで到達するように注入する第３の
工程と、 前記半導体領域に対して熱処理を行なうことにより、前
記半導体領域の上部に、前記第１の不純物が拡散してな
り、前記アモルファス層よりも接合位置が深い第１導電
型のエクステンション高濃度拡散層を形成する第４の工
程と、 前記第１の工程と前記第３の工程との間に、前記半導体
領域上にその露出部分を覆う絶縁膜を形成する第５の工
程とを備えていることを特徴とする半導体装置の製造方
法。 - 【請求項１１】 前記第４の工程よりも後に、 前記ゲート電極の側面に絶縁膜からなるサイドウォール
を形成する工程と、 前記ゲート電極及びサイドウォールをマスクとして、前
記半導体領域に第１導電型の第３の不純物を注入した
後、熱処理を行なうことにより、前記エクステンション
高濃度拡散層の外側に位置し、前記エクステンション高
濃度拡散層よりも深い接合面を持ち、前記第３の不純物
が拡散してなる第１導電型の高濃度拡散層を形成する工
程とをさらに備えていることを特徴とする請求項６、
８、９及び１０のうちのいずれか１項に記載の半導体装
置の製造方法。 - 【請求項１２】 前記第１不純物は、フッ化ボロン又は
フッ素を含む分子であることを特徴とする請求項６、
７、９及び１０のうちのいずれか１項に記載の半導体装
置の製造方法。 - 【請求項１３】 前記第１の不純物は、ボロンであるこ
とを特徴とする請求項６、７、９及び１０のうちのいず
れか１項に記載の半導体装置の製造方法。 - 【請求項１４】 前記第３の工程は、前記第１の不純物
を、前記半導体領域がアモルファス化するドーズ量以下
で複数回に分けてイオン注入すると共に、前記複数回の
イオン注入後のそれぞれに熱処理を行なうことにより、
前記半導体領域の結晶性を回復する工程を含むことを特
徴とする請求項６、７、８及び１０のうちのいずれか１
項に記載の半導体装置の製造方法。 - 【請求項１５】 前記第１の工程と前記第３の工程との
間に、 前記半導体領域上にその露出部分を覆う絶縁膜を形成す
る工程をさらに備えていることを特徴とする請求項６〜
９のうちのいずれか１項に記載の半導体装置の製造方
法。 - 【請求項１６】 前記IV族元素は、シリコン又はゲルマ
ニウムであることを特徴とする請求項６〜１５のうちの
いずれか１項に記載の半導体装置の製造方法。 - 【請求項１７】 前記第２の工程は、前記IV族元素から
なるイオンを前記半導体領域がアモルファス化するドー
ズ量以上で注入することを特徴とする請求項６〜１６の
うちのいずれか１項に記載の半導体装置の製造方法。 - 【請求項１８】 前記第３の工程は、前記第１の不純物
をその注入飛程が約１４ｎｍ以下となるように注入する
ことを特徴とする請求項６〜１７のうちのいずれか１項
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001299461A JP3523627B2 (ja) | 2000-10-26 | 2001-09-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-327103 | 2000-10-26 | ||
| JP2000327103 | 2000-10-26 | ||
| JP2001299461A JP3523627B2 (ja) | 2000-10-26 | 2001-09-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002203962A JP2002203962A (ja) | 2002-07-19 |
| JP3523627B2 true JP3523627B2 (ja) | 2004-04-26 |
Family
ID=26602844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001299461A Expired - Fee Related JP3523627B2 (ja) | 2000-10-26 | 2001-09-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3523627B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8350342B2 (en) | 2008-05-07 | 2013-01-08 | Panasonic Corporation | Semiconductor device |
-
2001
- 2001-09-28 JP JP2001299461A patent/JP3523627B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8350342B2 (en) | 2008-05-07 | 2013-01-08 | Panasonic Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002203962A (ja) | 2002-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4493536B2 (ja) | 半導体装置及びその製造方法 | |
| US6852610B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2848439B2 (ja) | 半導体装置の製造方法 | |
| KR100630767B1 (ko) | 에피택셜 영역을 구비하는 모스 트랜지스터의 제조방법 | |
| JP2006019727A (ja) | 勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン及び／又は延長部をもつ、歪みｐ型ｍｏｓｆｅｔの構造及びこれを製造する方法 | |
| JP2008085253A (ja) | 半導体装置の製造方法 | |
| WO2012055143A1 (zh) | 晶体管及其制造方法 | |
| US7429771B2 (en) | Semiconductor device having halo implanting regions | |
| US6432802B1 (en) | Method for fabricating semiconductor device | |
| WO2011113268A1 (zh) | 半导体器件及其制造方法 | |
| KR20060017525A (ko) | 반도체 장치 및 반도체 장치 제조 방법 | |
| JP3523627B2 (ja) | 半導体装置及びその製造方法 | |
| JP2733082B2 (ja) | Ｍｏｓ装置の製法 | |
| JP4167381B2 (ja) | 半導体装置の製造方法 | |
| US6630386B1 (en) | CMOS manufacturing process with self-amorphized source/drain junctions and extensions | |
| JP3574613B2 (ja) | 半導体装置の製造方法 | |
| JP3744895B2 (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| JPS61230373A (ja) | 半導体装置の製造方法 | |
| JP2005294341A (ja) | 半導体装置の製造方法 | |
| JP5338042B2 (ja) | 電界効果トランジスタの製造方法 | |
| KR100705233B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH11243065A (ja) | 半導体装置の製造方法および導電性シリコン膜の形成方法 | |
| KR100604046B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH09162396A (ja) | 半導体装置の製造方法 | |
| KR100567030B1 (ko) | 트랜지스터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031211 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040206 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |