JPH09162174A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09162174A JPH09162174A JP7324450A JP32445095A JPH09162174A JP H09162174 A JPH09162174 A JP H09162174A JP 7324450 A JP7324450 A JP 7324450A JP 32445095 A JP32445095 A JP 32445095A JP H09162174 A JPH09162174 A JP H09162174A
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 固相拡散源の多結晶シリコン膜を除去する際
のエッチング終点を正確に検出でき、浅い接合を形成す
ることのできる半導体装置の製造方法を提供する。 【解決手段】 シリコン基板表面に選択的にフィールド
酸化膜２を形成し、これによって分離された素子形成領
域上にゲート絶縁膜３を介して側面に窒化膜サイドウォ
ールを有するゲート電極を形成した後、全面にＳｉＧｅ
膜６を形成する工程（図１（ａ））と、ＳｉＧｅ膜６中
にＢＦ2 イオンを注入する工程（図１（ｂ））と、Ｓｉ
Ｇｅ膜６該膜の所定のガスの雰囲気内におけるプラズマ
中での特有の発光スペクトルをモニタしながらドライエ
ッチングしてゲート電極４側面にサイドウォール８を形
成する工程（図１（ｃ））と、素子形成領域に対してＢ
Ｆ2イオンを注入し、熱処理を施してシリコン基板１表
面側に拡散層を形成する工程（図１（ｄ））とを有す
る。
のエッチング終点を正確に検出でき、浅い接合を形成す
ることのできる半導体装置の製造方法を提供する。 【解決手段】 シリコン基板表面に選択的にフィールド
酸化膜２を形成し、これによって分離された素子形成領
域上にゲート絶縁膜３を介して側面に窒化膜サイドウォ
ールを有するゲート電極を形成した後、全面にＳｉＧｅ
膜６を形成する工程（図１（ａ））と、ＳｉＧｅ膜６中
にＢＦ2 イオンを注入する工程（図１（ｂ））と、Ｓｉ
Ｇｅ膜６該膜の所定のガスの雰囲気内におけるプラズマ
中での特有の発光スペクトルをモニタしながらドライエ
ッチングしてゲート電極４側面にサイドウォール８を形
成する工程（図１（ｃ））と、素子形成領域に対してＢ
Ｆ2イオンを注入し、熱処理を施してシリコン基板１表
面側に拡散層を形成する工程（図１（ｄ））とを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＬＳＩとし
てメモリ系、ロジック系デバイスに用いられる半導体装
置の製造方法に関する。
てメモリ系、ロジック系デバイスに用いられる半導体装
置の製造方法に関する。
【０００２】
【従来の技術】近年、ＭＯＳＦＥＴの高集積化および微
細化が進み、デバイスサイズの縮小化のためにもｐ／ｎ
接合設計条件は、微細化のスケーリングに合わせていく
必要がある。このスケーリング則に適合するために、Ｍ
ＯＳ型素子のソース、ドレインなどの拡散層ｐ／ｎ接合
を浅くしていく技術やチャネル濃度の制御、不純物の打
ち返し技術、さらにはソース、ドレイン部などのせり上
げ技術などさまざまな技術が提案されている。
細化が進み、デバイスサイズの縮小化のためにもｐ／ｎ
接合設計条件は、微細化のスケーリングに合わせていく
必要がある。このスケーリング則に適合するために、Ｍ
ＯＳ型素子のソース、ドレインなどの拡散層ｐ／ｎ接合
を浅くしていく技術やチャネル濃度の制御、不純物の打
ち返し技術、さらにはソース、ドレイン部などのせり上
げ技術などさまざまな技術が提案されている。
【０００３】例えば、「アイ・イー・ディ・エム・プロ
シーディングス」（IEDM proceedings,119-122,1993 ）
には、ゲート電極側壁サイドウォールにリンがドープさ
れた酸化膜であるＰＳＧ膜を用い、これを熱処理するこ
とにより該ＰＳＧ膜から半導体基板表面側にリンを拡散
させてｐ／ｎ接合を形成する方法が開示されている。ま
た、「ＶＬＳＩ・シンポジウム・プロシーディングス」
（VLSI symposium,1994）には、半導体基板上にシリコ
ン酸化膜と多結晶シリコン膜を堆積した後、多結晶シリ
コン膜中にＢＦ2 イオンを注入し、熱処理を施して半導
体基板表面にボロンを拡散させ、さらに堆積していた多
結晶シリコン膜を除去してｐ／ｎ接合を形成する技術が
開示されている。しかし、これら技術には次のような問
題点がある。前者においては、浅い拡散層を形成するた
めのゲート電極側壁のＰＳＧ膜のリン濃度の制御性に欠
け、さらにはＣＭＯＳ構造を作製する場合には逆導電型
の不純物を含む酸化膜を堆積してサイドウォール形成の
ためのエッチバックを行う必要があり、工程数が増加し
てしまうなどの問題点がある。後者においては、浅い拡
散層形成に対してシリコン酸化膜および多結晶シリコン
膜の２層を介してのＢの固相拡散を利用しており、導入
量の再現性および拡散深さの制御性が難しくなるという
問題点がある。
シーディングス」（IEDM proceedings,119-122,1993 ）
には、ゲート電極側壁サイドウォールにリンがドープさ
れた酸化膜であるＰＳＧ膜を用い、これを熱処理するこ
とにより該ＰＳＧ膜から半導体基板表面側にリンを拡散
させてｐ／ｎ接合を形成する方法が開示されている。ま
た、「ＶＬＳＩ・シンポジウム・プロシーディングス」
（VLSI symposium,1994）には、半導体基板上にシリコ
ン酸化膜と多結晶シリコン膜を堆積した後、多結晶シリ
コン膜中にＢＦ2 イオンを注入し、熱処理を施して半導
体基板表面にボロンを拡散させ、さらに堆積していた多
結晶シリコン膜を除去してｐ／ｎ接合を形成する技術が
開示されている。しかし、これら技術には次のような問
題点がある。前者においては、浅い拡散層を形成するた
めのゲート電極側壁のＰＳＧ膜のリン濃度の制御性に欠
け、さらにはＣＭＯＳ構造を作製する場合には逆導電型
の不純物を含む酸化膜を堆積してサイドウォール形成の
ためのエッチバックを行う必要があり、工程数が増加し
てしまうなどの問題点がある。後者においては、浅い拡
散層形成に対してシリコン酸化膜および多結晶シリコン
膜の２層を介してのＢの固相拡散を利用しており、導入
量の再現性および拡散深さの制御性が難しくなるという
問題点がある。
【０００４】そこで、上述の各問題を解決する方法とし
て、特開平4-188632号公報には以下のような方法が開示
されている。
て、特開平4-188632号公報には以下のような方法が開示
されている。
【０００５】図４は上記公報に開示された製造方法によ
り製造された半導体装置の断面図である。
り製造された半導体装置の断面図である。
【０００６】まず、ｐ型半導体基板１００中にＮ型ウェ
ル１０１およびフィールド酸化膜１０２を形成し、さら
にゲート酸化膜１０３を介してゲート電極１０４および
シリコン酸化膜サイドウォール１０５を形成する。その
後、全面に多結晶シリコン膜１０６を堆積し、次いでフ
ォトレジストをマスクとしてヒ素，ボロンを多結晶シリ
コン膜中に注入し、熱処理を行うことにより該多結晶シ
リコン膜よりシリコン基板表面側へＢを固相拡散させて
高濃度のｎ型拡散層１０７およびｐ型拡散層１０８を形
成する。さらに、被覆性の悪い条件で高融点金属をマス
クとして、ゲート電極１０４側壁の多結晶シリコン膜１
０６を除去し、ゲート−ソース、ドレイン間短絡を防
ぐ。このようにして作製すれば、多結晶シリコン膜を介
した不純物の固相拡散により、浅い拡散層を形成するこ
とができる。
ル１０１およびフィールド酸化膜１０２を形成し、さら
にゲート酸化膜１０３を介してゲート電極１０４および
シリコン酸化膜サイドウォール１０５を形成する。その
後、全面に多結晶シリコン膜１０６を堆積し、次いでフ
ォトレジストをマスクとしてヒ素，ボロンを多結晶シリ
コン膜中に注入し、熱処理を行うことにより該多結晶シ
リコン膜よりシリコン基板表面側へＢを固相拡散させて
高濃度のｎ型拡散層１０７およびｐ型拡散層１０８を形
成する。さらに、被覆性の悪い条件で高融点金属をマス
クとして、ゲート電極１０４側壁の多結晶シリコン膜１
０６を除去し、ゲート−ソース、ドレイン間短絡を防
ぐ。このようにして作製すれば、多結晶シリコン膜を介
した不純物の固相拡散により、浅い拡散層を形成するこ
とができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た特開平4-188632号公報に記載された半導体装置の製造
方法においては、多結晶シリコン膜を介した不純物の固
相拡散により、浅い拡散層を形成できるものの、以下の
ような問題がある。
た特開平4-188632号公報に記載された半導体装置の製造
方法においては、多結晶シリコン膜を介した不純物の固
相拡散により、浅い拡散層を形成できるものの、以下の
ような問題がある。
【０００８】固相拡散源の多結晶シリコン膜は全面に堆
積されており、固相拡散後の多結晶シリコン膜は被覆性
の悪い条件で堆積された高融点金属をマスクとしてその
一部が除去されるものの、他の部分は残されてしまい、
現在のデバイス微細化にはそぐわないという問題点があ
る。さらには、被覆性の悪い条件で堆積させた高融点金
属をマスクとするため、制御性に欠けるという問題点が
ある。
積されており、固相拡散後の多結晶シリコン膜は被覆性
の悪い条件で堆積された高融点金属をマスクとしてその
一部が除去されるものの、他の部分は残されてしまい、
現在のデバイス微細化にはそぐわないという問題点があ
る。さらには、被覆性の悪い条件で堆積させた高融点金
属をマスクとするため、制御性に欠けるという問題点が
ある。
【０００９】なお、全面に堆積していた多結晶シリコン
膜はエッチングにより除去することが可能である。しか
し、従来の反応性イオンエッチングでは、膜のエッチン
グ終点検出は、シリコンではプラズマ励起されたＳｉま
たはＳｉＸをモニタしており、Ｘにはエッチングに使用
されるガスによってＣｌやＢｒなどが用いられている。
このため、エッチングの際に多結晶シリコン膜とシリコ
ン基板との境界が判別できず、多結晶シリコン膜だけを
除去することは困難であり、精度良く多結晶シリコン膜
を除去してゲート電極−ソース、ドレイン間短絡を防
ぎ、かつ浅い接合を形成することは困難である。
膜はエッチングにより除去することが可能である。しか
し、従来の反応性イオンエッチングでは、膜のエッチン
グ終点検出は、シリコンではプラズマ励起されたＳｉま
たはＳｉＸをモニタしており、Ｘにはエッチングに使用
されるガスによってＣｌやＢｒなどが用いられている。
このため、エッチングの際に多結晶シリコン膜とシリコ
ン基板との境界が判別できず、多結晶シリコン膜だけを
除去することは困難であり、精度良く多結晶シリコン膜
を除去してゲート電極−ソース、ドレイン間短絡を防
ぎ、かつ浅い接合を形成することは困難である。
【００１０】本発明の目的は、上記各問題を解決し、シ
リコン基板表面に堆積された固相拡散源の多結晶シリコ
ン膜をエッチングによって除去する際のエッチング終点
を正確に検出でき、かつ、浅い接合を形成することので
きる半導体装置の製造方法を提供することにある。
リコン基板表面に堆積された固相拡散源の多結晶シリコ
ン膜をエッチングによって除去する際のエッチング終点
を正確に検出でき、かつ、浅い接合を形成することので
きる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板表面に選択的に絶縁層を形成
し、該絶縁層によって分離された素子形成領域上にゲー
ト絶縁膜を介して側面に絶縁層よりなる第１のサイドウ
ォールが設けられたゲート電極を形成した後、全面に固
相拡散源となる層を形成して前記シリコン基板表面側に
固相拡散により拡散層を形成する半導体装置の製造方法
において、前記固相拡散源となる層を、所定のガスの雰
囲気内におけるプラズマ中での発光スペクトルが前記シ
リコン基板に関する発光スペクトルと異なるシリコン膜
系の層より構成し、拡散層形成前または形成後において
前記シリコン膜系の層の一部もしくは全部を、該層の所
定のガスの雰囲気内におけるプラズマ中での特有の発光
スペクトルをモニタしながらドライエッチングして除去
する工程を含むことを特徴とする。
造方法は、シリコン基板表面に選択的に絶縁層を形成
し、該絶縁層によって分離された素子形成領域上にゲー
ト絶縁膜を介して側面に絶縁層よりなる第１のサイドウ
ォールが設けられたゲート電極を形成した後、全面に固
相拡散源となる層を形成して前記シリコン基板表面側に
固相拡散により拡散層を形成する半導体装置の製造方法
において、前記固相拡散源となる層を、所定のガスの雰
囲気内におけるプラズマ中での発光スペクトルが前記シ
リコン基板に関する発光スペクトルと異なるシリコン膜
系の層より構成し、拡散層形成前または形成後において
前記シリコン膜系の層の一部もしくは全部を、該層の所
定のガスの雰囲気内におけるプラズマ中での特有の発光
スペクトルをモニタしながらドライエッチングして除去
する工程を含むことを特徴とする。
【００１２】上記半導体装置の製造方法は、前記シリコ
ン膜系の層を、ＳｉＧｅ膜もしくはａ−ＳｉＧｅ膜また
はＧｅ膜もしくはａ−Ｇｅ膜を堆積することにより形成
する第１の工程と、前記堆積されたＳｉＧｅ膜もしくは
ａ−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜を、該
膜の所定のガスの雰囲気内におけるプラズマ中での特有
の発光スペクトルをモニタしながらドライエッチングし
て前記ゲート電極側面に第２のサイドウォールを形成す
る第２の工程と、前記素子形成領域に対してキャリアと
なる所定の不純物イオンを注入し、熱処理を施して前記
シリコン基板表面側に拡散層を形成する第３の工程と、
を含む製造方法であってもよい。
ン膜系の層を、ＳｉＧｅ膜もしくはａ−ＳｉＧｅ膜また
はＧｅ膜もしくはａ−Ｇｅ膜を堆積することにより形成
する第１の工程と、前記堆積されたＳｉＧｅ膜もしくは
ａ−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜を、該
膜の所定のガスの雰囲気内におけるプラズマ中での特有
の発光スペクトルをモニタしながらドライエッチングし
て前記ゲート電極側面に第２のサイドウォールを形成す
る第２の工程と、前記素子形成領域に対してキャリアと
なる所定の不純物イオンを注入し、熱処理を施して前記
シリコン基板表面側に拡散層を形成する第３の工程と、
を含む製造方法であってもよい。
【００１３】この場合、前記第１の工程にてＳｉＧｅ膜
もしくはａ−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ
膜が堆積された後に、該膜中に投影飛程を設定してキャ
リアとなる所定の不純物イオンを注入する工程を含む製
造方法であってもよい。さらに、前記第２の工程にてゲ
ート電極側面に第２のサイドウォールを形成した後に、
全面にチャネリング抑制のためのシリコン酸化膜を形成
する工程を含む製造方法であってもよい。
もしくはａ−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ
膜が堆積された後に、該膜中に投影飛程を設定してキャ
リアとなる所定の不純物イオンを注入する工程を含む製
造方法であってもよい。さらに、前記第２の工程にてゲ
ート電極側面に第２のサイドウォールを形成した後に、
全面にチャネリング抑制のためのシリコン酸化膜を形成
する工程を含む製造方法であってもよい。
【００１４】また、上記半導体装置の製造方法は、前記
シリコン膜系の層をＳｉＧｅ膜もしくはａ−ＳｉＧｅ膜
またはＧｅ膜もしくはａ−Ｇｅ膜を堆積することにより
形成し、さらに、その膜中にキャリアとなる所定の不純
物イオンを注入し、拡散層形成後に、前記ＳｉＧｅ膜も
しくはａ−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜
を、該膜の所定のガスの雰囲気内におけるプラズマ中で
の特有の発光スペクトルをモニタしながらドライエッチ
ングして除去する工程を含む製造方法であってもよい。
シリコン膜系の層をＳｉＧｅ膜もしくはａ−ＳｉＧｅ膜
またはＧｅ膜もしくはａ−Ｇｅ膜を堆積することにより
形成し、さらに、その膜中にキャリアとなる所定の不純
物イオンを注入し、拡散層形成後に、前記ＳｉＧｅ膜も
しくはａ−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜
を、該膜の所定のガスの雰囲気内におけるプラズマ中で
の特有の発光スペクトルをモニタしながらドライエッチ
ングして除去する工程を含む製造方法であってもよい。
【００１５】＜作用＞本発明によれば、固相拡散源とな
る層としてシリコン基板上にはＳｉＧｅ膜もしくはａ−
ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜が形成され
る。いずれの膜も所定のガスの雰囲気内におけるプラズ
マ中で特有の発光スペクトルを有しており、この発光ス
ペクトルの波長はシリコンにおけるそれとは異なるもの
となっている。したがって、その特有の発光スペクトル
をモニタしながらドライエッチングすれば、シリコン基
板との境界が判別可能となり、エッチング終点を正確に
検出できるので、シリコン基板がオーバーエッチングさ
れることはない。
る層としてシリコン基板上にはＳｉＧｅ膜もしくはａ−
ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜が形成され
る。いずれの膜も所定のガスの雰囲気内におけるプラズ
マ中で特有の発光スペクトルを有しており、この発光ス
ペクトルの波長はシリコンにおけるそれとは異なるもの
となっている。したがって、その特有の発光スペクトル
をモニタしながらドライエッチングすれば、シリコン基
板との境界が判別可能となり、エッチング終点を正確に
検出できるので、シリコン基板がオーバーエッチングさ
れることはない。
【００１６】また、シリコン基板表面側に形成される拡
散層は、第２のサイドウォールの膜下においては固相拡
散により形成されるので、その深さは浅いものとなる。
他方、第２のサイドウォール以外の部分においては、第
２のサイドウォールの膜下に形成される拡散層より深い
ものとなる。この深く形成された拡散層上にコンタクト
孔が形成されることから、本発明では、コンタクト孔形
成の際に孔が拡散層を突き抜けることはない。
散層は、第２のサイドウォールの膜下においては固相拡
散により形成されるので、その深さは浅いものとなる。
他方、第２のサイドウォール以外の部分においては、第
２のサイドウォールの膜下に形成される拡散層より深い
ものとなる。この深く形成された拡散層上にコンタクト
孔が形成されることから、本発明では、コンタクト孔形
成の際に孔が拡散層を突き抜けることはない。
【００１７】本発明のうち、第２の工程にてＳｉＧｅ膜
もしくはａ−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ
膜が堆積された後に、該膜中に投影飛程を設定してキャ
リアとなる所定の不純物イオンを注入する方法において
は、固相拡散源となるこれら層におけるキャリア濃度を
制御できるので、シリコン基板表面に固相拡散される領
域の深さおよびキャリア濃度の制御が可能となってい
る。
もしくはａ−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ
膜が堆積された後に、該膜中に投影飛程を設定してキャ
リアとなる所定の不純物イオンを注入する方法において
は、固相拡散源となるこれら層におけるキャリア濃度を
制御できるので、シリコン基板表面に固相拡散される領
域の深さおよびキャリア濃度の制御が可能となってい
る。
【００１８】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００１９】＜第１実施例＞図１は本発明の第１実施例
の半導体装置の製造方法の各工程を説明するための図
で、（ａ）〜（ｄ）は各工程の工程断面図である。
の半導体装置の製造方法の各工程を説明するための図
で、（ａ）〜（ｄ）は各工程の工程断面図である。
【００２０】まず、シリコン基板１上に十分に厚いフィ
ールド酸化膜２および膜厚８ｎｍのゲート酸化膜３を形
成し、その上にゲート電極用の多結晶シリコン膜をＬＰ
ＣＶＤ（low pressure CVD）法で１５０ｎｍ厚堆積す
る。このフィールド酸化膜２により分離された領域が素
子形成領域である。次いで、リン拡散によりその多結晶
シリコン膜に不純物をドーピングした後、これをドライ
エッチングしてゲート電極４を形成する。そして、ゲー
ト電極４保護のため、１０ｎｍ厚の窒化膜を堆積した後
これをエッチバックしてゲート電極保護用の窒化膜サイ
ドウォール５を形成する。次いで、超高真空ＣＶＤ（Ｕ
ＨＶ−ＣＶＤ）装置でＳｉxＧｅ1-x（x=0.8 ）を膜厚１
００ｎｍで堆積してＳｉＧｅ膜６を形成し、図１（ａ）
に示すような断面構造とする。
ールド酸化膜２および膜厚８ｎｍのゲート酸化膜３を形
成し、その上にゲート電極用の多結晶シリコン膜をＬＰ
ＣＶＤ（low pressure CVD）法で１５０ｎｍ厚堆積す
る。このフィールド酸化膜２により分離された領域が素
子形成領域である。次いで、リン拡散によりその多結晶
シリコン膜に不純物をドーピングした後、これをドライ
エッチングしてゲート電極４を形成する。そして、ゲー
ト電極４保護のため、１０ｎｍ厚の窒化膜を堆積した後
これをエッチバックしてゲート電極保護用の窒化膜サイ
ドウォール５を形成する。次いで、超高真空ＣＶＤ（Ｕ
ＨＶ−ＣＶＤ）装置でＳｉxＧｅ1-x（x=0.8 ）を膜厚１
００ｎｍで堆積してＳｉＧｅ膜６を形成し、図１（ａ）
に示すような断面構造とする。
【００２１】ＳｉＧｅ膜６が形成されると、続いて、そ
のＳｉＧｅ膜６中に投影飛程（イオン注入の深さ方向の
分布（ガウス分布）中心の基板表面からの距離）を設定
してＢＦ2 イオン注入を加速電圧１２ＫｅＶ、ドース３
×１０15 ｃｍ-2で行う（図１（ｂ）参照）。その後、
ＳｉＧｅ膜６に対して、プラズマエッチング装置でガス
にＣｌ2 およびＯ2 を用いてドライエッチングを行う。
このエッチングの際、エッチング終点検出はＧｅＣｌ2
の６２０．８ｎｍ、６０６．６ｎｍの波長の発光スペク
トルをモニタすることにより行う。通常、このようなガ
スでのＳｉに対するエッチングでは、Ｓｉ2 の４０６ｎ
ｍの波長や３９４．２ｎｍの波長の発光スペクトルをモ
ニタすることが多く、特にＧｅＣｌの波長はＳｉのエッ
チング時にはほとんど特有の強いピーク値は観測されな
い領域であるために、Ｓｉ基板のエッチングと分離して
ＳｉＧｅのエッチングの終点を検出できる。よって、Ｇ
ｅＣｌ2 の波長をモニタしながらエッチングすることに
より、Ｓｉ基板をほとんどオーバーエッチングすること
なくＳｉＧｅ膜６をエッチバックできる。なお、ＧｅＣ
ｌ2 のＣｌ2 およびＯ2 のガスの雰囲気内におけるプラ
ズマ中での発光スペクトルには、上記の波長の他に592.
8,5851,572.4,・・・,424.2,425.1(nm)の複数の波長がある
が、ここでは、Ｓｉで用いられる波長と重なりにくいも
のを選択してある。このエッチングの際に、ゲート電極
側壁にＢＦ2 イオンが注入されたＳｉＧｅ膜のサイドウ
ォール８が形成される（図１（ｃ）参照）。
のＳｉＧｅ膜６中に投影飛程（イオン注入の深さ方向の
分布（ガウス分布）中心の基板表面からの距離）を設定
してＢＦ2 イオン注入を加速電圧１２ＫｅＶ、ドース３
×１０15 ｃｍ-2で行う（図１（ｂ）参照）。その後、
ＳｉＧｅ膜６に対して、プラズマエッチング装置でガス
にＣｌ2 およびＯ2 を用いてドライエッチングを行う。
このエッチングの際、エッチング終点検出はＧｅＣｌ2
の６２０．８ｎｍ、６０６．６ｎｍの波長の発光スペク
トルをモニタすることにより行う。通常、このようなガ
スでのＳｉに対するエッチングでは、Ｓｉ2 の４０６ｎ
ｍの波長や３９４．２ｎｍの波長の発光スペクトルをモ
ニタすることが多く、特にＧｅＣｌの波長はＳｉのエッ
チング時にはほとんど特有の強いピーク値は観測されな
い領域であるために、Ｓｉ基板のエッチングと分離して
ＳｉＧｅのエッチングの終点を検出できる。よって、Ｇ
ｅＣｌ2 の波長をモニタしながらエッチングすることに
より、Ｓｉ基板をほとんどオーバーエッチングすること
なくＳｉＧｅ膜６をエッチバックできる。なお、ＧｅＣ
ｌ2 のＣｌ2 およびＯ2 のガスの雰囲気内におけるプラ
ズマ中での発光スペクトルには、上記の波長の他に592.
8,5851,572.4,・・・,424.2,425.1(nm)の複数の波長がある
が、ここでは、Ｓｉで用いられる波長と重なりにくいも
のを選択してある。このエッチングの際に、ゲート電極
側壁にＢＦ2 イオンが注入されたＳｉＧｅ膜のサイドウ
ォール８が形成される（図１（ｃ）参照）。
【００２２】このサイドウォール８をセルフアラインと
してＢＦ2 イオンを５ＫｅＶ、ドース３×１０15ｃｍ-2
で注入し、ランプ加熱装置を用いて窒素雰囲気中で１０
００℃、１０秒の熱処理を行う。これにより、サイドウ
ォール８の膜下のシリコン基板表面側では固相拡散によ
って深さ５０ｎｍ以下の浅い拡散層１０が形成され、該
拡散層１０とフィールド酸化膜２の間のシリコン基板表
面側では、イオン注入と熱処理により少し深めの、接合
深さ８０ｎｍの拡散層１１が形成される（図１（ｄ）参
照）。この後、層間膜を形成しコンタクト孔を開けた
後、アルミ配線を行って素子基板構造を完成させる。
してＢＦ2 イオンを５ＫｅＶ、ドース３×１０15ｃｍ-2
で注入し、ランプ加熱装置を用いて窒素雰囲気中で１０
００℃、１０秒の熱処理を行う。これにより、サイドウ
ォール８の膜下のシリコン基板表面側では固相拡散によ
って深さ５０ｎｍ以下の浅い拡散層１０が形成され、該
拡散層１０とフィールド酸化膜２の間のシリコン基板表
面側では、イオン注入と熱処理により少し深めの、接合
深さ８０ｎｍの拡散層１１が形成される（図１（ｄ）参
照）。この後、層間膜を形成しコンタクト孔を開けた
後、アルミ配線を行って素子基板構造を完成させる。
【００２３】本実施例では、拡散層のコンタクト孔が形
成される位置には接合１１が設けられているので、コン
タクト孔を開ける際に孔が拡散層を突き抜けることはな
い。また、サイドウォール８の膜下のｐ型拡散層１０の
固相拡散源はＳｉＧｅ膜６であり、このＳｉＧｅ膜６中
に投影飛程を設定してＢＦ2 イオン注入が行われている
ので、ＳｉＧｅ膜６中に注入される不純物の濃度の制御
性に優れ、拡散層１０の接合深さおよびキャリア濃度の
制御性に優れている。なお、固相拡散源はＳｉＧｅ膜に
限定されるものではなく、プラズマエッチング装置でエ
ッチングを行う際に、特定の波長の発光スペクトルを有
し、Ｓｉ基板のエッチングと分離して固相拡散源のエッ
チングの終点を検出できるものであればよい。例えば、
固相拡散源をＧｅ膜やａ−Ｇｅ膜で構成してもよい。
成される位置には接合１１が設けられているので、コン
タクト孔を開ける際に孔が拡散層を突き抜けることはな
い。また、サイドウォール８の膜下のｐ型拡散層１０の
固相拡散源はＳｉＧｅ膜６であり、このＳｉＧｅ膜６中
に投影飛程を設定してＢＦ2 イオン注入が行われている
ので、ＳｉＧｅ膜６中に注入される不純物の濃度の制御
性に優れ、拡散層１０の接合深さおよびキャリア濃度の
制御性に優れている。なお、固相拡散源はＳｉＧｅ膜に
限定されるものではなく、プラズマエッチング装置でエ
ッチングを行う際に、特定の波長の発光スペクトルを有
し、Ｓｉ基板のエッチングと分離して固相拡散源のエッ
チングの終点を検出できるものであればよい。例えば、
固相拡散源をＧｅ膜やａ−Ｇｅ膜で構成してもよい。
【００２４】＜第２実施例＞図２は本発明の第２の実施
例の半導体装置の製造方法の各工程を説明するための図
で、（ａ）〜（ｄ）は各工程における半導体装置の工程
断面図である。図中、図１と同じ部分には同じ符号を付
してある。
例の半導体装置の製造方法の各工程を説明するための図
で、（ａ）〜（ｄ）は各工程における半導体装置の工程
断面図である。図中、図１と同じ部分には同じ符号を付
してある。
【００２５】まず、シリコン基板１上にフィールド酸化
膜２を形成し、ゲート酸化膜３を８ｎｍ厚に形成し、さ
らにゲート電極用の多結晶シリコン膜をＬＰＣＶＤ法で
１５０ｎｍ厚堆積する。続いて、リン拡散によりゲート
多結晶シリコン膜に不純物をドーピングした後、ドライ
エッチングによりゲート電極４を形成する。さらに、ゲ
ート電極４保護のため、１０ｎｍ厚の窒化膜を堆積した
後これをエッチバックしてゲート電極保護用の窒化膜サ
イドウォール５を形成する。次いで、ＬＰＣＶＤ装置で
その上にドープトａ−ＳｉxＧｅ1-x (X=0.8)を膜厚１０
０ｎｍで堆積してａ−ＳｉＧｅ膜（アモルファスＳｉＧ
ｅ膜）１２を形成し、図２（ａ）に示すような断面構造
とする。
膜２を形成し、ゲート酸化膜３を８ｎｍ厚に形成し、さ
らにゲート電極用の多結晶シリコン膜をＬＰＣＶＤ法で
１５０ｎｍ厚堆積する。続いて、リン拡散によりゲート
多結晶シリコン膜に不純物をドーピングした後、ドライ
エッチングによりゲート電極４を形成する。さらに、ゲ
ート電極４保護のため、１０ｎｍ厚の窒化膜を堆積した
後これをエッチバックしてゲート電極保護用の窒化膜サ
イドウォール５を形成する。次いで、ＬＰＣＶＤ装置で
その上にドープトａ−ＳｉxＧｅ1-x (X=0.8)を膜厚１０
０ｎｍで堆積してａ−ＳｉＧｅ膜（アモルファスＳｉＧ
ｅ膜）１２を形成し、図２（ａ）に示すような断面構造
とする。
【００２６】次いで、上記ａ−ＳｉＧｅ膜１２に対し
て、プラズマエッチング装置でガスにＣｌ2 およびＯ2
を用いてプラズマエッチングを行う。このエッチングの
際のａ−ＳｉＧｅ膜のエッチング終点検出も上述の第１
の実施例の場合と同様に、プラズマ中でのＧｅＣｌ2 の
６２０．８ｎｍ、６０６．６ｎｍの波長をモニタするこ
とにより行われる。このＳｉＧｅのエッチング終点検出
により、Ｓｉ基板をほとんどオーバーエッチングするこ
となくａ−ＳｉＧｅ膜１２をエッチバックできる。この
エッチングのよって、ゲート電極側壁にａ−ＳｉＧｅ膜
のサイドウォール１３が形成される。
て、プラズマエッチング装置でガスにＣｌ2 およびＯ2
を用いてプラズマエッチングを行う。このエッチングの
際のａ−ＳｉＧｅ膜のエッチング終点検出も上述の第１
の実施例の場合と同様に、プラズマ中でのＧｅＣｌ2 の
６２０．８ｎｍ、６０６．６ｎｍの波長をモニタするこ
とにより行われる。このＳｉＧｅのエッチング終点検出
により、Ｓｉ基板をほとんどオーバーエッチングするこ
となくａ−ＳｉＧｅ膜１２をエッチバックできる。この
エッチングのよって、ゲート電極側壁にａ−ＳｉＧｅ膜
のサイドウォール１３が形成される。
【００２７】サイドウォール１３が形成されると、続い
て、チャネリング抑制のために、全面にシリコン酸化膜
１４を低温ＣＶＤ装置で膜厚１０ｎｍに堆積した後、サ
イドウォール１３をセルフアラインとしてＢＦ2 イオン
注入を加速電圧１０ＫｅＶ、ドース３×１０15 ｃｍ-2
で行う。この後、ランプ加熱装置を用いて窒素雰囲気中
で１０００℃、１０秒の熱処理を行うことにより、サイ
ドウォール１３の膜下のシリコン基板表面側に接合深さ
５０ｎｍ以下の浅い拡散層１６（ｐ型拡散層）とこれよ
りも外側に接合深さ８０ｎｍの拡散層１７を形成してソ
ース・ドレイン領域を形成する。この後、層間膜を形成
しコンタクト孔を開けた後、アルミ配線を行って素子基
板構造を完成させる。
て、チャネリング抑制のために、全面にシリコン酸化膜
１４を低温ＣＶＤ装置で膜厚１０ｎｍに堆積した後、サ
イドウォール１３をセルフアラインとしてＢＦ2 イオン
注入を加速電圧１０ＫｅＶ、ドース３×１０15 ｃｍ-2
で行う。この後、ランプ加熱装置を用いて窒素雰囲気中
で１０００℃、１０秒の熱処理を行うことにより、サイ
ドウォール１３の膜下のシリコン基板表面側に接合深さ
５０ｎｍ以下の浅い拡散層１６（ｐ型拡散層）とこれよ
りも外側に接合深さ８０ｎｍの拡散層１７を形成してソ
ース・ドレイン領域を形成する。この後、層間膜を形成
しコンタクト孔を開けた後、アルミ配線を行って素子基
板構造を完成させる。
【００２８】なお、本実施例では、ａ−ＳｉＧｅ膜１２
をエッチバックした後にイオン注入が行われているが、
上述の第１の実施例の場合の様に、エッチバックする前
にａ−ＳｉＧｅ膜１２中に投影飛程を設定してＢＦ2 イ
オン注入を行う処理を加えてもよい。このようなＢＦ2
イオン注入の手順の違いは、製造される半導体装置の設
計条件（ソース・ドレイン領域の条件）により異なる。
をエッチバックした後にイオン注入が行われているが、
上述の第１の実施例の場合の様に、エッチバックする前
にａ−ＳｉＧｅ膜１２中に投影飛程を設定してＢＦ2 イ
オン注入を行う処理を加えてもよい。このようなＢＦ2
イオン注入の手順の違いは、製造される半導体装置の設
計条件（ソース・ドレイン領域の条件）により異なる。
【００２９】＜第３実施例＞上述した第１および第２の
実施例では、固相拡散源とされるＳｉＧｅ膜もしくはａ
−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜をエッチ
ングしてサイドウォール８，１３を形成した後に熱処理
を施してシリコン基板表面側に拡散層を形成している
が、以下のような工程とすることもできる。
実施例では、固相拡散源とされるＳｉＧｅ膜もしくはａ
−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜をエッチ
ングしてサイドウォール８，１３を形成した後に熱処理
を施してシリコン基板表面側に拡散層を形成している
が、以下のような工程とすることもできる。
【００３０】図３は本発明の第３の実施例の半導体装置
の製造方法の各工程を説明するための図で、（ａ）〜
（ｄ）は各工程における半導体装置の工程断面図であ
る。図中、図１と同じ部分には同じ符号を付してある。
の製造方法の各工程を説明するための図で、（ａ）〜
（ｄ）は各工程における半導体装置の工程断面図であ
る。図中、図１と同じ部分には同じ符号を付してある。
【００３１】まず、シリコン基板１上にフィールド酸化
膜２を形成し、ゲート酸化膜３を８ｎｍ厚に形成し、さ
らにゲート電極用の多結晶シリコン膜をＬＰＣＶＤ法で
１５０ｎｍ厚堆積する。続いて、リン拡散によりゲート
多結晶シリコン膜に不純物をドーピングした後、ドライ
エッチングによりゲート電極４を形成する。さらに、ゲ
ート電極４保護のため、１０ｎｍ厚の窒化膜を堆積した
後これをエッチバックしてゲート電極保護用の窒化膜サ
イドウォール５を形成する。次いで、ＬＰＣＶＤ装置で
その上に膜厚５０ｎｍのＳｉＧｅ膜２０および膜厚２０
ｎｍのａ−Ｓｉ膜２１を順次堆積して図３（ａ）に示す
ような断面構造とする。
膜２を形成し、ゲート酸化膜３を８ｎｍ厚に形成し、さ
らにゲート電極用の多結晶シリコン膜をＬＰＣＶＤ法で
１５０ｎｍ厚堆積する。続いて、リン拡散によりゲート
多結晶シリコン膜に不純物をドーピングした後、ドライ
エッチングによりゲート電極４を形成する。さらに、ゲ
ート電極４保護のため、１０ｎｍ厚の窒化膜を堆積した
後これをエッチバックしてゲート電極保護用の窒化膜サ
イドウォール５を形成する。次いで、ＬＰＣＶＤ装置で
その上に膜厚５０ｎｍのＳｉＧｅ膜２０および膜厚２０
ｎｍのａ−Ｓｉ膜２１を順次堆積して図３（ａ）に示す
ような断面構造とする。
【００３２】次いで、ＢＦ2 イオンまたはＢイオン注入
を加速電圧２０ＫｅＶ、ドース３×１０15 ｃｍ-2で行
い、さらに、ランプ加熱装置を用いて窒素雰囲気中で１
０００℃、１０秒の熱処理を行うことによりシリコン基
板１表面側に浅い不純物プロファイルである拡散層２２
を形成する（図３（ｂ）参照）。
を加速電圧２０ＫｅＶ、ドース３×１０15 ｃｍ-2で行
い、さらに、ランプ加熱装置を用いて窒素雰囲気中で１
０００℃、１０秒の熱処理を行うことによりシリコン基
板１表面側に浅い不純物プロファイルである拡散層２２
を形成する（図３（ｂ）参照）。
【００３３】不純物プロファイルが形成されると、続い
て、ａ−Ｓｉ膜２１のみを選択的にウェットエッチング
により除去する。続いて、ＳｉＧｅ膜２０に対して、プ
ラズマエッチング装置でガスにＣｌ2 およびＯ2 を用い
てドライエッチングを行う。このエッチングの際のエッ
チング終点検出も上述の第１の実施例の場合と同様に、
プラズマ中でのＧｅＣｌ2 の６２０．８ｎｍ、６０６．
６ｎｍの波長をモニタすることにより行われる。このエ
ッチング終点検出により、Ｓｉ基板をほとんどオーバー
エッチングすることなくＳｉＧｅ膜２０をエッチバック
でき、ゲート電極４側壁にＳｉＧｅ膜のサイドウォール
２３が形成される（図３（ｃ）参照）。
て、ａ−Ｓｉ膜２１のみを選択的にウェットエッチング
により除去する。続いて、ＳｉＧｅ膜２０に対して、プ
ラズマエッチング装置でガスにＣｌ2 およびＯ2 を用い
てドライエッチングを行う。このエッチングの際のエッ
チング終点検出も上述の第１の実施例の場合と同様に、
プラズマ中でのＧｅＣｌ2 の６２０．８ｎｍ、６０６．
６ｎｍの波長をモニタすることにより行われる。このエ
ッチング終点検出により、Ｓｉ基板をほとんどオーバー
エッチングすることなくＳｉＧｅ膜２０をエッチバック
でき、ゲート電極４側壁にＳｉＧｅ膜のサイドウォール
２３が形成される（図３（ｃ）参照）。
【００３４】次いで、チャネリング抑制のために、シリ
コン酸化膜２４を低温ＣＶＤ装置で膜厚１０ｎｍに堆積
した後、サイドウォール２３をセルフアラインとしてＢ
Ｆ2イオン注入を加速電圧１０ＫｅＶ、ドース３×１０
15 ｃｍ-2で行う。この後、ランプ加熱装置を用いて窒
素雰囲気中で１０００℃、１０秒の熱処理を行うことに
より、上記シリコン基板１表面側に上記拡散層２２より
深い拡散層２５を形成する。この後、層間膜を形成しコ
ンタクト孔を開けた後、アルミ配線を行って素子基板構
造を完成させる。
コン酸化膜２４を低温ＣＶＤ装置で膜厚１０ｎｍに堆積
した後、サイドウォール２３をセルフアラインとしてＢ
Ｆ2イオン注入を加速電圧１０ＫｅＶ、ドース３×１０
15 ｃｍ-2で行う。この後、ランプ加熱装置を用いて窒
素雰囲気中で１０００℃、１０秒の熱処理を行うことに
より、上記シリコン基板１表面側に上記拡散層２２より
深い拡散層２５を形成する。この後、層間膜を形成しコ
ンタクト孔を開けた後、アルミ配線を行って素子基板構
造を完成させる。
【００３５】なお、本実施例においても上述の第１およ
び第２の実施例の場合と同様、固相拡散源はＳｉＧｅ膜
に限定されるものではなく、プラズマエッチング装置で
エッチングを行う際に特定の波長の発光スペクトルを有
し、Ｓｉ基板のエッチングと分離して固相拡散源のエッ
チングの終点を検出できるものであればよい。例えば、
固相拡散源をＧｅ膜やａ−Ｇｅ膜で構成してもよい。
び第２の実施例の場合と同様、固相拡散源はＳｉＧｅ膜
に限定されるものではなく、プラズマエッチング装置で
エッチングを行う際に特定の波長の発光スペクトルを有
し、Ｓｉ基板のエッチングと分離して固相拡散源のエッ
チングの終点を検出できるものであればよい。例えば、
固相拡散源をＧｅ膜やａ−Ｇｅ膜で構成してもよい。
【００３６】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００３７】（１）固相拡散源としてＳｉＧｅ膜もしく
はａ−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜を用
い、この膜を特有の発光スペクトルをモニタしながらド
ライエッチングして除去することにより、正確にエッチ
ング終点を検出できるので、シリコン基板のオーバーエ
ッチングを防止でき、精度良くシリコン系薄膜を除去し
てゲート電極−ソース、ドレイン間短絡を防ぐことがで
きるという効果がある。
はａ−ＳｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜を用
い、この膜を特有の発光スペクトルをモニタしながらド
ライエッチングして除去することにより、正確にエッチ
ング終点を検出できるので、シリコン基板のオーバーエ
ッチングを防止でき、精度良くシリコン系薄膜を除去し
てゲート電極−ソース、ドレイン間短絡を防ぐことがで
きるという効果がある。
【００３８】（２）コンタクト孔形成時のプロセスマー
ジンを広くできるので、特性や歩留りを向上させなが
ら、浅い拡散層を形成できるという効果がある。
ジンを広くできるので、特性や歩留りを向上させなが
ら、浅い拡散層を形成できるという効果がある。
【図１】本発明の第１実施例の半導体装置の製造方法の
各工程を説明するための図で、（ａ）〜（ｄ）は各工程
の工程断面図である。
各工程を説明するための図で、（ａ）〜（ｄ）は各工程
の工程断面図である。
【図２】本発明の第２の実施例の半導体装置の製造方法
の各工程を説明するための図で、（ａ）〜（ｄ）は各工
程における半導体装置の工程断面図である。
の各工程を説明するための図で、（ａ）〜（ｄ）は各工
程における半導体装置の工程断面図である。
【図３】本発明の第３の実施例の半導体装置の製造方法
の各工程を説明するための図で、（ａ）〜（ｄ）は各工
程における半導体装置の工程断面図である。
の各工程を説明するための図で、（ａ）〜（ｄ）は各工
程における半導体装置の工程断面図である。
【図４】特開平4-188632号公報に開示された製造方法に
より製造される半導体装置の断面図である。
より製造される半導体装置の断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 窒化膜サイドウォール ６，２０ ＳｉＧｅ膜 ８，１３，２３ サイドウォール １０，１１，１６，１７，１８，２２，２５ 拡散層 １２ ａ−ＳｉＧｅ膜 １４，２４ シリコン酸化膜 ２１ ａ−Ｓｉ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (5)
- 【請求項１】 シリコン基板表面に選択的に絶縁層を形
成し、該絶縁層によって分離された素子形成領域上にゲ
ート絶縁膜を介して側面に絶縁層よりなる第１のサイド
ウォールが設けられたゲート電極を形成した後、全面に
固相拡散源となる層を形成して前記シリコン基板表面側
に固相拡散により拡散層を形成する半導体装置の製造方
法において、 前記固相拡散源となる層を、所定のガスの雰囲気内にお
けるプラズマ中での発光スペクトルが前記シリコン基板
に関する発光スペクトルと異なるシリコン膜系の層より
構成し、 拡散層形成前または形成後において前記シリコン膜系の
層の一部もしくは全部を、該層の所定のガスの雰囲気内
におけるプラズマ中での特有の発光スペクトルをモニタ
しながらドライエッチングして除去する工程を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記シリコン膜系の層を、ＳｉＧｅ膜もしくはａ−Ｓｉ
Ｇｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜を堆積すること
により形成する第１の工程と、 前記堆積されたＳｉＧｅ膜もしくはａ−ＳｉＧｅ膜また
はＧｅ膜もしくはａ−Ｇｅ膜を、該膜の所定のガスの雰
囲気内におけるプラズマ中での特有の発光スペクトルを
モニタしながらドライエッチングして前記ゲート電極側
面に第２のサイドウォールを形成する第２の工程と、 前記素子形成領域に対してキャリアとなる所定の不純物
イオンを注入し、熱処理を施して前記シリコン基板表面
側に拡散層を形成する第３の工程と、を有することを特
徴とする半導体装置の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、 前記第１の工程にてＳｉＧｅ膜もしくはａ−ＳｉＧｅ膜
またはＧｅ膜もしくはａ−Ｇｅ膜が堆積された後に、該
膜中に投影飛程を設定してキャリアとなる所定の不純物
イオンを注入する工程を含むことを特徴とする半導体装
置の製造方法。 - 【請求項４】 請求項２または請求項３に記載の半導体
装置の製造方法において、 前記第２の工程にてゲート電極側面に第２のサイドウォ
ールを形成した後に、全面にチャネリング抑制のための
シリコン酸化膜を形成する工程を含むことを特徴とする
半導体装置の製造方法。 - 【請求項５】 請求項１に記載の半導体装置の製造方法
において、 前記シリコン酸化膜系の層をＳｉＧｅ膜もしくはａ−Ｓ
ｉＧｅ膜またはＧｅ膜もしくはａ−Ｇｅ膜を堆積するこ
とにより形成し、さらに、その膜中にキャリアとなる所
定の不純物イオンを注入し、拡散層形成後に、前記Ｓｉ
Ｇｅ膜もしくはａ−ＳｉＧｅ膜またはＧｅ膜もしくはａ
−Ｇｅ膜を、該膜の所定のガスの雰囲気内におけるプラ
ズマ中での特有の発光スペクトルをモニタしながらドラ
イエッチングして除去する工程を含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324450A JP2743894B2 (ja) | 1995-12-13 | 1995-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324450A JP2743894B2 (ja) | 1995-12-13 | 1995-12-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162174A true JPH09162174A (ja) | 1997-06-20 |
| JP2743894B2 JP2743894B2 (ja) | 1998-04-22 |
Family
ID=18165954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7324450A Expired - Fee Related JP2743894B2 (ja) | 1995-12-13 | 1995-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743894B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001011668A1 (fr) * | 1999-08-06 | 2001-02-15 | Hitachi, Ltd. | Procede de fabrication d'un dispositif semi-conducteur |
| KR100582365B1 (ko) * | 2005-01-17 | 2006-05-22 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법 |
-
1995
- 1995-12-13 JP JP7324450A patent/JP2743894B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001011668A1 (fr) * | 1999-08-06 | 2001-02-15 | Hitachi, Ltd. | Procede de fabrication d'un dispositif semi-conducteur |
| KR100582365B1 (ko) * | 2005-01-17 | 2006-05-22 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 폴리실리콘 게이트 전극 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2743894B2 (ja) | 1998-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |