JPH07147340A - 書き込み可能不揮発メモリセル - Google Patents
書き込み可能不揮発メモリセルInfo
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- JPH07147340A JPH07147340A JP5295475A JP29547593A JPH07147340A JP H07147340 A JPH07147340 A JP H07147340A JP 5295475 A JP5295475 A JP 5295475A JP 29547593 A JP29547593 A JP 29547593A JP H07147340 A JPH07147340 A JP H07147340A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
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Abstract
(57)【要約】
【目的】集積度の向上と電極配線構造の簡単化を共に実
現可能な構造を有する不揮発メモリセルを提供する。 【構成及び効果】本発明の書き込み可能不揮発メモリセ
ルは、１層ゲート方式を採用することにより、電極配線
構造を簡単化するとともに電極間絶縁膜の電流リーク問
題を解消する。また、容量電極部５０の直下にゲート絶
縁膜を挟んで配設されて制御電極を構成する半導体領域
Ａの側面および底面は絶縁膜２、１３により他の半導体
領域３３及び半導体基板１から分離されるので、半導体
領域Ａと他の半導体領域３３及び半導体基板１との間の
接合降伏電圧により制限されない高い書き込み時制御電
圧を印加することができ、このため、浮遊電極Ｆの容量
電極部５０の面積を格段に縮小することができる。
現可能な構造を有する不揮発メモリセルを提供する。 【構成及び効果】本発明の書き込み可能不揮発メモリセ
ルは、１層ゲート方式を採用することにより、電極配線
構造を簡単化するとともに電極間絶縁膜の電流リーク問
題を解消する。また、容量電極部５０の直下にゲート絶
縁膜を挟んで配設されて制御電極を構成する半導体領域
Ａの側面および底面は絶縁膜２、１３により他の半導体
領域３３及び半導体基板１から分離されるので、半導体
領域Ａと他の半導体領域３３及び半導体基板１との間の
接合降伏電圧により制限されない高い書き込み時制御電
圧を印加することができ、このため、浮遊電極Ｆの容量
電極部５０の面積を格段に縮小することができる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き込み可能
な不揮発メモリセルに関する。
な不揮発メモリセルに関する。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭやＥＰＲＯＭすなわ
ち電気的書き込み可能不揮発メモリセル（以下、単にメ
モリセルという）において、二層ゲート方式のものが知
られている。この二層ゲート方式のメモリセルでは、浮
遊電極の電荷保存のために重なる浮遊電極と制御電極と
の間の電極間絶縁膜（例えばポリシリコン浮遊電極の酸
化により形成される）の電流リーク防止が重要であり、
膜厚増加（例えば０．６μｍ以上）やＳｉ3 Ｎ4 膜の追
加などの対策が要望される。しかしこのような電極間絶
縁膜の膜厚増加は両電極間の容量（電極間容量）の低下
を招き、浮遊電極に電子注入する場合に制御電極に印加
する書き込み時制御電圧を高電圧とする必要がある。そ
してこのことは、制御電極の電位を制御するトランジス
タの高耐圧化、又は、浮遊電極及び制御電極の面積増大
による電極間容量の増加を必要とする。
ち電気的書き込み可能不揮発メモリセル（以下、単にメ
モリセルという）において、二層ゲート方式のものが知
られている。この二層ゲート方式のメモリセルでは、浮
遊電極の電荷保存のために重なる浮遊電極と制御電極と
の間の電極間絶縁膜（例えばポリシリコン浮遊電極の酸
化により形成される）の電流リーク防止が重要であり、
膜厚増加（例えば０．６μｍ以上）やＳｉ3 Ｎ4 膜の追
加などの対策が要望される。しかしこのような電極間絶
縁膜の膜厚増加は両電極間の容量（電極間容量）の低下
を招き、浮遊電極に電子注入する場合に制御電極に印加
する書き込み時制御電圧を高電圧とする必要がある。そ
してこのことは、制御電極の電位を制御するトランジス
タの高耐圧化、又は、浮遊電極及び制御電極の面積増大
による電極間容量の増加を必要とする。
【０００３】一方、単層ゲート方式のメモリセルも知ら
れている。この単層ゲート方式のメモリセルは、例えば
図２０に示すように、半導体基板１００の表面部に形成
されたＭＯＳトランジスタ１０１のゲート電極部１０２
ａとこのゲート電極部１０２ａを延設して形成された容
量電極部１０２ｂとからなる浮遊電極１０２と、容量電
極部１０２ｂの直下に絶縁膜を挟んで配設されるととも
に上記ＭＯＳトランジスタ１０１のチャンネル領域及び
半導体基板１００から接合分離された半導体領域からな
る制御電極１０３とを備え、高電位がこの制御電極１０
３に印加される場合に、浮遊電極１０２に電子が注入さ
れて書き込みが行われる。
れている。この単層ゲート方式のメモリセルは、例えば
図２０に示すように、半導体基板１００の表面部に形成
されたＭＯＳトランジスタ１０１のゲート電極部１０２
ａとこのゲート電極部１０２ａを延設して形成された容
量電極部１０２ｂとからなる浮遊電極１０２と、容量電
極部１０２ｂの直下に絶縁膜を挟んで配設されるととも
に上記ＭＯＳトランジスタ１０１のチャンネル領域及び
半導体基板１００から接合分離された半導体領域からな
る制御電極１０３とを備え、高電位がこの制御電極１０
３に印加される場合に、浮遊電極１０２に電子が注入さ
れて書き込みが行われる。
【０００４】すなわち、この方式のメモリセルでは、二
層ゲート方式のメモリセルに比べてセル面積は増加する
ものの、２層ポリシリコン電極配線構造を必要としない
ので電極配線構造が著しく簡単となる。更に、制御電極
と浮遊電極との間の電極間絶縁膜として基板を熱酸化し
て作る高絶縁抵抗、高耐圧の熱酸化膜を用いるので、二
層ゲート方式の上記電極間絶縁膜に比較して格段に薄く
でき、それに比例して電極間容量を増加できる。
層ゲート方式のメモリセルに比べてセル面積は増加する
ものの、２層ポリシリコン電極配線構造を必要としない
ので電極配線構造が著しく簡単となる。更に、制御電極
と浮遊電極との間の電極間絶縁膜として基板を熱酸化し
て作る高絶縁抵抗、高耐圧の熱酸化膜を用いるので、二
層ゲート方式の上記電極間絶縁膜に比較して格段に薄く
でき、それに比例して電極間容量を増加できる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た単層ゲート方式のメモリセルでは、浮遊電極の面積が
二層ゲート方式に比較して大幅に増加するので、それに
つれて寄生容量Ｃｓも増加する。制御電極１０３の電位
変化は、制御電極１０３とフローティングゲート部１０
２ｂとの間の容量Ｃｆと、ゲート電極部１０２ａとチャ
ンネルとの間の容量Ｃｇと、寄生容量Ｃｓとからなる直
並列コンデンサ回路により容量分割されるので、浮遊電
極１０２に電子を注入するために、制御電極１０３に高
い書き込み時制御電圧を印加するか、制御電極１０３を
大型とする必要がある。
た単層ゲート方式のメモリセルでは、浮遊電極の面積が
二層ゲート方式に比較して大幅に増加するので、それに
つれて寄生容量Ｃｓも増加する。制御電極１０３の電位
変化は、制御電極１０３とフローティングゲート部１０
２ｂとの間の容量Ｃｆと、ゲート電極部１０２ａとチャ
ンネルとの間の容量Ｃｇと、寄生容量Ｃｓとからなる直
並列コンデンサ回路により容量分割されるので、浮遊電
極１０２に電子を注入するために、制御電極１０３に高
い書き込み時制御電圧を印加するか、制御電極１０３を
大型とする必要がある。
【０００６】しかしながら、制御電極１０３に上記高電
圧を印加すると、制御電極１０３であるＮ+ 領域とＰ-
基板（又はＣＭＯＳ形式ではＰウエル）との間のＰＮ接
合のアバランェ降伏が生じるので、書き込み時制御電圧
はこの降伏電圧より低い電圧に設定する他はなく、結
局、Ｎ+ 領域である制御電極を大型化せざるを得ない。
しかしながら、制御電極１０３の大型化は、それに比例
して集積度の低下を招くので集積可能なビット数が減少
してしまう。この種の半導体メモリにおいて集積度の向
上は最重要課題であり、この問題が単層ゲート方式の書
き込み可能不揮発メモリセルの実用化を妨げていた。
圧を印加すると、制御電極１０３であるＮ+ 領域とＰ-
基板（又はＣＭＯＳ形式ではＰウエル）との間のＰＮ接
合のアバランェ降伏が生じるので、書き込み時制御電圧
はこの降伏電圧より低い電圧に設定する他はなく、結
局、Ｎ+ 領域である制御電極を大型化せざるを得ない。
しかしながら、制御電極１０３の大型化は、それに比例
して集積度の低下を招くので集積可能なビット数が減少
してしまう。この種の半導体メモリにおいて集積度の向
上は最重要課題であり、この問題が単層ゲート方式の書
き込み可能不揮発メモリセルの実用化を妨げていた。
【０００７】更に、制御電極１０３にこのような高い書
き込み時制御電圧を印加すると、上記ＰＮ接合の空乏層
が周囲に大きく張り出す。その結果、隣接する他の高濃
度領域（例えばメモリセルのソース領域やドレイン領域
など）との間のパンチスルーを防止するために制御電極
１０３であるＮ+ 領域の周囲に幅広いフィールド酸化膜
領域を配設する必要があり、これによっても大幅な集積
度の低下が生じてしまう。
き込み時制御電圧を印加すると、上記ＰＮ接合の空乏層
が周囲に大きく張り出す。その結果、隣接する他の高濃
度領域（例えばメモリセルのソース領域やドレイン領域
など）との間のパンチスルーを防止するために制御電極
１０３であるＮ+ 領域の周囲に幅広いフィールド酸化膜
領域を配設する必要があり、これによっても大幅な集積
度の低下が生じてしまう。
【０００８】本発明は上記問題点に鑑みなされたもので
あり、集積度の向上と電極配線構造の簡単化を共に実現
可能な構造を有する書き込み可能不揮発メモリセルを提
供することを、その目的としている。
あり、集積度の向上と電極配線構造の簡単化を共に実現
可能な構造を有する書き込み可能不揮発メモリセルを提
供することを、その目的としている。
【０００９】
【課題を解決するための手段】本発明の書き込み可能不
揮発メモリセルは、半導体基板の表面部に形成されたＭ
ＯＳトランジスタのゲート電極部と前記ゲート電極部を
延設して形成された容量電極部とからなる浮遊電極と、
前記容量電極部の直下に絶縁膜を挟んで配設されるとと
もに前記ＭＯＳトランジスタのチャンネル領域及び前記
半導体基板から電気的に絶縁される所定導電型の半導体
領域からなる制御電極とを備える書き込み可能不揮発メ
モリセルにおいて、前記制御電極を成す前記半導体領域
の側面及び底面は絶縁物により他の半導体領域及び前記
半導体基板から分離されていることを特徴としている。
揮発メモリセルは、半導体基板の表面部に形成されたＭ
ＯＳトランジスタのゲート電極部と前記ゲート電極部を
延設して形成された容量電極部とからなる浮遊電極と、
前記容量電極部の直下に絶縁膜を挟んで配設されるとと
もに前記ＭＯＳトランジスタのチャンネル領域及び前記
半導体基板から電気的に絶縁される所定導電型の半導体
領域からなる制御電極とを備える書き込み可能不揮発メ
モリセルにおいて、前記制御電極を成す前記半導体領域
の側面及び底面は絶縁物により他の半導体領域及び前記
半導体基板から分離されていることを特徴としている。
【００１０】好適な態様において、前記浮遊電極への電
子注入する際に前記制御電極に書き込み時制御電圧を印
加する制御トランジスタの側面及び底面は絶縁物により
他の半導体領域及び前記半導体基板から分離されてい
る。
子注入する際に前記制御電極に書き込み時制御電圧を印
加する制御トランジスタの側面及び底面は絶縁物により
他の半導体領域及び前記半導体基板から分離されてい
る。
【００１１】
【作用及び発明の効果】本発明の書き込み可能不揮発メ
モリセルによると、容量電極部の直下に絶縁膜を挟んで
配設されて制御電極を構成する半導体領域（制御電極用
半導体領域）の側面および底面が絶縁膜により他の半導
体領域及び半導体基板から分離されるので、制御電極用
半導体基板と半導体基板との間の接合降伏電圧により制
限されない高い書き込み時制御電圧を印加することがで
き、このため、浮遊電極の容量電極部及び制御電極用半
導体領域の間の面積を格段に縮小することができ、集積
度の向上及び寄生容量の削減による印加電圧利用率の向
上を実現することができる。
モリセルによると、容量電極部の直下に絶縁膜を挟んで
配設されて制御電極を構成する半導体領域（制御電極用
半導体領域）の側面および底面が絶縁膜により他の半導
体領域及び半導体基板から分離されるので、制御電極用
半導体基板と半導体基板との間の接合降伏電圧により制
限されない高い書き込み時制御電圧を印加することがで
き、このため、浮遊電極の容量電極部及び制御電極用半
導体領域の間の面積を格段に縮小することができ、集積
度の向上及び寄生容量の削減による印加電圧利用率の向
上を実現することができる。
【００１２】また、制御電極用半導体領域の側面および
底面は絶縁膜により他の半導体領域及び半導体基板から
分離されるので、上述のように書き込み時制御電圧を高
電圧化しても、制御電極用半導体領域と他の半導体領域
（例えばメモリセルのソース領域やドレイン領域など）
との間でパンチスルーが生じることがなく、制御電極用
半導体領域の周囲に幅広いフィールド酸化膜領域を配設
する必要がなく、その結果としてセル面積の縮小、集積
度の格段の向上を実現することができる。
底面は絶縁膜により他の半導体領域及び半導体基板から
分離されるので、上述のように書き込み時制御電圧を高
電圧化しても、制御電極用半導体領域と他の半導体領域
（例えばメモリセルのソース領域やドレイン領域など）
との間でパンチスルーが生じることがなく、制御電極用
半導体領域の周囲に幅広いフィールド酸化膜領域を配設
する必要がなく、その結果としてセル面積の縮小、集積
度の格段の向上を実現することができる。
【００１３】以上の結果として、書き込み可能不揮発メ
モリセルの電極配線構造の簡単化と集積度の向上とを実
現することができる。
モリセルの電極配線構造の簡単化と集積度の向上とを実
現することができる。
【００１４】
（実施例１）以下、本発明を適用したＥＥＰＲＯＭのメ
モリセルの一実施例を図面を参照して説明する。このメ
モリセルの断面図を図１に示す。１はＰ- シリコン基板
（半導体基板）、２は内部絶縁膜、３はＮ- 領域、４は
埋め込みＮ+ 層、５はＰウエル、３３はＮ+ ソース領
域、３４はＮ+ ドレイン領域、３５〜３８はＮ型領域、
Ａ，Ｂは島状半導体領域であって、Ａは制御電極用半導
体領域を構成し、Ｂはメモリセルを構成している。
モリセルの一実施例を図面を参照して説明する。このメ
モリセルの断面図を図１に示す。１はＰ- シリコン基板
（半導体基板）、２は内部絶縁膜、３はＮ- 領域、４は
埋め込みＮ+ 層、５はＰウエル、３３はＮ+ ソース領
域、３４はＮ+ ドレイン領域、３５〜３８はＮ型領域、
Ａ，Ｂは島状半導体領域であって、Ａは制御電極用半導
体領域を構成し、Ｂはメモリセルを構成している。
【００１５】１３はシリコン酸化膜からなる絶縁物隔
壁、１４はポリシリコン溝埋め領域、８はＬＯＣＯＳ酸
化膜からなるフィールド酸化膜、１９は層間絶縁膜、５
０はポリシリコン電極からなる浮遊電極Ｆの容量電極
部、５１はポリシリコン電極からなる浮遊電極Ｆのゲー
ト電極部、５２はポリシリコン電極からなる選択ゲート
電極、５３はアルミ電極からなるビットラインＢ１を兼
ねている。
壁、１４はポリシリコン溝埋め領域、８はＬＯＣＯＳ酸
化膜からなるフィールド酸化膜、１９は層間絶縁膜、５
０はポリシリコン電極からなる浮遊電極Ｆの容量電極
部、５１はポリシリコン電極からなる浮遊電極Ｆのゲー
ト電極部、５２はポリシリコン電極からなる選択ゲート
電極、５３はアルミ電極からなるビットラインＢ１を兼
ねている。
【００１６】Ｎ型領域３６、３７、３８はＭＯＳトラン
ジスタの耐圧向上のための低濃度ソース領域又はドレイ
ン領域として機能し、Ｎ型領域３７、３８及び選択ゲー
ト電極５２は選択トランジスタＴｓを構成し、Ｎ型領域
３６（及びＮ+ 領域３３）、３７及びゲート電極部５１
ａは浮遊ゲートトランジスタＴｗを構成する。ここで、
底面及び側面を絶縁物隔壁１３及び内部絶縁膜２により
絶縁分離される島状半導体領域Ａは直線状に延設されて
おり、図示はしないが容量電極部５０が無い部位におい
て、アルミ電極からなり、同方向に延在する第１ワード
ラインＷ１に接続されている。
ジスタの耐圧向上のための低濃度ソース領域又はドレイ
ン領域として機能し、Ｎ型領域３７、３８及び選択ゲー
ト電極５２は選択トランジスタＴｓを構成し、Ｎ型領域
３６（及びＮ+ 領域３３）、３７及びゲート電極部５１
ａは浮遊ゲートトランジスタＴｗを構成する。ここで、
底面及び側面を絶縁物隔壁１３及び内部絶縁膜２により
絶縁分離される島状半導体領域Ａは直線状に延設されて
おり、図示はしないが容量電極部５０が無い部位におい
て、アルミ電極からなり、同方向に延在する第１ワード
ラインＷ１に接続されている。
【００１７】また、底面及び側面を絶縁物隔壁１３及び
内部絶縁膜２により絶縁分離される島状半導体領域Ｂは
所定寸法の長方形に形成されており、Ｎ+ ソース領域３
３は図示しないアルミ電極を通じて例えば接地されてい
る。Ｗ２に接続されている。また、容量電極部５０及び
ゲート電極部５１は同工程で一体に形成されるポリシリ
コン電極であって、本発明でいう浮遊電極Ｆを構成して
いる。ゲート電極部５１は所定厚のゲート酸化膜を挟ん
で浮遊ゲートトランジスタＴｗのチャンネル上に配設さ
れるとともに、約数十オングストロームのシリコン酸化
膜からなるトンネル酸化膜５１ａを介してＮ型領域３７
上に配設されている。同様に、容量電極部５０は、ゲー
ト電極部５１と同様に、所定厚の酸化膜を挟んでＮ型領
域３５の上に形成されている。
内部絶縁膜２により絶縁分離される島状半導体領域Ｂは
所定寸法の長方形に形成されており、Ｎ+ ソース領域３
３は図示しないアルミ電極を通じて例えば接地されてい
る。Ｗ２に接続されている。また、容量電極部５０及び
ゲート電極部５１は同工程で一体に形成されるポリシリ
コン電極であって、本発明でいう浮遊電極Ｆを構成して
いる。ゲート電極部５１は所定厚のゲート酸化膜を挟ん
で浮遊ゲートトランジスタＴｗのチャンネル上に配設さ
れるとともに、約数十オングストロームのシリコン酸化
膜からなるトンネル酸化膜５１ａを介してＮ型領域３７
上に配設されている。同様に、容量電極部５０は、ゲー
ト電極部５１と同様に、所定厚の酸化膜を挟んでＮ型領
域３５の上に形成されている。
【００１８】次に、このメモリセルの書き込み、消去、
読出し動作を順次説明する。ただし、これは一例であ
り、他の動作形式も可能であることは当然である。 （書き込み動作）ある行のセルに１又は０を書き込むに
は、その行の第１ワードライン（行選択線）Ｗ１にハイ
レベル電位（以下、正方向に大きい電位をいう）である
書き込み時制御電圧を与える。
読出し動作を順次説明する。ただし、これは一例であ
り、他の動作形式も可能であることは当然である。 （書き込み動作）ある行のセルに１又は０を書き込むに
は、その行の第１ワードライン（行選択線）Ｗ１にハイ
レベル電位（以下、正方向に大きい電位をいう）である
書き込み時制御電圧を与える。
【００１９】この時、ゲート電極部５１直下のチャンネ
ルが形成され、Ｎ型領域３７はこのチャンネルを通じて
Ｎ+ 領域３３と同電位（接地）される。同時に、その行
の第２ワードライン（行選択線）Ｗ２にハイレベル電位
である行選択電圧を与えて電極５２直下のチャンネルが
導通させ、０を書き込むべき（浮遊電極Ｆに電子を注入
しない）セルの列線（ビットライン）Ｂには、ハイレベ
ル電位を与え、１を書き込むべき（浮遊電極Ｆに電子を
注入する）セルのビットラインＢは接地電位を印加す
る。
ルが形成され、Ｎ型領域３７はこのチャンネルを通じて
Ｎ+ 領域３３と同電位（接地）される。同時に、その行
の第２ワードライン（行選択線）Ｗ２にハイレベル電位
である行選択電圧を与えて電極５２直下のチャンネルが
導通させ、０を書き込むべき（浮遊電極Ｆに電子を注入
しない）セルの列線（ビットライン）Ｂには、ハイレベ
ル電位を与え、１を書き込むべき（浮遊電極Ｆに電子を
注入する）セルのビットラインＢは接地電位を印加す
る。
【００２０】浮遊電極Ｆに電子を注入するべきセルのビ
ットラインＢ（Ｎ+ 領域３４）及びＮ+ 領域３３が両方
とも接地電位（正方向に最も小さい電位をいう）である
ので、Ｎ型領域３７は接地電位となり、その結果、領域
３５により正方向にスイングされる領域５１と接地電位
である領域３７との間に大きな電圧が加えられ、領域３
７の電子はトンネル絶縁膜５１ａを抜けて領域５１に注
入され、セルには１が書き込まれる。
ットラインＢ（Ｎ+ 領域３４）及びＮ+ 領域３３が両方
とも接地電位（正方向に最も小さい電位をいう）である
ので、Ｎ型領域３７は接地電位となり、その結果、領域
３５により正方向にスイングされる領域５１と接地電位
である領域３７との間に大きな電圧が加えられ、領域３
７の電子はトンネル絶縁膜５１ａを抜けて領域５１に注
入され、セルには１が書き込まれる。
【００２１】一方、浮遊電極Ｆに電子を注入しないセル
のビットラインＢ（Ｎ+ 領域３４）はハイレベルとなっ
ており、その結果、領域３７には領域３４と領域３３と
の電位差を両チャンネルの抵抗で分割した中間電位が与
えられる。その結果、領域３５により正方向にスイング
される領域５１と中間電位である領域３７との間の電圧
は小さくなり、領域３７の電子はトンネル絶縁膜５１ａ
を抜けて領域５１に注入されることができず、セルには
０が書き込まれる。
のビットラインＢ（Ｎ+ 領域３４）はハイレベルとなっ
ており、その結果、領域３７には領域３４と領域３３と
の電位差を両チャンネルの抵抗で分割した中間電位が与
えられる。その結果、領域３５により正方向にスイング
される領域５１と中間電位である領域３７との間の電圧
は小さくなり、領域３７の電子はトンネル絶縁膜５１ａ
を抜けて領域５１に注入されることができず、セルには
０が書き込まれる。
【００２２】この時、選択されない行の第１、第２ワー
ド線Ｗ１，Ｗ２はローレベル電位のままであり、セルの
記憶内容に変化は生じない。 （消去動作）所定行のセルの浮遊電極Ｆに注入された電
子を消去するには以下のようにする。
ド線Ｗ１，Ｗ２はローレベル電位のままであり、セルの
記憶内容に変化は生じない。 （消去動作）所定行のセルの浮遊電極Ｆに注入された電
子を消去するには以下のようにする。
【００２３】その行の第１ワードラインＷ１にローレベ
ル電位（以下、正方向に小さい電位）を印加する。これ
により、領域５１下のチャンネルは消滅し、領域３３と
領域３７との間の導通は遮断される。同時に、その行の
第２ワードラインＷ２にハイレベル電位を印加し、全ビ
ット線Ｂに消去用の特に高いハイレベル電位を印加す
る。その結果、電極５２の下のチャンネルを通じて領域
３７は領域３４と同じ消去用の特に高いハイレベル電位
となり、一方、領域３５はローレベル電位であるので、
領域５１の電子はトンネル絶縁膜５１ａを通じて領域３
７に抜きだされる。
ル電位（以下、正方向に小さい電位）を印加する。これ
により、領域５１下のチャンネルは消滅し、領域３３と
領域３７との間の導通は遮断される。同時に、その行の
第２ワードラインＷ２にハイレベル電位を印加し、全ビ
ット線Ｂに消去用の特に高いハイレベル電位を印加す
る。その結果、電極５２の下のチャンネルを通じて領域
３７は領域３４と同じ消去用の特に高いハイレベル電位
となり、一方、領域３５はローレベル電位であるので、
領域５１の電子はトンネル絶縁膜５１ａを通じて領域３
７に抜きだされる。
【００２４】なおここで、ビット線Ｂに特に高いハイレ
ベル電位を印加するのは、後述する読出時に、第２ワー
ド線Ｗ２にハイレベル電位を与え、ビット線にもある程
度のハイレベル電位を与えるが、この時にも第１ワード
線Ｗ１はローレベル電位であるので、この時に誤った消
去動作が生じないようにするためである。なお、ビット
線Ｂにハイレベル電位とローレベル電位との二電位を与
え、第１ワード線Ｗ１に書き込み時のハイレベル電位と
ホールド時の中間電位と消去時のローレベル電位との３
電位を与えることもできるが、本発明の要旨ではないの
で説明を省略する。 （読出動作）読出しは、その行の第１ワード線Ｗ１にロ
ーレベル電位を与え、その行の第２ワード線Ｗ２にハイ
レベル電位を与え、全列のビット線に中間のハイレベル
電位を与えることにより実施される。
ベル電位を印加するのは、後述する読出時に、第２ワー
ド線Ｗ２にハイレベル電位を与え、ビット線にもある程
度のハイレベル電位を与えるが、この時にも第１ワード
線Ｗ１はローレベル電位であるので、この時に誤った消
去動作が生じないようにするためである。なお、ビット
線Ｂにハイレベル電位とローレベル電位との二電位を与
え、第１ワード線Ｗ１に書き込み時のハイレベル電位と
ホールド時の中間電位と消去時のローレベル電位との３
電位を与えることもできるが、本発明の要旨ではないの
で説明を省略する。 （読出動作）読出しは、その行の第１ワード線Ｗ１にロ
ーレベル電位を与え、その行の第２ワード線Ｗ２にハイ
レベル電位を与え、全列のビット線に中間のハイレベル
電位を与えることにより実施される。
【００２５】このようにすれば、領域５１に電子が注入
されたセルと電子を注入されないセルとでは、領域５１
直下のチャンネル抵抗が異なるので、領域３３から各列
のビット線Ｂに流れ出る電子の量は異なるのでそれを、
各ビット線Ｂに接続されたセンスアンプ（図示せず）で
センスすればよい。図１９に、この実施例で用いたビッ
トラインＢへの上記ローレベル電位、ハイレベル電位、
最も深いハイレベル電位（消去電位）を印加するための
ラインドライバ回路を説明する。これらラインドライバ
回路はＢｉＣＭＯＳ回路によって構成されて電圧利用率
及び消費電力の点で優れている。なお、このＢｉＣＭＯ
Ｓラインドライバ回路は高電圧駆動を要するので、本実
施例のＳＯＩプロセスで製造すると、絶縁分離及び耐圧
の点で好都合である。
されたセルと電子を注入されないセルとでは、領域５１
直下のチャンネル抵抗が異なるので、領域３３から各列
のビット線Ｂに流れ出る電子の量は異なるのでそれを、
各ビット線Ｂに接続されたセンスアンプ（図示せず）で
センスすればよい。図１９に、この実施例で用いたビッ
トラインＢへの上記ローレベル電位、ハイレベル電位、
最も深いハイレベル電位（消去電位）を印加するための
ラインドライバ回路を説明する。これらラインドライバ
回路はＢｉＣＭＯＳ回路によって構成されて電圧利用率
及び消費電力の点で優れている。なお、このＢｉＣＭＯ
Ｓラインドライバ回路は高電圧駆動を要するので、本実
施例のＳＯＩプロセスで製造すると、絶縁分離及び耐圧
の点で好都合である。
【００２６】３００はエミッタ接地のラテラルｐｎｐバ
イポーラトランジスタ、３０１はエミッタ接地のプレー
ナｎｐｎバイポーラトランジスタであり、両者はインバ
ータアンプを構成している。３０５もエミッタ接地のラ
テラルｐｎｐバイポーラトランジスタであり、３０１と
３０５もインバータアンプを構成している。ラテラルｐ
ｎｐバイポーラトランジスタ３００のエミッタには書き
込み読出用のハイレベル電圧Ｖｒが印加されており、ラ
テラルｐｎｐバイポーラトランジスタ３０５のエミッタ
には消去用のハイレベル電圧Ｖｅが印加されている。
イポーラトランジスタ、３０１はエミッタ接地のプレー
ナｎｐｎバイポーラトランジスタであり、両者はインバ
ータアンプを構成している。３０５もエミッタ接地のラ
テラルｐｎｐバイポーラトランジスタであり、３０１と
３０５もインバータアンプを構成している。ラテラルｐ
ｎｐバイポーラトランジスタ３００のエミッタには書き
込み読出用のハイレベル電圧Ｖｒが印加されており、ラ
テラルｐｎｐバイポーラトランジスタ３０５のエミッタ
には消去用のハイレベル電圧Ｖｅが印加されている。
【００２７】トランジスタ３００はＣＭＯＳインバータ
３０２により制御され、トランジスタ３０３はＣＭＯＳ
インバータ３０３により制御され、トランジスタ３０４
はＣＭＯＳインバータ３０５により制御される。ＣＭＯ
Ｓインバータ３０２の両端にはこのＣＭＯＳインバータ
３０２の耐圧以下の電位差Ｖｒ−Ｖａが印加され、ＣＭ
ＯＳインバータ３０３の両端にはこのＣＭＯＳインバー
タ３０３の耐圧以下の電位差Ｖｂが印加され、ＣＭＯＳ
インバータ３０５の両端にはこのＣＭＯＳインバータ３
０５の耐圧以下の電位差Ｖｅ−Ｖｃが印加される。この
ようにすることにより、高速かつ高耐圧かつ大電流駆動
能力かつ直流電力損失小のラインドライバを構成するこ
とができる。更に、この実施例では、側面及び底面を絶
縁物分離された島状半導体領域に必要な不純物ドープや
ゲート電極形成を行うことにより、これら各種のトラン
ジスタを互いに電気絶縁可能に密集させてＢｉーＣＭＯ
Ｓ回路とすることができる。
３０２により制御され、トランジスタ３０３はＣＭＯＳ
インバータ３０３により制御され、トランジスタ３０４
はＣＭＯＳインバータ３０５により制御される。ＣＭＯ
Ｓインバータ３０２の両端にはこのＣＭＯＳインバータ
３０２の耐圧以下の電位差Ｖｒ−Ｖａが印加され、ＣＭ
ＯＳインバータ３０３の両端にはこのＣＭＯＳインバー
タ３０３の耐圧以下の電位差Ｖｂが印加され、ＣＭＯＳ
インバータ３０５の両端にはこのＣＭＯＳインバータ３
０５の耐圧以下の電位差Ｖｅ−Ｖｃが印加される。この
ようにすることにより、高速かつ高耐圧かつ大電流駆動
能力かつ直流電力損失小のラインドライバを構成するこ
とができる。更に、この実施例では、側面及び底面を絶
縁物分離された島状半導体領域に必要な不純物ドープや
ゲート電極形成を行うことにより、これら各種のトラン
ジスタを互いに電気絶縁可能に密集させてＢｉーＣＭＯ
Ｓ回路とすることができる。
【００２８】なお、図１９において、Ｖｒ印加には３０
０をオン、３０１、３０５をオフすればよく、０Ｖを印
加するには３０１をオン、３００、３０５をオフすれば
よく、Ｖｅを印加するには３０５をオン、３００、３０
１をオフすればよいことは当然である。次に、上記した
接合式ＳＯＩ半導体装置の製造プロセスを図２〜図１４
を参照して説明する。
０をオン、３０１、３０５をオフすればよく、０Ｖを印
加するには３０１をオン、３００、３０５をオフすれば
よく、Ｖｅを印加するには３０５をオン、３００、３０
１をオフすればよいことは当然である。次に、上記した
接合式ＳＯＩ半導体装置の製造プロセスを図２〜図１４
を参照して説明する。
【００２９】Ｐ- 型の第１の単結晶シリコン基板１の一
方の主面に鏡面研磨を施した後、熱酸化を施し所定の膜
厚の絶縁膜２を形成する。そして、この第１のシリコン
基板１表面の絶縁膜２側に、鏡面研磨された主面を有す
る第２の単結晶シリコン基板３を充分に清浄な雰囲気下
で密着、加熱して、それぞれのシリコン基板１、３で絶
縁膜２を挟むように一体に接合する。つづいて第２の単
結晶シリコン基板を所定の厚さに研磨する。これによ
り、第１のシリコン基板１上に絶縁膜２を介して第２の
シリコン基板３を接合して構成されたＳＯＩ基板が作製
される（図２参照）。なお、図１中、４は接合を施す前
に第２のＮ- 型シリコン基板３表面よりドーピングする
ことにより形成したＮ型の高濃度不純物（Ｓｂ、Ａｓ）
層である。
方の主面に鏡面研磨を施した後、熱酸化を施し所定の膜
厚の絶縁膜２を形成する。そして、この第１のシリコン
基板１表面の絶縁膜２側に、鏡面研磨された主面を有す
る第２の単結晶シリコン基板３を充分に清浄な雰囲気下
で密着、加熱して、それぞれのシリコン基板１、３で絶
縁膜２を挟むように一体に接合する。つづいて第２の単
結晶シリコン基板を所定の厚さに研磨する。これによ
り、第１のシリコン基板１上に絶縁膜２を介して第２の
シリコン基板３を接合して構成されたＳＯＩ基板が作製
される（図２参照）。なお、図１中、４は接合を施す前
に第２のＮ- 型シリコン基板３表面よりドーピングする
ことにより形成したＮ型の高濃度不純物（Ｓｂ、Ａｓ）
層である。
【００３０】そして、第２のシリコン基板３側の表面に
パッド酸化膜８ａを熱酸化にて形成し、さらにその表面
に第１の絶縁層としてのＳｉ3 Ｎ4 膜９及び第２の絶縁
層としてのＳｉＯ2 膜１０を順次ＣＶＤ法により堆積さ
せ、１０００℃のアニール処理を行なって、ＳｉＯ2 膜
１０を緻密化する。続いて、図示しないレジストを堆積
し、公知のフォトリソグラフィ処理とエッチングガスと
してＣＦ4 ，ＣＨＦ3系ガスを用いたＲＩＥ（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）処理を施し、Ｓｉ
Ｏ2 膜１０を表面に形成されたレジストをマスクとし
と、ＳｉＯ2 膜１０，Ｓｉ3 Ｎ4 膜９及びパッド酸化膜
８ａをシリコン基板３の表面に達するまで選択的にエッ
チングして開口１１を形成する（図３参照）。なお、図
５はレジスト剥離後の状態を示している。
パッド酸化膜８ａを熱酸化にて形成し、さらにその表面
に第１の絶縁層としてのＳｉ3 Ｎ4 膜９及び第２の絶縁
層としてのＳｉＯ2 膜１０を順次ＣＶＤ法により堆積さ
せ、１０００℃のアニール処理を行なって、ＳｉＯ2 膜
１０を緻密化する。続いて、図示しないレジストを堆積
し、公知のフォトリソグラフィ処理とエッチングガスと
してＣＦ4 ，ＣＨＦ3系ガスを用いたＲＩＥ（Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）処理を施し、Ｓｉ
Ｏ2 膜１０を表面に形成されたレジストをマスクとし
と、ＳｉＯ2 膜１０，Ｓｉ3 Ｎ4 膜９及びパッド酸化膜
８ａをシリコン基板３の表面に達するまで選択的にエッ
チングして開口１１を形成する（図３参照）。なお、図
５はレジスト剥離後の状態を示している。
【００３１】次に、ＳｉＯ2 膜１０をマスクにしてエッ
チングガスとしてＨＢｒ系ガスを用いたＲＩＥ処理によ
り第２のシリコン基板３を選択的にエッチングし、この
場合、ＳｉＯ2 膜１０とシリコン基板３とのエッチング
選択比により良好に分離溝１２が絶縁膜２に達するよう
に、前工程におけるＳｉＯ2 膜１０の堆積厚さが決定さ
れている。
チングガスとしてＨＢｒ系ガスを用いたＲＩＥ処理によ
り第２のシリコン基板３を選択的にエッチングし、この
場合、ＳｉＯ2 膜１０とシリコン基板３とのエッチング
選択比により良好に分離溝１２が絶縁膜２に達するよう
に、前工程におけるＳｉＯ2 膜１０の堆積厚さが決定さ
れている。
【００３２】次に、分離溝１２の内壁面にＣＤＥ（Ｃｈ
ｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）処理を施す。
このＣＤＥ処理は、ＲＦ放電型のプラズマエッチング装
置を用い、例えば原料ガス：ＣＦ4 ，Ｏ2 ，Ｎ2 、周波
数：１３．５６ＭＨｚ、エッチング速度：１５００Å／
ｍｉｎ，プラズマからウエハまでの距離：１００ｃｍの
条件で行う。これにより、分離溝１２の内壁面が約１５
００Åエッチングされる。
ｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）処理を施す。
このＣＤＥ処理は、ＲＦ放電型のプラズマエッチング装
置を用い、例えば原料ガス：ＣＦ4 ，Ｏ2 ，Ｎ2 、周波
数：１３．５６ＭＨｚ、エッチング速度：１５００Å／
ｍｉｎ，プラズマからウエハまでの距離：１００ｃｍの
条件で行う。これにより、分離溝１２の内壁面が約１５
００Åエッチングされる。
【００３３】次に、ＣＤＥ処理した分離溝１２の内壁面
をアニール処理する。このアニール処理は、例えば、Ｎ
2 雰囲気下において１０００℃の温度で３０分間加熱す
ることにより行う。次に、アニール処理した分離溝１２
の内壁面を犠牲酸化処理するようにしてもよい。この犠
牲酸化処理は、例えば１０００℃のドライ酸化により５
００Åの犠牲酸化膜を形成後、この犠牲酸化膜をフッ酸
で除去するようにする（図４参照）。
をアニール処理する。このアニール処理は、例えば、Ｎ
2 雰囲気下において１０００℃の温度で３０分間加熱す
ることにより行う。次に、アニール処理した分離溝１２
の内壁面を犠牲酸化処理するようにしてもよい。この犠
牲酸化処理は、例えば１０００℃のドライ酸化により５
００Åの犠牲酸化膜を形成後、この犠牲酸化膜をフッ酸
で除去するようにする（図４参照）。
【００３４】次に、分離溝１２の内壁面に例えば１０５
０℃のウェット熱酸化により絶縁被膜１３を形成し、続
いてポリシリコン１４をＬＰーＣＶＤ法により堆積す
る。このとき、ポリシリコン１４は分離溝１２内を埋設
するとともにＳｉＯ2 膜１０上にも堆積することになる
（図５参照）。次に、ドライエッチング処理により、Ｓ
ｉＯ2 膜１０の上に堆積した余分なポリシリコン１４を
エッチングバック（１回目）する（図６参照）。この
時、分離溝１２内に残るポリシリコン１４の上端はＳｉ
3 Ｎ4 膜９より上部になるようエッチングをストップさ
せる。
０℃のウェット熱酸化により絶縁被膜１３を形成し、続
いてポリシリコン１４をＬＰーＣＶＤ法により堆積す
る。このとき、ポリシリコン１４は分離溝１２内を埋設
するとともにＳｉＯ2 膜１０上にも堆積することになる
（図５参照）。次に、ドライエッチング処理により、Ｓ
ｉＯ2 膜１０の上に堆積した余分なポリシリコン１４を
エッチングバック（１回目）する（図６参照）。この
時、分離溝１２内に残るポリシリコン１４の上端はＳｉ
3 Ｎ4 膜９より上部になるようエッチングをストップさ
せる。
【００３５】次に、フッ素溶液によるウェットエッチン
グ処理によりＳｉＯ2 膜１０をエッチング除去する（図
７参照）。この時、Ｓｉ3 Ｎ4 膜９と、このＳｉ3 Ｎ4
膜９より上部に上端がくるように残したポリシリコン１
４とがエッチングストッパとなり、パッド酸化膜８ａ及
び分離溝１２の内壁面に形成された絶縁被膜１３はエッ
チングされない。
グ処理によりＳｉＯ2 膜１０をエッチング除去する（図
７参照）。この時、Ｓｉ3 Ｎ4 膜９と、このＳｉ3 Ｎ4
膜９より上部に上端がくるように残したポリシリコン１
４とがエッチングストッパとなり、パッド酸化膜８ａ及
び分離溝１２の内壁面に形成された絶縁被膜１３はエッ
チングされない。
【００３６】次に、ドライエッチング処理により、分離
溝１２内に埋め込まれたポリシリコン１４のＳｉ3 Ｎ4
膜９より上に突出している部分をエッチングバック（２
回目）する（図８参照）。この時、次工程でポリシリコ
ン１４の上側に後述する熱酸化膜１５を成長させたとき
に、熱酸化膜１５と周囲のパッド酸化膜８ａとが同一高
さとなるように、ポリシリコン１４の上端はパッド酸化
膜８ａの上端から０．３μｍ程度下側となるよう制御す
るのが望ましい。
溝１２内に埋め込まれたポリシリコン１４のＳｉ3 Ｎ4
膜９より上に突出している部分をエッチングバック（２
回目）する（図８参照）。この時、次工程でポリシリコ
ン１４の上側に後述する熱酸化膜１５を成長させたとき
に、熱酸化膜１５と周囲のパッド酸化膜８ａとが同一高
さとなるように、ポリシリコン１４の上端はパッド酸化
膜８ａの上端から０．３μｍ程度下側となるよう制御す
るのが望ましい。
【００３７】次いで、分離溝１２内に埋め込まれたポリ
シリコン１４の上部をＳｉ3 Ｎ4 膜９により選択的に熱
酸化して酸化膜１５を成長させた後（図９参照）、Ｓｉ
3 Ｎ 4 膜９をエッチング除去する（図１０参照）。図９
からも明らかなように、分離溝１２部分は段差が形成さ
れず、平坦な形状を有している。そして、公知のフォト
リソグラフィ、不純物拡散工程により、Ｐウエル領域
５、Ｎウエル領域６、ディープＮ+ 領域７をＳＯＩ層と
された第２のシリコン基板３側に形成する（図１１参
照）。
シリコン１４の上部をＳｉ3 Ｎ4 膜９により選択的に熱
酸化して酸化膜１５を成長させた後（図９参照）、Ｓｉ
3 Ｎ 4 膜９をエッチング除去する（図１０参照）。図９
からも明らかなように、分離溝１２部分は段差が形成さ
れず、平坦な形状を有している。そして、公知のフォト
リソグラフィ、不純物拡散工程により、Ｐウエル領域
５、Ｎウエル領域６、ディープＮ+ 領域７をＳＯＩ層と
された第２のシリコン基板３側に形成する（図１１参
照）。
【００３８】この後、第２のシリコン基板３側の表面
に、フィールド酸化膜８をＬＯＣＯＳ（Local Oxidatio
n of Silicon）法により形成する（図１２参照）。な
お、ＬＯＣＯＳ法は、基板表面の所定部位に酸化抑制膜
としてのＳｉ3 Ｎ4 膜を再び形成した後、該Ｓｉ3 Ｎ4
膜が形成されていない部位を熱酸化などにより酸化して
厚いフィールド酸化膜８を形成するもので、図１２はＬ
ＯＣＯＳ法による酸化後、Ｓｉ3 Ｎ4 膜をＨ3 ＰＯ4 に
より除去した後の図である。
に、フィールド酸化膜８をＬＯＣＯＳ（Local Oxidatio
n of Silicon）法により形成する（図１２参照）。な
お、ＬＯＣＯＳ法は、基板表面の所定部位に酸化抑制膜
としてのＳｉ3 Ｎ4 膜を再び形成した後、該Ｓｉ3 Ｎ4
膜が形成されていない部位を熱酸化などにより酸化して
厚いフィールド酸化膜８を形成するもので、図１２はＬ
ＯＣＯＳ法による酸化後、Ｓｉ3 Ｎ4 膜をＨ3 ＰＯ4 に
より除去した後の図である。
【００３９】次に、パッド酸化膜８ａ除去後、ゲ−ト酸
化膜及びトンネル酸化膜５１ａを順次形成し、ＬＰーＣ
ＶＤ処理、フォトリソグラフィ及びエッチング処理を施
すことにより多結晶シリコン配線（ゲ−ト電極）５０、
５１、５２を形成し、さらに選択ドーピングによりＮ型
領域（図示せず）３５〜３８、Ｐ+ 拡散層１７、Ｎ+拡
散層１８を形成する（図１３参照）。
化膜及びトンネル酸化膜５１ａを順次形成し、ＬＰーＣ
ＶＤ処理、フォトリソグラフィ及びエッチング処理を施
すことにより多結晶シリコン配線（ゲ−ト電極）５０、
５１、５２を形成し、さらに選択ドーピングによりＮ型
領域（図示せず）３５〜３８、Ｐ+ 拡散層１７、Ｎ+拡
散層１８を形成する（図１３参照）。
【００４０】続いてＰＳＧ，ＢＰＳＧ等の層間絶縁膜１
９を堆積し、必要な部分にコンタクトホールを形成し、
Ａｌ配線２０、プラズマＣＶＤによる窒化膜等よりなる
保護膜２１を形成して、ＣＭＯＳトランジスタ、バイポ
ーラトランジスタを複合化したＢｉーＣＭＯＳ半導体装
置が製造される（図１４参照）。図１４はＮＭＯＳトラ
ンジスタ，ＰＭＯＳトランジスタ及びｎｐｎバイポ−ラ
トランジスタを図示するが同様の工程でラテラルｐｎｐ
バイポーラトランジスタが製造できること、及び上記製
造プロセスを用いて図１のメモリセルを製造できること
は明白である。
９を堆積し、必要な部分にコンタクトホールを形成し、
Ａｌ配線２０、プラズマＣＶＤによる窒化膜等よりなる
保護膜２１を形成して、ＣＭＯＳトランジスタ、バイポ
ーラトランジスタを複合化したＢｉーＣＭＯＳ半導体装
置が製造される（図１４参照）。図１４はＮＭＯＳトラ
ンジスタ，ＰＭＯＳトランジスタ及びｎｐｎバイポ−ラ
トランジスタを図示するが同様の工程でラテラルｐｎｐ
バイポーラトランジスタが製造できること、及び上記製
造プロセスを用いて図１のメモリセルを製造できること
は明白である。
【００４１】本実施例によれば、上記作用及び発明の効
果の項で詳述した作用効果を奏することがわかる。 （変形態様）図１５は、図１において選択トランジスタ
Ｔｓを省略したメモリセル構造を示す。
果の項で詳述した作用効果を奏することがわかる。 （変形態様）図１５は、図１において選択トランジスタ
Ｔｓを省略したメモリセル構造を示す。
【００４２】（変形態様）図１６は、図１において浮遊
電極Ｆの容量電極部５０を島状半導体領域Ａの中央に形
成されたトレンチＴ１内のポリシリコン溝埋め領域４０
０に接続したものである。このようにすれば、セル面積
を増加することなく、容量電極部５０の有効容量を増加
することができる。
電極Ｆの容量電極部５０を島状半導体領域Ａの中央に形
成されたトレンチＴ１内のポリシリコン溝埋め領域４０
０に接続したものである。このようにすれば、セル面積
を増加することなく、容量電極部５０の有効容量を増加
することができる。
【００４３】（実施例２）以下、本発明を適用したＥＰ
ＲＯＭのメモリセルの一実施例を図１７を参照して説明
する。このメモリセルは、浮遊電極Ｆのゲート電極部５
１に隣接して浮遊ゲートトランジスタＴｗのＮ+ ソース
領域３３、ドレイン領域３４が配設される。
ＲＯＭのメモリセルの一実施例を図１７を参照して説明
する。このメモリセルは、浮遊電極Ｆのゲート電極部５
１に隣接して浮遊ゲートトランジスタＴｗのＮ+ ソース
領域３３、ドレイン領域３４が配設される。
【００４４】次に、図１８の等価回路図を参照してこの
メモリセルの動作を説明する。Ｂ１、Ｂ２は異なる列の
ビットラインを示し、Ｓ１、Ｓ２は異なる行の第１ワー
ドラインを示し、Ｗ１、Ｗ２は異なる行の第２ワードラ
インを示す。セルＣ１、Ｃ２について、そのリード、ラ
イト、消去を順次説明する。読出しは、Ｓ１にハイレベ
ル電位を与え、Ｂ１、Ｂ２の電位変化を不図示のセンス
アンプにて検出する。浮遊電極Ｆに電子が注入されてい
ない場合、浮遊ゲートトランジスタＴｗは低抵抗となり
Ｂ１又はＢ２の電位は浅く変化し、浮遊電極Ｆに電子が
注入されている場合、浮遊ゲートトランジスタＴｗは高
抵抗となりＢ１又はＢ２の電位は深いままとなり、記憶
内容が検出される。この時、セルＣ３、Ｃ４はＳ１にロ
ーレベル電位が印加されていてそれらの浮遊ゲートトラ
ンジスタＴｗはオフしている。
メモリセルの動作を説明する。Ｂ１、Ｂ２は異なる列の
ビットラインを示し、Ｓ１、Ｓ２は異なる行の第１ワー
ドラインを示し、Ｗ１、Ｗ２は異なる行の第２ワードラ
インを示す。セルＣ１、Ｃ２について、そのリード、ラ
イト、消去を順次説明する。読出しは、Ｓ１にハイレベ
ル電位を与え、Ｂ１、Ｂ２の電位変化を不図示のセンス
アンプにて検出する。浮遊電極Ｆに電子が注入されてい
ない場合、浮遊ゲートトランジスタＴｗは低抵抗となり
Ｂ１又はＢ２の電位は浅く変化し、浮遊電極Ｆに電子が
注入されている場合、浮遊ゲートトランジスタＴｗは高
抵抗となりＢ１又はＢ２の電位は深いままとなり、記憶
内容が検出される。この時、セルＣ３、Ｃ４はＳ１にロ
ーレベル電位が印加されていてそれらの浮遊ゲートトラ
ンジスタＴｗはオフしている。
【００４５】次に、書き込み動作を説明する。Ｓ１に読
出時のハイレベル電位より高いハイレベル電位（書き込
み時制御電圧）を与え、Ｂ１にハイレベル電位を、Ｂ２
にローレベル電位を与える。セルＣ１の浮遊ゲートトラ
ンジスタＴｗのチャンネルがターンオンしてピンチオフ
し、ホットエレクトロンが浮遊電極Ｆのゲート電極部５
１に注入される。一方、セルＣ２のＮ+ ドレイン領域に
はローレベル電位が印加されるので、その浮遊ゲートト
ランジスタＴｗのチャンネルはピンチオフせず、ホット
エレクトロンが発生せず、セルＣ２の浮遊電極Ｆには電
子が注入されない。
出時のハイレベル電位より高いハイレベル電位（書き込
み時制御電圧）を与え、Ｂ１にハイレベル電位を、Ｂ２
にローレベル電位を与える。セルＣ１の浮遊ゲートトラ
ンジスタＴｗのチャンネルがターンオンしてピンチオフ
し、ホットエレクトロンが浮遊電極Ｆのゲート電極部５
１に注入される。一方、セルＣ２のＮ+ ドレイン領域に
はローレベル電位が印加されるので、その浮遊ゲートト
ランジスタＴｗのチャンネルはピンチオフせず、ホット
エレクトロンが発生せず、セルＣ２の浮遊電極Ｆには電
子が注入されない。
【００４６】以上説明した本実施例のＥＰＲＯＭのメモ
リセルでも、上記した実施例１と同様の効果を奏するこ
とは明白であり、更にワードラインＳ１、Ｓ２やビット
ラインＢ１、Ｂ２を駆動するラインドライバを、例えば
図１９に示すようなＣＭＯＳインバータやｎｐｎバイポ
−ラトランジスタや図示しないラテラルｐｎｐバイポー
ラトランジスタで構成できることは明白であり、高速で
低直流消費電力で高駆動電圧のメモリを実現することが
できる。
リセルでも、上記した実施例１と同様の効果を奏するこ
とは明白であり、更にワードラインＳ１、Ｓ２やビット
ラインＢ１、Ｂ２を駆動するラインドライバを、例えば
図１９に示すようなＣＭＯＳインバータやｎｐｎバイポ
−ラトランジスタや図示しないラテラルｐｎｐバイポー
ラトランジスタで構成できることは明白であり、高速で
低直流消費電力で高駆動電圧のメモリを実現することが
できる。
【図１】実施例１のＥＥＰＲＯＭセルの断面図である。
【図２】実施例１の工程を示す断面図である。
【図３】実施例１の工程を示す断面図である。
【図４】実施例１の工程を示す断面図である。
【図５】実施例１の工程を示す断面図である。
【図６】実施例１の工程を示す断面図である。
【図７】実施例１の工程を示す断面図である。
【図８】実施例１の工程を示す断面図である。
【図９】実施例１の工程を示す断面図である。
【図１０】実施例１の工程を示す断面図である。
【図１１】実施例１の工程を示す断面図である。
【図１２】実施例１の工程を示す断面図である。
【図１３】実施例１の工程を示す断面図である。
【図１４】実施例１の工程を示す断面図である。
【図１５】実施例１の変形態様を示す断面図である。
【図１６】実施例１の変形態様を示す断面図である。
【図１７】実施例２のＥＰＲＯＭセルの断面図である。
【図１８】実施例２のメモリセルマトリックスの等価回
路図である。
路図である。
【図１９】実施例１のメモリセルを駆動するラインドラ
イバ回路の回路図である。
イバ回路の回路図である。
【図２０】従来のＥＥＰＲＯＭセルの断面図である。
１はシリコン基板（半導体基板）、２は内部絶縁膜、１
３は絶縁被膜（絶縁物隔壁）、５０は容量電極部（浮遊
電極Ｆ）、５１はゲート電極部（浮遊電極Ｆ）、Ａは島
状半導体領域（本発明でいう制御電極をなす半導体領
域）、Ｔｗは浮遊ゲートトランジスタ（本発明でいうＭ
ＯＳトランジスタ）。
３は絶縁被膜（絶縁物隔壁）、５０は容量電極部（浮遊
電極Ｆ）、５１はゲート電極部（浮遊電極Ｆ）、Ａは島
状半導体領域（本発明でいう制御電極をなす半導体領
域）、Ｔｗは浮遊ゲートトランジスタ（本発明でいうＭ
ＯＳトランジスタ）。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (1)
- 【請求項１】半導体基板の表面部に形成されたＭＯＳト
ランジスタのゲート電極をなすゲート電極部と前記ゲー
ト電極部を延設して形成された容量電極部とからなる浮
遊電極と、前記容量電極部の直下に絶縁膜を挟んで配設
されるとともに前記ＭＯＳトランジスタのチャンネル領
域及び前記半導体基板から電気的に絶縁される所定導電
型の半導体領域からなる制御電極とを備える書き込み可
能不揮発メモリセルにおいて、 前記制御電極を成す前記半導体領域の側面及び底面は絶
縁物により他の半導体領域及び前記半導体基板から分離
されていることを特徴とする書き込み可能不揮発メモリ
セル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29547593A JP3344598B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体不揮発メモリ装置 |
| US08/346,287 US5747846A (en) | 1993-11-25 | 1994-11-23 | Programmable non-volatile memory cell |
| DE4442067A DE4442067B8 (de) | 1993-11-25 | 1994-11-25 | Programmierbare Permanentspeicherzelle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29547593A JP3344598B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体不揮発メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147340A true JPH07147340A (ja) | 1995-06-06 |
| JP3344598B2 JP3344598B2 (ja) | 2002-11-11 |
Family
ID=17821086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29547593A Expired - Lifetime JP3344598B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体不揮発メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5747846A (ja) |
| JP (1) | JP3344598B2 (ja) |
| DE (1) | DE4442067B8 (ja) |
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| JP2001196481A (ja) * | 1999-12-28 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| US6489650B2 (en) | 1997-04-28 | 2002-12-03 | Nippon Steel Corporation | Semiconductor device and a method of manufacturing the same |
| JP2006186403A (ja) * | 1997-04-28 | 2006-07-13 | Nippon Steel Corp | 半導体装置及びその製造方法 |
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| US7602007B2 (en) | 1997-04-28 | 2009-10-13 | Yoshihiro Kumazaki | Semiconductor device having controllable transistor threshold voltage |
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| EP0752721B1 (en) | 1995-06-29 | 2009-04-29 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and driving method and fabrication method of the same |
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-
1994
- 1994-11-23 US US08/346,287 patent/US5747846A/en not_active Expired - Lifetime
- 1994-11-25 DE DE4442067A patent/DE4442067B8/de not_active Expired - Fee Related
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| DE4442067B8 (de) | 2008-04-17 |
| JP3344598B2 (ja) | 2002-11-11 |
| DE4442067B4 (de) | 2008-01-10 |
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