JPH07106448A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 書き込み及び消去時のトラップ及びホールの
生成を抑え、酸化膜劣化を低減して書き換え回数の増大
を可能にするフローティングゲート型フラッシュメモリ
を提供する。 【構成】 フローティングゲート型フラッシュメモリに
おいて、基板とフローティングゲート間の絶縁膜中に電
位変化可能なように電圧端子を有する量子井戸層を設
け、井戸を鋏む絶縁膜層の厚さをｄ１、ｄ２、井戸層の
厚さをｗ、絶縁膜層と井戸層の電子親和力の差をφとす
ると、絶縁膜層及び井戸層の厚さが電子のド・ブロイ波
長のオーダーであること、すなわち、 ｄ１、ｄ２、ｗ〜ｈ／√（２ｍφ） 但し、ｈはプランク定数、ｍは井戸層中の電子の有効質
量を満足する構成とする。 【効果】 共鳴トンネル現象を利用することにより、ト
ラップ及びホールを生成させずに電荷を注入することが
可能となり、酸化膜劣化の低減、メモリ寿命の増大を図
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特にフローティングゲート型フラッシュメモ
リに関する。

【０００２】

【従来の技術】近年、不揮発性半導体メモリのひとつで
あるフラッシュメモリが磁気ディスクに代わる記録媒体
として注目を集めている。フラッシュメモリの中でフロ
ーティングゲート型と呼ばれるものはアイ・イー・ディ
ー・エム テクニカル ダイジェスト（１９８５年）第
６１６頁から第６１９頁(IEDM Tech. Dig.pp.616ー619(1
985))において提案されたが、図３０に示すようにコン
トロールゲート１８とチャネルの間の酸化膜中にフロー
ティングゲート１７を挿入したＭＯＳＦＥＴ構造を持っ
ている。何らかの方法でフローティングゲートに電荷を
蓄えると、ＦＥＴとしてのしきい電圧が変化するので、
蓄える電荷量に応じてＦＥＴを導通または遮断の状態に
選択できるので、メモリとして動作させることができ
る。

【０００３】フローティングゲートへの電荷の注入（書
き込み動作）は、図３１のようにコントロールゲート１
７に正の電圧を印加して酸化膜１９のポテンシャルバリ
アを傾けて三角状にして電子をトンネル（ＦＮ(Fowler-
Nordheim)トンネルと呼ばれる）させることにより行な
う。一方、フローティングゲート１７からの電荷の引き
抜き（消去動作）は、コントロールゲート１８に負の電
圧を印加して電子をフローティングゲート１７から基板
１１のチャネルへＦＮトンネルさせることにより行な
う。メモリ動作は不揮発性であるが、書き込み及び消去
動作を繰り返すことにより酸化膜１９が劣化し、蓄えた
電荷が容易にリークするようになり、メモリとしての機
能を失ってしまうという欠点がある。現在のフラッシュ
メモリの書き換え可能回数は１０万回のオーダーであ
り、この回数を１００万回以上に増大させることが重要
な課題となっている。

【０００４】酸化膜劣化の原因としては、（１）陽極に
達した高エネルギーの電子がシリコン原子をイオン化
（インパクトイオン化）することで発生したホールある
いはトンネルした電子自体が、製造プロセスの過程で不
可避的に形成された酸化膜中のバルクトラップまたは界
面トラップにトラップされること、または（２）酸化膜
伝導帯を伝導する電子が、酸化膜に掛かる高電界により
高エネルギー状態となり、酸化膜形成時に膜中に含まれ
た水素をイオン化して新たなトラップを生成すること、
が考えられている。

【０００５】酸化膜劣化を防止する手段として、従来は
特開昭５９ー２１７３７１記載の様に、酸化膜生成の製
造プロセスの過程においてできるだけ欠陥の少ない良質
の酸化膜をつくる方法、特開昭６１ー２３９４９７記載
の様に、酸化膜中で電子が高エネルギー状態になるのを
防ぐためにコントロールゲート電圧を段階的に昇圧して
いく方法、特開昭５８ー５４６６８記載の様に書き込み
及び消去を酸化膜の異なった箇所で行ない、劣化を分散
させる方法等が提案されていた。また、劣化の防止では
ないが、特開昭６１ー２５５０７１記載の様に、酸化膜
に欠陥がある場合でもしきい電圧が所定の値より下がら
ないようにフローティングゲートを複数枚設ける方法も
提案されていた。

【０００６】

【発明が解決しようとする課題】上記従来技術において
は、次のような課題がある。プロセス過程で良質の酸化
膜を作る方法は、書き込み動作開始以前のトラップ数を
減らすためには必要な措置であるが、その有効性はプロ
セス技術の水準に依存している。また、この方法だけで
は、水素が酸化膜に含まれた場合、書き込み及び消去動
作の繰り返しによる酸化膜劣化を防ぐことはできない。

【０００７】コントロールゲート電圧を段階的に増加さ
せる方法は、酸化膜中のトンネル距離が増大するため、
注入速度が大幅に低下する。また、陽極（書込の場合は
フローティングゲートを、消去の場合はチャネルを指
す）に達した電子のエネルギーはエネルギーバリアの高
さ（約３.１２ｅＶ）すなわち酸化膜と陽極の伝導帯底
とのエネルギー差以上のエネルギーを持つので、インパ
クトイオン化によるホール生成を避けることはできな
い。

【０００８】書き込み及び消去動作を酸化膜の異なった
箇所で行なう方法は、同一箇所の劣化を半減させはする
が、劣化の防止には効果的ではない。フローティングゲ
ートを複数枚設ける方法は、プロセス過程での劣化のみ
考慮しており、書き込み及び消去動作の繰返しによる劣
化の進行を考慮していないため、劣化の進行を抑制する
ことはできない。従って、書込み及び消去動作の繰返し
によって劣化が進むにつれ、蓄えた電荷はリ−クし、し
きい電圧も下がる。

【０００９】以上から明らかなように、酸化膜劣化を防
ぐには、書き込み及び消去時のトラップ及びホールの生
成を可能な限り抑制することが不可欠である。従って、
本発明の目的は書き込み及び消去時のトラップ及びホー
ルの生成を抑さえ、書き換え回数の増大を可能とする電
荷注入法を用いた新構造のフローティングゲート型フラ
ッシュメモリを提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、トラップ及びホールの
生成が起こらないような低いエネルギーを持ったままの
電子に酸化膜を共鳴トンネルさせることで書込及び消去
動作を行なう。即ち、本発明の半導体記憶装置は、フロ
ーティングゲート型フラッシュメモリにおいて、基板と
フローティングゲート間の絶縁膜中に量子井戸となる多
結晶シリコン層を設け、井戸を鋏む絶縁膜層の厚さをｄ
１、ｄ２、井戸層の厚さをｗ、絶縁膜層と井戸層の電子
親和力（真空準位と伝導帯底の間のエネルギー）の差を
φとすると、絶縁膜層及び井戸層の厚さが電子のド・ブ
ロイ波長のオーダーであること、すなわち、 ｄ１、ｄ２、ｗ〜ｈ／√（２ｍφ） 但し、ｈはプランク定数、ｍは井戸層中の電子の有効質
量、を満足する構成としたことを特徴とするものであ
る。

【００１１】

【作用】井戸層の厚さはド・ブロイ波長のオーダーであ
るので、電子の波動性により井戸内においては井戸の面
に垂直な方向の電子のエネルギーは量子準位を形成して
いる。井戸層が多結晶シリコン、絶縁膜層が二酸化シリ
コンからなる場合、上式で与えられるド・ブロイ波長は
１０Å程度となる。井戸層を鋏む絶縁膜層の厚さもド・
ブロイ波長のオーダーであり、電子がトンネルする確率
は有限であるが２つの絶縁膜をトンネルする確率は無視
しうる程小さい。

【００１２】しかし、コントロールゲート電圧を変化さ
せ、井戸層内のエネルギー準位が陰極内の電子のエネル
ギーに一致して共鳴が起きるようなバイアスの時は、電
子は共鳴トンネルによって陽極へトンネルすることがで
きる。この場合、注入電子のエネルギーは酸化膜の伝導
帯底より低く、水素をイオン化させるほどのエネルギー
を持たないので酸化膜中で新たなトラップは生成されな
い。さらに、印加するゲート電圧及び酸化膜中の電界は
ＦＮトンネル注入法に比べて小さくてすむので、陽極に
入った電子の運動エネルギーが低下し、インパクトイオ
ン化によるホール生成率も低下する。

【００１３】以上は絶対零度でかつ井戸層の厚さが均一
な理想的な場合であるが、実際には室温で動作させ、ま
た井戸幅も原子間距離のオーダーで揺らいでいるので、
井戸内の準位は幅を持っていると見做せる。従って、有
限のバイアス電圧域で共鳴トンネルが起こる。

【００１４】本発明と構造的には類似しているフローテ
ィングゲートを２枚設けた特開昭６１ー２５５０７１記
載の半導体装置との相違は、次のような点である。すな
わち、フローティングゲートは注入した電子を蓄積する
ことが目的であるため、その厚さはド・ブロイ波長に比
べて格段に大きく、注入された電子は非弾性散乱により
エネルギーを失うのに対し、本発明の量子井戸の場合、
井戸層の厚さがド・ブロイ波長程度と薄く、電子はエネ
ルギーを失わずにトンネル可能であるという点である。
従って、本発明によれば従来の電荷注入法に比べて絶縁
膜の劣化を低減させることができるので、メモリの寿命
を格段に増大させることができる。

【００１５】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は、本発明の第一の実施例による半導体記憶装
置の断面模式図である。端子の印は外部電源に接続され
ていることを示す。フローティングゲート１７と基板１
１との間の酸化膜中に、酸化膜より電子親和力の大きい
物質、例えばｎ型多結晶シリコンを用いて外部電源につ
ながれた量子井戸層１６を形成する。この時、酸化膜１
９、２０の厚さをｄ１、ｄ２、井戸層１６の厚さをｗ、
酸化膜と井戸層との電子親和力の差をφとすると、 ｄ１、ｄ２、ｗ〜ｈ／√（２ｍφ） 但し、ｈはプランク定数、ｍは井戸層中の電子の有効質
量を満足する厚さを有する構成とする。ｄ１、ｄ２、ｗ
は１０Å程度となる。この点が特開昭６１ー２５５０７
１記載の装置と大きく異なる点である。

【００１６】書き込み動作は、チャネルからフローティ
ングゲート１７へ電子を注入し、消去動作はフローティ
ングゲート１７からチャネルへ電子を引き抜くことによ
り行なう。図２に示すように、書き込みの場合、チャネ
ル反転層中のエネルギー準位が井戸層１６内の量子準位
に一致して共鳴を起こすバイアスの時にのみ共鳴トンネ
ル電流が流れる。共鳴が起きるようにコントロールゲー
ト電圧及び井戸層電圧を設定することは困難であるの
で、一定のコントロールゲ−ト電圧を印加しながら井戸
層電圧を昇圧させていき、その途中で共鳴が起こるよう
にする。

【００１７】図３は書込時におけるコントロールゲート
電圧、井戸層電圧のタイミングチャート及びフローティ
ングゲート内の蓄積電荷量を表している。図３では、コ
ントロールゲート１８に電圧Ｖｃｇを印加したが、チャ
ネル反転層中のエネルギ−準位が井戸層１６内の量子準
位に一致していなかったため電荷注入が起こらず、その
後、井戸層電圧を昇圧していく途中で２つの準位が一致
し、その瞬間にのみ電荷注入が起こったことを示してい
る。消去の場合、陰極となるフローティングゲート１７
内のエネルギー準位は連続的に分布しており、フローテ
ィングゲート１７の電位が電荷放出により変化しても、
井戸層内の準位と同じエネルギーの電子が存在する限り
共鳴トンネル電流は流れ続ける。読み出し動作の時は、
井戸層の電位はフローティング状態にしておく。

【００１８】尚、フローティングゲート１７の厚さはド
・ブロイ波長に比べて十分厚く、電子は非弾性散乱によ
りエネルギーを失ってしまうので、フローティングゲー
ト１７に到達した電子はコントロールゲート１８へトン
ネルせずに、必ずフローティングゲート１７内に蓄積さ
れる。

【００１９】書込後にフローティングゲート１７中の電
荷がチャネルに戻らないようにするためには、蓄積電荷
によりフローティングゲート１７の電位が上がった時で
も、図４に示すように、井戸層の量子準位のうちの最低
準位がフローティングゲート１７中の電子のエネルギー
よりも高くなるように井戸層１６の幅を薄くする必要が
ある。

【００２０】次に、図５から１０を用いて本発明の製造
方法の一例を示す。まず、図５に示すように、ｐ型シリ
コン基板１１上に熱酸化法により二酸化シリコンの絶縁
膜１９を形成する。次に、図６に示すように、ＣＶＤ法
で多結晶シリコンの井戸層１６を成膜する。同様の方法
で絶縁膜２０、フローティングゲート１７、絶縁膜２
１、コントロールゲート１８、及び絶縁膜２２を形成す
る。

【００２１】次に、図７に示すように、絶縁膜２２上に
レジスト膜５０を現像する。次に、図８に示すようにエ
ッチングを行ない、ソースとドレインを形成する基板上
の絶縁膜及び多結晶シリコン層を除去する。次にレジス
トを除去し、図９に示す様に、イオン打ち込み及び拡散
法により、ｎ型ソース拡散層１２とｎ型ドレイン拡散層
１４を形成する。最後に、図１０に示す様にパッシベー
ション膜４０をＣＶＤ法で形成後、エッチングにより穴
をあけて電極となるアルミニウム４１、４２を蒸着して
本発明の半導体装置を完成する。図１１は図１０の装置
を上から見た図である。図１０は図１１の線分ＡＡ’に
沿っての断面図である。図１１では井戸層１６、フロ−
ティングゲ−ト１７、及びコントロ−ルゲ−ト１８は見
やすさのために幅を変えて表示してある。ドレイン電極
４１はドレイン拡散層１４にのみ接しており、ソース電
極４２はソース拡散層１２にのみ接している。

【００２２】次に、図１２から１６を用いて、第一の実
施例に基づいたＮＯＲ型メモリセルマトリックスの回路
構成及び周辺装置構成を説明する。第一の実施例の場
合、井戸層１６の電位をコントロールする必要があるの
で、ワード線１０２に加えて新たな井戸電圧制御線１０
３が必要となる。図１２はＮＯＲ型メモリセルマトリッ
クスを構成した時の周辺装置の概略図である。この構成
の特徴は、ワード線１０２によるコントロールゲート電
圧の印加と同時に、昇圧回路１０７で発生させた電圧に
より、井戸層の電位を変化させることを可能にした点に
ある。昇圧回路の構造は通常のものと同じで良いが、図
３のタイミングチャ−トに示されているように電圧の立
ち上がり時間を大きく設定した回路を用いる。

【００２３】図１３はメモリセル４ビット分の素子配置
及び配線図の一例である。個々のセルの井戸層及び酸化
膜の厚さのばらつきのため、共鳴の起こるバイアス電圧
はセルごとに異なるが、井戸層電圧を変化させていく間
にはすべてのセルに対して共鳴が起こる。井戸層は、井
戸電圧制御線１０３を介して昇圧回路１０７につながれ
るため、ワード線１０２と並行に配置してある。図１４
はメモリセルマトリックスと周辺装置の接続を示す簡略
図である。終端部における接続の詳細を示すために、図
中のＡ部、Ｂ部における素子配置及び配線をそれぞれ図
１５、１６に示す。図１５は終端Ａ部における配線図で
ある。ワ−ド線１０２は行デコ−ダ１０６ヘ、ビット線
１０１は列デコ−ダ１０５へ接続されるが、井戸電圧制
御線１０３、ソ−ス接地線１００はセルマトリックス内
で終端される。図１６は終端Ｂ部における配線図であ
る。井戸電圧制御線１０３は昇圧回路１０７へ接続さ
れ、ソ−ス接地線１００はセルマトリックスの外へ引き
出されて接地される。ビット線１０１、ワ−ド線１０２
はセルマトリックス内で終端される。

【００２４】次に、図１７を用いて第二の実施例を説明
する。図１７は、本発明の第二の実施例による半導体記
憶装置の断面図である。酸化膜１９、２０の厚さをｄ
１、ｄ２、井戸層１６の厚さをｗ、酸化膜と井戸層との
電子親和力の差をφとすると、 ｄ１、ｄ２、ｗ〜ｈ／√（２ｍφ） 但し、ｈはプランク定数、ｍは井戸層中の電子の有効質
量を満足する構成とする。本実施例の特徴は、共鳴を起
こすための井戸層１６の電位の変化を、コントロールゲ
ート電圧の昇圧によって行なう点にある。従って、図１
に示したように、井戸層１６を外部電源につなぐ必要は
ない。特開昭６１ー２５５０７１記載の装置との相違点
は、フローティングゲート１７と基板１１の間の量子井
戸層の厚さが１０Å程度であり、フローティングゲート
の厚さよりかなり薄いことである。

【００２５】本実施例の場合、井戸層１６は外部電源に
つながれていないため、その電位は固定しておらずフロ
ーティングゲートの電位の変化に伴って変化する。ある
バイアスの時に共鳴が起きたとしても、電荷の注入によ
りフロ−ティングゲ−トの電位が変化し共鳴は起こらな
くなる。ここでコントロ−ルゲ−ト電圧を増大させてい
くと再び共鳴が起こる状態になる。以上の過程を繰り返
すことにより注入を続けることができる。図１８は、書
込時におけるコントロールゲート電圧のタイミングチャ
ート及びフローティングゲート１７内の蓄積電荷量を表
している。コントロールゲート電圧印加直後は共鳴が起
こらないが、漸次電圧を変化させていくと共鳴の起こる
ゲート電圧に達し、電荷の注入が繰り返される過程を表
す。本実施例の半導体装置も、第一の実施例と同様の方
法で作製できる。

【００２６】次に、図１９から２３を用いて、第二の実
施例によるＮＯＲ型メモリセルマトリックスの回路構成
及び周辺装置構成を説明する。第二の実施例の場合、上
述のようにゲート電圧を連続的に増大させるため、立ち
上がり時間が長い昇圧回路１０８を必要とする。読み出
す時は、昇圧回路１０８を介さない一定のゲート電圧が
印加される。図１９は周辺装置の概略図である。第一の
実施例と異なり井戸電圧制御線を必要としない。図２０
はメモリセル４ビット分の素子配置及び配線の一例であ
る。井戸層は各セルごとに独立したものとなる。

【００２７】図２１はメモリセルマトリックスと周辺装
置の接続を示す簡略図である。図中のＡ部、Ｂ部におけ
る素子配置及び配線をそれぞれ図２２、２３に示す。図
２２は終端Ａ部における配線図である。ワ−ド線１０２
は行デコ−ダ１０６ヘ、ビット線１０１は列デコ−ダ１
０５へ接続されるが、ソ−ス接地線１００はセルマトリ
ックス内で終端される。井戸層１０３はメモリセル外部
とはつながっていない。図２３は終端Ｂ部における配線
図である。ソ−ス接地線１００はセルマトリックスの外
へ引き出されて接地される。ビット線１０１、ワ−ド線
１０２はセルマトリックス内で終端される。

【００２８】次に図２４を用いて第三の実施例を説明す
る。図２４は第三の実施例による半導体記憶装置の断面
図である。酸化膜１９、２０の厚さをｄ１、ｄ２、井戸
層１６の厚さをｗ、酸化膜と井戸層との電子親和力の差
をφとすると、 ｄ１、ｄ２、ｗ〜ｈ／√（２ｍφ） 但し、ｈはプランク定数、ｍは井戸層中の電子の有効質
量を満足する構成とする。本実施例の特徴はチャネル部
分をｎ−層３０で形成したことにある。この場合、ＦＥ
Ｔはノーマリーオン(normally-on)型になる。

【００２９】図２５に示すように、ｎ−層では電子は多
数キャリアであるため、高エネルギー領域では電子状態
は拡がっており、電子のエネルギー準位は連続的に分布
している。従って、チャネル３０からフローティングゲ
ート１７への共鳴トンネルは、井戸層１６内の準位がチ
ャネルの伝導帯底とフェルミ準位との間にくるようにコ
ントロールゲート電圧が印加された時に起こる。同様の
ことはドレイン１４から電荷の注入を行なっても起こ
る。

【００３０】本実施例の場合、書き込み及び消去時とも
に陰極の電子エネルギーは連続的に分布しており、共鳴
は広いゲート電圧領域において起こるため、電位を補正
する必要はなく、コントロールゲート電圧を固定したま
まで書き込み及び消去が可能である。図２６は、書き込
み時におけるコントロールゲート電圧のタイミングチャ
ート及びフローティングゲート１７内の蓄積電荷量を示
している。共鳴を起こすようなコントロールゲート電圧
を印加すると、電荷注入に伴い井戸層内の準位が上がっ
ても注入を続けることが可能である。

【００３１】本実施例の半導体装置の製造方法は、第一
の実施例の場合とほぼ同じであるが、絶縁膜１９を形成
する前に、ｎ−拡散層３０を形成する点が異なる。チャ
ネル部分はｎ−層からなるため、書き込み及び消去時と
もに共鳴は広いゲート電圧領域において起こるので、特
に電位を補正する必要はない。従って、回路構成は従来
のフラッシュメモリを用いたメモリアレイの回路構成と
同じで良い。メモリセルマトリックス内の素子配置及び
配線は第二の実施例の場合と同一で良い。

【００３２】次に、図２７を用いて、第四の実施例を説
明する。図２７は第四の実施例による半導体記憶装置の
断面図である。本実施例の特徴は、第二の実施例におけ
る井戸層の代わりにサイズが数１０Åの量子ドット列３
１を形成したことにある。酸化膜１９、２０の厚さをｄ
１、ｄ２、量子ドット３１の酸化膜に垂直な方向の厚さ
をｗ、酸化膜と量子ドットとの電子親和力の差をφとす
ると、 ｄ１、ｄ２、ｗ〜ｈ／√（２ｍφ） 但し、ｈはプランク定数、ｍは井戸層中の電子の有効質
量を満足する構成とする。井戸層をドット列にする事に
より、連続した井戸層を設ける場合に比べ、チャネルと
フローティングゲート間の電気容量が減少する。

【００３３】書込時と消去時のしきい電圧差は蓄積電荷
量に比例し、蓄積電荷量はチャネルとフローティングゲ
ート間の電気容量が小さいほど大きい。従って、電気容
量が減少するとしきい電圧差は拡大し、電荷トラップに
よるしきい電圧差の縮小による影響を低減できる。同様
の効果は量子ドット列の他に量子細線列あるいは面積を
縮小した量子井戸でも起こるが、トンネル領域の面積を
縮小し過ぎると注入速度が低下するため、面積を最適化
する必要がある。共鳴が起こるように電位の補正を行な
うには、各ドットに電極をつけることが困難なので第二
の実施例と同様に、電荷の注入によるフローティングゲ
ート１７の電位の変化速度よりも遅い速度でコントロー
ルゲート電圧を連続的に変化させることによって、常に
共鳴の起こる電子が存在するようにする。メモリセルマ
トリックスの回路構成及び周辺装置は第二の実施例と同
一である。

【００３４】本発明の半導体装置の製造方法は第一の実
施例の場合とほぼ同じであるが、異なる点は、熱拡散法
により二酸化シリコンの絶縁膜１９を形成後、レジスト
でパターニングし、エッチングによりドットを形成する
領域の絶縁膜を除去し、除去した部分をＣＶＤ法により
多結晶シリコン３１で埋める点である。その後は他の実
施例と同様である。以上の様にして、本発明の半導体装
置を完成する。

【００３５】次に、図２８を用いて共鳴トンネルを用い
た第五の実施例を説明する。図２８は第五の実施例によ
る半導体装置の断面図である。本実施例は共鳴トンネル
を用いた論理素子の例である。通常のＭＯＳＦＥＴのゲ
ート８０と基板１１の間の酸化膜中に、厚さが１０Å程
度の電位調整可能な２つの多結晶シリコン井戸層８１、
８２を形成する。井戸層Ａ８１、井戸層Ｂ８２にはそれ
ぞれ量子準位が形成される。

【００３６】チャネルの電子がゲート８０に流れるの
は、チャネルの電子のエネルギー、井戸層Ａ８１内の準
位、及び井戸層Ｂ８２内の準位の３つが同じになる時の
みである。そこで、ある固定したゲート電圧に対し、井
戸層Ａ８１と井戸層Ｂ８２の電圧を独立に変化させた
時、各井戸の準位とチャネル内の電子のエネルギーの一
致あるいは不一致に応じて図２９に示すような４つの場
合が可能である。一致の場合を１、不一致の場合を０で
表わし、電流が流れる場合を１、流れない場合を０と表
わしてある。２つの井戸電圧を入力と考えると、井戸層
Ａ８１と井戸層Ｂ８２が共に１の時、出力が１すなわち
電流が流れる。その他の入力の時は出力が０となる。従
って、この素子はＡＮＤ素子として機能する。但し、入
力が共に１でも井戸層Ａ、Ｂに同じ井戸電圧を印加して
いるのではない。本実施例の製造方法は他の実施例と同
様である。

【００３７】

【発明の効果】本発明によれば、基板とフローティング
ゲート間の絶縁膜中に量子井戸となる層を設けることに
より、井戸内の量子準位を介した共鳴トンネルによる電
荷注入が可能となり、トンネル電子によるトラップ及び
ホールの生成を低減できるので、絶縁膜の劣化を抑えメ
モリの寿命を増大させることが可能となる。

【００３８】

【図面の簡単な説明】

【図１】本発明による第一の実施例を示す図である。

【図２】本発明の原理を説明するためのポテンシャル図
である。

【図３】第一の実施例におけるコントロールゲート電
圧、井戸電圧のタイミングチャート及びフローティング
ゲート内の蓄積電荷量を表す図である。

【図４】第一の実施例における書込後のポテンシャル図
である。

【図５】第一の実施例の製造方法を説明するための図で
ある。

【図６】第一の実施例の製造方法を説明するための図で
ある。

【図７】第一の実施例の製造方法を説明するための図で
ある。

【図８】第一の実施例の製造方法を説明するための図で
ある。

【図９】第一の実施例の製造方法を説明するための図で
ある。

【図１０】第一の実施例の製造方法を説明するための図
である。

【図１１】本発明による第一の実施例を上から見た図で
ある。

【図１２】本発明による第一の実施例を用いたメモリセ
ルマトリックス回路構成及び周辺装置構成図である。

【図１３】本発明による第一の実施例を用いたメモリセ
ルマトリックス回路構成及び周辺装置構成図である。

【図１４】本発明による第一の実施例を用いたメモリセ
ルマトリックス回路構成及び周辺装置構成の簡略図であ
る。

【図１５】本発明による第一の実施例を用いたメモリセ
ルマトリックス終端部の素子配置及び配線図である。

【図１６】本発明による第一の実施例を用いたメモリセ
ルマトリックス終端部の素子配置及び配線図である。

【図１７】本発明による第二の実施例を示す図である。

【図１８】第二の実施例におけるコントロールゲート電
圧のタイミングチャート及びフローティングゲート内の
蓄積電荷量を表す図である。

【図１９】本発明による第二の実施例を用いたメモリセ
ルマトリックス回路構成及び周辺装置構成図である。

【図２０】本発明による第二の実施例を用いたメモリセ
ルの素子配置及び配線図である。

【図２１】本発明による第二の実施例を用いたメモリセ
ルマトリックス回路構成及び周辺装置構成の簡略図であ
る。

【図２２】本発明による第二の実施例を用いたメモリセ
ルマトリックス終端部の素子配置及び配線図である。

【図２３】本発明による第二の実施例を用いたメモリセ
ルマトリックス終端部の素子配置及び配線図である。

【図２４】本発明による第三の実施例を示す図である。

【図２５】第三の実施例における書込時のポテンシャル
図である。

【図２６】第三の実施例におけるコントロールゲート電
圧のタイミングチャート及びフローティングゲート内の
蓄積電荷量を表す図である。

【図２７】本発明による第四の実施例を示す図である。

【図２８】本発明による第五の実施例を示す図である。

【図２９】本発明による第五の実施例の論理素子の動作
特性を示す表である。

【図３０】従来のフローティングゲート型フラッシュメ
モリの構造を示す断面図である。

【図３１】従来のフローティングゲート型フラッシュメ
モリの動作原理を示すポテンシャル図である。

【符号の説明】

１１…ｐ型シリコン基板、１２…ｎ型ソース拡散層、１
３…ソース電極、１４…ｎ型ドレイン拡散層、１５…ド
レイン電極、１６…多結晶シリコン井戸層、１７…フロ
ーティングゲート、１８…コントロールゲート、１９…
酸化膜、２０…酸化膜、２１…酸化膜、２２…酸化膜、
３０…ｎ型拡散層、３１…多結晶シリコン量子ドット、
４０…パッシベーション膜、４１…ドレイン電極、４２
…ソース電極、５０…レジスト、８０…ゲート、８１…
多結晶シリコン井戸層、８２…多結晶シリコン井戸層、
１００…ソース接地線、１０１…ビット線、１０２…ワ
ード線、１０３…井戸電圧制御線、１０５…列デコー
ダ、１０６…行デコーダ、１０７…昇圧回路、１０８…
昇圧回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/68 (72)発明者 井原 茂男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】ソース及びドレイン拡散層を有した半導体
   基板上にフローティングゲート及びコントロールゲート
   を有する絶縁膜を形成した半導体記憶装置において、基
   板とフローティングゲート間の絶縁膜中に電位調節可能
   なように電圧端子を有する量子井戸層を設け、井戸を鋏
   む絶縁膜層の厚さをｄ１、ｄ２、井戸層の厚さをｗ、絶
   縁膜層と井戸層の電子親和力の差をφとすると、 ｄ１、ｄ２、ｗ〜ｈ／√（２ｍφ） 但し、ｈはプランク定数、ｍは井戸層中の電子の有効質
   量を満足する構成としたことを特徴とする不揮発性半導
   体記憶装置。
2. 【請求項２】前記基板とフローティングゲートの間の量
   子井戸構造は、共鳴トンネル現象を可能とする厚さの層
   からなることを特徴とする請求項１記載の不揮発性半導
   体記憶装置。
3. 【請求項３】フローティングゲートの電荷の注入及び放
   出を共鳴トンネル現象を用いて行なうことを特徴とする
   請求項１記載の不揮発性半導体記憶装置。
4. 【請求項４】コントロールゲートと共に量子井戸に電圧
   を印加して電荷の注入及び放出を制御することを特徴と
   する請求項１記載の不揮発性半導体記憶装置。
5. 【請求項５】ソース及びドレイン拡散層を有した半導体
   基板上にゲートを有する絶縁膜を形成した半導体装置に
   おいて、基板とゲート間の絶縁膜中に電位調節可能なよ
   うに電圧端子を有する２つの量子井戸層を設け、井戸を
   鋏む絶縁膜層の厚さをｄ１、ｄ２、ｄ３、井戸層の厚さ
   をｗ１、ｗ２、絶縁膜層と井戸層の電子親和力の差をφ
   とすると、 ｄ１、ｄ２、ｄ３、ｗ１、ｗ２〜ｈ／√（２ｍφ） 但し、ｈはプランク定数、ｍは井戸層中の電子の有効質
   量を満足する構成としたことを特徴とする不揮発性半導
   体装置。
6. 【請求項６】前記基板とゲートの間の二重の量子井戸構
   造は、共鳴トンネル現象を用いて論理動作を可能とする
   ことを特徴とする請求項５記載の不揮発性半導体装置。
7. 【請求項７】前記基板とゲートの間の２つの量子井戸
   は、それぞれ独立に電圧を印加することを可能とする請
   求項５記載の不揮発性半導体装置。