DE10158018A1 - Schicht-Anordnung und Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher - Google Patents

Schicht-Anordnung und Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher

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Michael Specht
Martin Staedele
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Abstract

Die Erfindung betrifft eine Schicht-Anordnung und ein Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher. Die Schicht-Anordnung weist auf eine zwischen einem ersten und einem zweiten Elektroden-Bereich angeordnete Schichtstruktur mit einer auf dem ersten Elektroden-Bereich angeordneten elektrisch isolierenden Schicht, einer Mehrzahl von Potentialtopf-Schichten mit jeweils mindestens einem Energieniveau, wobei jede Potentialtopf-Schicht beidseitig von einer Tunnel-Schicht bedeckt ist und eine Ladungsspeicher-Schicht zwischen der elektrisch isolierenden Schicht und den Potentialtopf-Schichten. Die Potentialtopf-Schichten sind derart eingerichtet, dass deren Energieniveaus in Abwesenheit einer elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten elektrisch isolierend sind und dass deren Energieniveaus bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich derart verschoben sind, dass die Potentialtopf-Schichten elektrisch leitfähig sind.

Description

  • Die Erfindung betrifft eine Schicht-Anordnung und ein Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher.
  • Angesichts der schnellen Fortentwicklung der Computertechnologie besteht Bedarf an Speichermedien, die immer größere Speichermengen auf immer kleineren Anordnungen mit immer kürzeren Schreib- und Löschzeiten bereitstellen. Üblicherweise werden große Datenmengen in einer Anordnung von Speicherzellen gespeichert. Ein Überblick über Speicherzellen gemäß dem Stand der Technik gibt beispielsweise [1].
  • Es werden vorwiegend zwei Konzepte verfolgt, um leistungsfähige Speicherzellen bereitzustellen. Dies sind zum einen die sogenannten dynamischen RAMs und zum anderen die nicht-flüchtigen Speicherzellen.
  • Eine dynamische Speicherzelle, also ein DRAM (Dynamic Random Access Memory) weist einen Auswahltransistor und einen Speicherkondensator auf. Mittels des Auswahltransistors wird eine Speicherzelle in einer Speicher-Anordnung ausgewählt. In jedem der Speicherkondensatoren ist entweder ein Speicherzustand mit einem logischen Wert "0" oder ein Speicherzustand mit einem logischen Wert "1" entsprechend einem elektrisch geladenen oder ungeladenen Kondensator vorliegend. Da die Kondensatorladung in bekannten Speicherzellen infolge von Rekombinations- und Leckströmen in einer Zeit von ungefähr einer Sekunde abgebaut wird, muss die Ladung immer wieder nachgeliefert werden. Auch nach einem Lesevorgang muss die Information wieder eingeschrieben werden. Dieses Nachliefern von Ladung erfolgt automatisch mit Hilfe einer auf den Chip integrierten Schaltung. Diese Besonderheit hat dem Speicher den Namen Dynamischer Speicher gegeben. Dynamische Speicherzellen weisen vorteilhafterweise kurze Schreib- und Lesezeiten in der Größenordnung von zehn Nanosekunden auf. Allerdings ist nachteilhaft, dass dynamische Speicherzellen dauerhaft mit Energie versorgt werden müssen. Dies hat eine hohe Abwärme und damit eine Aufheizung der Speicher-Anordnung zur Folge. Ferner hat eine dynamische Speicherzelle einen hohen Energiebedarf, was den Betrieb von dynamischen Speicherzellen kostenintensiv gestaltet. Dynamische Speicherzellen weisen den Nachteil auf, dass beim Trennen von der Spannungsversorgung die gespeicherten Informationen verloren gehen.
  • Ein nicht-flüchtiger Speicher ("non volatile memory") zeichnet sich dadurch aus, dass die in der Speicherzelle eingespeicherte Information auch nach dem Abschalten der Versorgungsspannung für eine lange Haltezeit von typischerweise mindestens zehn Jahren erhalten bleibt. Der am häufigsten eingesetzte nicht-flüchtige Halbleiterspeicher ist das Flash-EEPROM ("Electrically Erasable and Programmable Read-Only Memory"). EEPROMs gestatten dem Betreiber häufig wiederholbares Lesen, elektrisches Löschen und Programmieren.
  • Ein wichtiges Beispiel für ein EEPROM ist der sogenannte Floating-Gate Speicher. Bei dem Floating-Gate Speicher wird die elektrische Ladung in einem Floating-Gate, einer von der Umgebung elektrisch entkoppelten Poly-Silizium-Struktur, gespeichert. Das Umladen erfolgt mittels Elektronen, die eine dünne Oxidschicht zwischen dem Halbleiter und dem Floating- Gate durchtunneln. Bei einer Floating-Gate-Speicherzelle tritt an die Stelle des DRAM-Speicherkondensators ein Floating-Gate- Speichertransistor. Beim Programmieren wird an die Wortleitung einer ausgewählten Speicherzelle eine positive elektrische Spannung von typischerweise +15 V angelegt. Bei diesen Potentialverhältnissen ist der Auswahltransistor leitend und die elektrische Feldstärke in der Tunneloxid-Schicht in der Nähe der Durchbruchfeldstärke (ungefähr 107 V/cm).
  • Infolgedessen tunneln Elektronen zwischen dem Floating-Gate und dem darunter liegenden Source-/Drain-Gebiet bzw. Kanalgebiet. Dadurch bleibt im Floating-Gate eine nichtkompensierte elektrische Ladung zurück und verbleibt dort für eine lange Haltezeit von typischerweise zehn Jahren, auch in einem Zustand, bei dem keine elektrischen Spannungen mehr angelegt sind.
  • Eine besonders platzsparende nicht-flüchtige Speicherzelle ist die Flash-EEPROM-Zelle, von der im Weiteren zwei Ausführungsformen kurz beschrieben werden. Bei der CHE-Flash- Zelle (CHE = channel hot electron) tunneln "heiße" (d. h. ausreichend energiereiche) Elektronen in der Nähe des Drain- Bereichs durch die Gateoxid-Schicht hindurch auf das Floating- Gate, wohingegen bei der FN-Flash-Zelle (FN = Fowler-Nordheim), die Elektronen mittels eines hohen elektrischen Feldes in der Gateoxid-Schicht tunneln (Fowler-Nordheim-Tunneln). Als Fowler-Nordheim-Tunneln wird der Prozess bezeichnet, bei dem Elektronen in der Gegenwart eines ausreichend hohen elektrischen Feldes durch eine Tunnel-Schicht hindurchtunneln.
  • Die Schreib- und Löschzeiten von existierenden Flash-Speichern liegen im Bereich zwischen ungefähr einer Millisekunde und ungefähr zehn Mikrosekunden. Damit sind die Schreib- und Löschzeiten von Flash-Speichern im Vergleich zu den Schreib- und Löschzeiten von DRAM-Speichern deutlich langsamer. Der Grund hierfür hängt mit der Tunnelbarriere zwischen dem Floating-Gate und dem leitenden Kanal zusammen, da eine beispielsweise aus Siliziumdioxid hergestellte Tunnelbarriere eine Mindestdicke von ungefähr zehn Nanometer aufweisen muss, um eine Haltezeit der Speicherzelle von zehn Jahren zu gewährleisten. Dies erfordert hohe Schreib- und Löschspannungen von typischerweise 10 V, teilweise bis zu 20 V. Solch hohe elektrische Spannungen zum Schreiben bzw. Löschen sind deshalb nachteilhaft, da Elemente in integrierten Schaltkreisen von zu hohen elektrischen Spannungen negativ beeinflusst werden können und sogar zerstört werden können.
  • Im Weiteren werden zwei aus der Literatur bekannte Konzepte beschrieben, deren Gegenstand es ist, Speicherzellen mit kurzen Schreib- bzw. Löschzeiten bereitzustellen, wobei die Speicherzellen Haltezeiten in der Größenordnung von zehn Jahren aufweisen.
  • Aus [2] ist das Konzept der sogenannten "Crested-Barrier" bekannt.
  • Gemäß dem "Crested-Barrier"-Konzept wird eine serielle Anordnung von typischerweise drei Tunnelbarrieren mit unterschiedlichen energetischen Höhen der Potential-Barrieren verwendet. Bei den oben beschriebenen herkömmlichen Flash- Zellen ist die Gateoxid-Schicht üblicherweise eine ungefähr zehn Nanometer dicke Siliziumdioxid-Schicht mit einer homogenen Struktur. Theoretische Überlegungen zeigen, dass eine gleichdicke Barriere, die keinen rechteckförmigen, sondern einen stufenförmigen elektrischen Potentialverlauf mit dem Maximum in einem mittigen Abschnitt der Barriere aufweist, ein beschleunigtes Schreiben bzw. Lesen bei gleichbleibender Haltezeit ermöglicht. Der Grundgedanke des "Crested-Barrier"- Konzepts besteht darin, das Verhältnis der Tunnelstromstärke durch eine Tunnel-Schicht bei angelegter Schreib- bzw. Löschspannung zu der Tunnelstromstärke bei angelegter halber Schreib- bzw. Löschspannung für eine Tunnelbarriere mit rechteckigem Potentialverlauf und für eine Tunnelbarriere mit stufenförmigem Potentialverlauf zu vergleichen. Es zeigt sich, dass dieses Tunnelstromverhältnis für eine stufenförmige Potentialbarriere erheblich größer ist als für eine rechteckförmige Barriere. Dieses Tunnelstromverhältnis ist ein Maß für das Verhältnis zwischen der Haltezeit und der Löschzeit bzw. für das Verhältnis zwischen der Haltezeit und der Programmierzeit einer auf dem "Crested-Barrier"-Konzept basierenden Speicherzelle.
  • Mit anderen Worten ist für die beschriebene mehrstufige Potentialanordnung die Stromdichte von Fowler-Nordheim-Tunneln wesentlich empfindlicher von einer angelegten Spannung abhängig als für eine rechteckförmige Barriere. Allerdings ist es in der Herstellung aufwendig, eine mehrstufige Potentialbarriere zu realisieren. Folglich sind Speicherzellen auf Basis des "Crested-Barrier"-Prinzips aufwendig und teuer.
  • Bezugnehmend auf Fig. 1 wird im Folgenden das Prinzip der sogenannten PLED-Speicherzelle ("Planar Localized Electron Devices") beschrieben, das aus [3] bekannt ist.
  • Die in Fig. 1 gezeigte PLED-Speicherzelle 100 weist ein Substrat 101, einen Source-Bereich 102 in einem ersten Oberflächenbereich des Substrats 101 und einen Drain-Bereich 103 in einem zweiten Oberflächenbereich des Substrats 101 auf. Mittels eines elektrisch isolierenden Bereichs 104, welcher in dem Bereich zwischen dem Source-Bereich 102 und dem Drain- Bereich 103 die Funktion einer Gateoxid-Schicht erfüllt, ist das Substrat 101 mit den darin eingebrachten Source- und Drain-Bereichen 102, 103 von einem Ladungsspeicher-Bereich 105 getrennt. Oberhalb des Ladungsspeicher-Bereichs 105 ist eine Mehrzahl von Doppelschichten angeordnet, wobei jede der Doppelschichten alternierend eine Tunnel-Schicht 106 und einen halbleitenden Bereich 107 aus intrinsischem Silizium aufweist. Die in Fig. 1 gezeigte PLED-Speicherzelle 100 weist vier Doppelschichten aus jeweils einer Tunnel-Schicht 106 und einem halbleitenden Bereich 107 auf. Oberhalb der Anordnung von Doppelschichten ist eine Elektrode 108 angebracht. An den Seitenrändern der Doppelschichten sind diese von einer seitlichen Gate-Elektrode 109 mittels einer dünnen Oxidschicht getrennt, die gemäß der in Fig. 1 gezeigten PLED-Speicherzelle 100 als Teil des elektrisch isolierenden Bereichs 104 ausgebildet ist.
  • Die in Fig. 1 gezeigte PLED-Speicherzelle 100 kann als Datenspeicher verwendet werden, indem der Effekt ausgenützt wird, dass gegebenenfalls in den Ladungsspeicher-Bereich 105 eingebrachte elektrische Ladungsträger die elektrische Leitfähigkeit des Kanals zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 charakteristisch beeinflussen. Sind in dem Ladungsspeicher-Bereich 105 elektrische Ladungsträger eingebracht, so weist der Kanal zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 eine erste elektrische Leitfähigkeit auf. Eine zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 angelegte Spannung führt dann zu einem Stromfluss einer ersten Stromstärke zwischen dem Source- Bereich 102 und dem Drain-Bereich 103. Ist dagegen der Ladungsspeicher-Bereich 105 von elektrischen Ladungsträgern frei, so weist der Kanal zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 eine zweite elektrische Leitfähigkeit auf, die von der ersten elektrischen Leitfähigkeit deutlich verschieden ist, und eine zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 angelegte elektrische Spannung bewirkt einen elektrischen Stromfluss einer zweiten Stromstärke, wobei die zweite Stromstärke deutlich verschieden von der ersten Stromstärke ist.
  • Ist an die seitliche Gate-Elektrode 109 eine elektrische Spannung nicht angelegt, so sind die Doppelschichten aus den Tunnel-Schichten 106 und den halbleitenden Bereichen 107 elektrisch isolierend, sodass gegebenenfalls in dem Ladungsspeicher-Bereich 105 eingebrachte Ladungsträger dort dauerhaft gespeichert sind. Mittels Anlegen einer geeigneten elektrischen Spannung an die seitliche Gate-Elektrode 109 wird an den linken und rechten Rändern der Tunnel-Schichten 106 jeweils ein elektrisch leitfähiger Bereich ausgebildet. In diesem Zustand sind die Doppelschichten aus den Tunnel- Schichten 106 und den halbleitenden Bereichen 107 elektrisch gut leitfähig. Wird in diesem Zustand an die Elektrode 108 eine weitere elektrische Spannung angelegt, so können Ladungsträger von der Elektrode 108 auf den Ladungsspeicher- Bereich 105 fließen oder umgekehrt. Nach Abschalten der an die seitliche Gate-Elektrode 109 angelegten elektrischen Spannung wird die Doppelschicht aus der Tunnel-Schicht 106 und den halbleitenden Bereichen 107 wieder elektrisch isolierend, sodass gegebenenfalls in dem Ladungsspeicher-Bereich 105 eingespeicherte Ladungsträger dort dauerhaft verbleiben. Das schnelle Schreiben und Löschen wird gemäß der PLED- Speicherzelle 100 also dadurch erreicht, dass die Seitenbereiche einer mehrfachen Tunnelbarriere mittels seitlichen Anlegens einer zusätzlichen elektrischen Spannung elektrisch leitfähig gemacht werden.
  • Bezugnehmend auf Fig. 2A, Fig. 2B wird im Weiteren das Prinzip einer Resonanz-Tunneldiode beschrieben.
  • Die in Fig. 2A gezeigte Resonanz-Tunneldiode 200 weist ein n+- dotiertes Silizium-Substrat 201, eine erste Tunnelbarriere 202, eine Potentialtopf-Schicht 203, eine zweite Tunnelbarriere 204, eine elektrisch isolierende Schicht 205 und eine Elektrode 206 auf, die gemäß der in Fig. 2A gezeigten Resonanz-Tunneldiode 200 eine Struktur aus Aluminium und Gold ist. Die erste Tunnelbarriere 202 ist aus Kalziumdifluorid (CaF2) hergestellt, die Potentialtopf-Schicht 203 ist aus Cadmiumdifluorid (CdF2) hergestellt, die zweite Tunnelbarriere 204 ist aus Kalziumdifluorid hergestellt. In Fig. 2B sind die Potentialverhältnisse (horizontal aufgetragen ist das elektrische Potential V) entlang der Resonanz-Tunneldiode 200 (deren Struktur ist vertikal aufgetragen) dargestellt. Insbesondere weist die Potentialtopf-Schicht 203 zwei Energieniveaus 203a, 203b auf, die derart eingerichtet sind, dass in Abwesenheit einer elektrischen Spannung zwischen dem n+-dotierten Silizium-Substrat 201 und der Elektrode 206 ein elektrischer Stromfluss durch die Potentialtopf-Schicht 203 hindurch nicht möglich ist. Ist dagegen, wie in Fig. 2B gezeigt, eine geeignete elektrische Spannung zwischen dem n+- dotierten Silizium-Substrat 201 und der Elektrode 206 angelegt, so befindet sich das erste Energieniveau 203a der Potentialtopf-Schicht 203 auf einem solchen elektrischen Potential, dass ein elektrischer Stromfluss von dem n+- dotierten Silizium-Substrat 201 durch die Potentialtopf- Schicht 203 hindurch bis hinein in die Elektrode 206 ermöglicht ist. Dies ist in Fig. 2B mittels eines Pfeils 207 veranschaulicht.
  • Der Erfindung liegt das Problem zugrunde, einen nichtflüchtigen Datenspeicher mit gegenüber aus dem Stand der Technik bekannten nicht-flüchtigen Datenspeichern verkürzten Schreib- und Löschzeiten bei mindestens gleichbleibend langen Haltezeiten bereitzustellen.
  • Das Problem wird durch eine Schicht-Anordnung und ein Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Erfindungsgemäß ist eine Schicht-Anordnung geschaffen.
  • Die Schichtanordnung der Erfindung weist eine zwischen einem ersten und einem zweiten Elektroden-Bereich angeordnete Schichtstruktur auf, die eine auf dem ersten Elektroden- Bereich angeordnete elektrisch isolierende Schicht, eine Mehrzahl von Potentialtopf-Schichten mit mindestens einem Energieniveau, wobei jede Potentialtopf-Schicht beidseitig von einer Tunnel-Schicht bedeckt ist, und eine Ladungsspeicher- Schicht zwischen der elektrisch isolierenden Schicht und den Potentialtopf-Schichten aufweist. Die Potentialtopf-Schichten sind derart eingerichtet, dass in Abwesenheit einer elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich die Energieniveaus unterschiedlicher Potentialtopf-Schichten derart gegeneinander verschoben sind, dass die Potentialtopf- Schichten elektrisch isolierend sind. Die Potentialtopf- Schichten sind ferner derart eingerichtet, dass deren Energieniveaus bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich derart verschoben sind, dass die Potentialtopf-Schichten elektrisch leitfähig sind.
  • Ferner ist erfindungsgemäß ein Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher bereitgestellt.
  • Die erfindungsgemäß betreibbare Schicht-Anordnung weist ein Substrat, einen Source-Bereich in einem ersten Oberflächenbereich des Substrats, einen Drain-Bereich in einem zweiten Oberflächenbereich des Substrats und eine zwischen der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain-Bereich einerseits und einem Gate-Bereich andererseits angeordnete Schichtstruktur auf. Die Schichtstruktur weist eine elektrisch isolierende Schicht auf dem Gate-Bereich oder auf der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain- Bereich, eine Mehrzahl von Potentialtopf-Schichten mit jeweils mindestens einem Energieniveau, wobei jede Potentialtopf- Schicht beidseitig von einer Tunnel-Schicht bedeckt ist, und eine Ladungsspeicher-Schicht zwischen der elektrisch isolierenden Schicht und den Potentialtopf-Schichten auf. Die Potentialtopf-Schichten sind derart eingerichtet, dass deren Energieniveaus in Abwesenheit einer elektrischen Spannung zwischen dem Gate-Bereich und dem Source-Bereich und/oder dem Drain-Bereich derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten elektrisch isolierend sind, und dass deren Energieniveaus bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem Gate-Bereich und dem Source-Bereich und/oder dem Drain-Bereich derart verschoben sind, dass die Potentialtopf-Schichten elektrisch leitfähig sind.
  • Verfahrensgemäß werden in die Ladungsspeicher-Schicht Ladungsträger eingebracht, aus dieser entfernt, oder es wird ermittelt, ob in der Ladungsspeicher-Schicht eine Menge von Ladungsträgern eingebracht ist.
  • Ferner ist eine Speicher-Einheit mit einer Schicht-Anordnung bereitgestellt, bei der die Speicher-Information in der Ladungsspeicher-Schicht der Schicht-Anordnung speicherbar ist.
  • Darüber hinaus ist eine Speicher-Anordnung mit einer Mehrzahl von Speicher-Einheiten bereitgestellt.
  • Es ist ein Vorteil der Erfindung, dass ein Datenspeicher geschaffen ist, bei dem lange Haltezeiten mit kurzen Schreib- bzw. Löschzeiten kombiniert sind. Wie oben beschrieben, sind Datenspeicher mit Floating-Gates gemäß dem Stand der Technik in ihrer Schnelligkeit bezüglich der Schreib- und Löschzeiten auf eine Größenordnung von Mikrosekunden beschränkt. Diese Beschränkung liegt darin begründet, dass die Dicke der Isolationsschicht zwischen dem leitenden Kanal einer entsprechenden Transistor-Anordnung und dem Floating-Gate mindestens zehn Nanometer dick sein muss, um akzeptable Haltezeiten zu erreichen. Wählt man geringere Dicken für diese Isolationsschicht, so ist die Haltezeit nicht ausreichend hoch. Andererseits ist bei Schichtdicken der elektrisch isolierenden Schicht im Bereich von zehn Nanometern die Tunnelrate und daher der Tunnelstrom infolge Fowler-Nordheim- Tunneln von Ladungsträgern durch diese Schicht hindurch derartig gering, dass Schreib- und Löschzeiten schneller als Mikrosekunden nicht möglich sind. Die zeigt, dass die Kombination einer großen Haltezeit mit einer kurzen Schreib- und Löschzeit bei aus dem Stand der Technik bekannten Konzepten gegensätzliche Anforderungen darstellen.
  • Erfindungsgemäß ist eine ausreichend große Haltezeit mittels einer ausreichend dicken elektrisch isolierenden Schicht realisiert. Simultan sind kurze Schreib- und Löschzeiten mittels Verwendens von Potentialtopf-Schichten in der Schichtstruktur ermöglicht, da das Einbringen von Ladungsträgern in das Floating-Gate mittels resonantem Tunneln von Ladungsträgern durch die Schichtstruktur der Erfindung erfolgt, anstatt mittels Fowler-Nordheim-Tunneln gemäß dem Stand der Technik. Mit anderen Worten löst die Erfindung die gegensätzlichen Anforderungen einer langen Haltezeit und einer kurzen Schreib- bzw. Löschzeit, indem die große Haltezeit einer Mehrfach-Tunnelbarriere sowie die hohe Tunnelrate bei resonantem Tunneln ausgenützt werden.
  • Jede der Potentialtopf-Schichten der Erfindung weist mindestens ein Energieniveau, häufig eine Mehrzahl von quantisierten Energieniveaus auf. Ist zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich eine elektrische Spannung nicht angelegt, so sind die Energieniveaus in den Quantentöpfen (Potentialtöpfen) gegeneinander derart versetzt, dass die Potentialtopf-Schicht (annähernd) elektrisch isolierend ist. Ist jedoch eine vorgegebene elektrische Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich angelegt, so verschieben sich infolge dieser elektrischen Spannung die Energieniveaus der Potentialtopf-Schichten derart, dass die Potentialtopf-Schicht elektrisch gut leitend ist und Ladungsträger von einer der Elektroden-Bereiche durch die nunmehr niederohmige Potentialtopf-Schicht hindurch bis hinein in die Ladungsspeicher-Schicht (Floating-Gate) resonant tunneln können. Nach Abschalten der vorgegebenen elektrischen Spannung, die zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich angelegt ist, verschieben sich die Energieniveaus der Potentialtopf-Schichten wieder zurück in den Ausgangszustand, sodass die Potentialtopf-Schichten wiederum elektrisch gut isolierend sind. Die nunmehr elektrisch isolierenden Potentialtopf-Schichten sind in diesem Zustand sehr hochohmig, sodass auf der Ladungsspeicher-Schicht befindliche Ladungsträger in Abwesenheit der vorgegebenen elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich nicht von der Ladungsspeicher-Schicht heruntertunneln können. Dadurch ist eine lange Haltezeit in der Größenordnung von zehn Jahren erreichbar.
  • Erfindungsgemäß ist eine Möglichkeit geschaffen, im Vergleich zu den aus dem Stand der Technik bekannten Floating-Gate- Speicherzellen deutlich schnellere Schreib- und Löschzeiten bis in den Bereich von Nanosekunden zu realisieren. Dies ist im Hinblick auf das in der Informationstechnologie herrschende Bedürfnis nach Speicher-Elementen mit verkürzten Zugriffszeiten bei mindestens gleichbleibend langen Haltezeiten vorteilhaft.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Vorzugsweise weist der erste Elektroden-Bereich oder der zweite Elektroden-Bereich der Schicht-Anordnung ein Substrat, einen Source-Bereich in einem ersten Oberflächenbereich des Substrats und einen Drain-Bereich in einem zweiten Oberflächenbereich des Substrats auf, wobei die Schichtstruktur auf der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist.
  • Gemäß dieser vorteilhaften Weiterbildung der erfindungsgemäßen Schicht-Anordnung ist ein modifizierter Feldeffekt-Transistor mit den beschriebenen Merkmalen geschaffen.
  • Dieser als Speicher-Einheit verwendbare Feldeffekt-Transistor stellt eine dreiterminale Anordnung dar. Die drei Anschlüsse der Schicht-Anordnung sind der Source-Bereich und der Drain- Bereich, die einem der beiden Elektroden-Bereiche der Schicht- Anordnung zugeordnet sind, und der andere Elektroden-Bereich, der bezugnehmend auf die bei Transistoren übliche Nomenklatur als Gate-Bereich bezeichnet werden kann. Die erfindungsgemäße Schicht-Anordnung mit drei elektrischen Anschlüssen ist weniger aufwendig betreibbar und im Allgemeinen kostengünstiger herstellbar als vierterminale Lösungsansätze, die aus dem Stand der Technik (beispielsweise aus [3]) bekannt sind. Die dreiterminale Anordnung der Erfindung ist besser für ULSI-Anwendungen ("ultra large scale integration", höchstintegrierte Schaltungen mit 107-109 Transistoren pro Chip) geeignet als die vierterminalen Konzepte mit tendenziell größeren Ausdehnungen gemäß dem Stand der Technik.
  • Wenn das Substrat mit dem Source-Bereich und dem Drain-Bereich den ersten Elektroden-Bereich bildet, ist das Substrat mit der elektrisch isolierenden Schicht der Schicht-Anordnung gekoppelt. Bildet alternativ das Substrat mit dem Source- Bereich und dem Drain-Bereich den zweiten Elektroden-Bereich aus, so sind die Potentialtopf-Schichten mit dem Substrat gekoppelt. Beide Strukturen sind geeignet, als Datenspeicher verwendet zu werden. Daher kann flexibel entsprechend den Bedürfnissen und Rahmenbedingungen des Einzelfalls die eine oder die andere Ausgestaltung gewählt werden.
  • Vorzugsweise weist zumindest ein Teil der Potentialtopf- Schichten jeweils eine Dicke zwischen ungefähr 1 nm und ungefähr 5 nm auf. Ferner kann zumindest ein Teil der Tunnel- Schichten jeweils eine Dicke zwischen ungefähr 0,5 nm und ungefähr 2 nm aufweisen. Die elektrisch isolierende Schicht weist gemäß einem bevorzugten Ausführungsbeispiel eine Dicke von ungefähr 10 nm auf.
  • Die elektrisch isolierende Schicht ist vorzugsweise aus Siliziumdioxid hergestellt. Die Tunnel-Schichten sind beispielsweise aus einer oder einer Kombination der chemischen Verbindungen Kalziumdifluorid, Siliziumdioxid und Siliziumnitrid hergestellt. Die Potentialtopf-Schichten können aus einem oder einer Kombination der chemischen Elemente bzw. der chemischen Verbindungen Silizium, Aluminiumphosphid, Galliumphosphid und Cadmiumdifluorid hergestellt sein. Ferner sind der erste und/oder der zweite Elektroden-Bereich vorzugsweise aus einem oder einer Kombination der chemischen Elemente bzw. chemischen Verbindungen Silizium und Kobaltdisilizid hergestellt.
  • Mittels Justage der Schichtdicken und der Schichtmaterialien insbesondere der Potentialtopf-Schichten ist die energetische Lage der diskreten Energieniveaus sowie deren Abstand zueinander einstellbar. Günstig ist eine ausreichend große Versetzung der Energiezustände in einem Zustand, in dem keine elektrische Spannung zwischen den ersten Elektroden-Bereich und den zweiten Elektroden-Bereich der Schicht-Anordnung angelegt ist. Dadurch ist sichergestellt, dass die Potentialtopf-Schicht ausreichend hochohmig ist, dass ein Tunneln von Ladungsträgern durch die der Potentialtopf- Schichten hindurch weitestgehend ausgeschlossen ist. Mit anderen Worten gewährleistet eine möglichst hochohmige Potentialtopf-Schicht in einem Zustand, in dem eine elektrische Spannung nicht zwischen dem ersten Elektroden- Bereich und dem zweiten Elektroden-Bereich angelegt ist, eine ausreichend hohe Haltezeit der eingespeicherten Datenmenge. Ferner ist eine Übereinstimmung der Energieniveaus der Potentialtopf-Schichten der Schicht-Anordnung in einem Szenario, in dem eine vorgegebene elektrische Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich angelegt ist, günstig. Finden auf der einen Seite der Schicht-Anordnung angeordnete Ladungsträger einen Tunnelpfad auf einem konstanten elektrischen Potential entlang aller Potentialtopf-Schichten vor, so können diese Ladungsträger auf dem gleichbleibenden Potentialniveau die Potentialtopf-Schichten durchlaufen. Das Durchlaufen der zwischen den Potentialtopf-Schichten angeordneten Tunnel- Schichten erfolgt mittels resonantem Tunneln und daher wesentlich schneller als mittels Fowler-Nordheim-Tunneln wie gemäß dem Stand der Technik.
  • Die energetische Lage und der energetische Abstand der Energieniveaus der Potentialtopf-Schichten zueinander sind mittels geeigneter Wahl der Dicke und der Materialien der Potentialtopf-Schichten einstellbar.
  • Ferner ist mittels geeigneter Wahl von Material und Dicke der Tunnel-Schichten zwischen den Potentialtopf-Schichten die Justage des Verhältnisses zwischen Haltezeit und Schreibzeit möglich. Je dünner die Tunnel-Schichten sind und je niederohmiger das Material der Tunnel-Schichten ist (bzw. je niedriger die Energiebarriere der Tunnel-Schicht ist), um so höher ist die Tunnelrate durch die Tunnel-Schichten.
  • Daher ist es erfindungsgemäß ermöglicht, mittels Wahl der Schichtdicken und der Materialien der Schicht-Anordnung die energetischen und elektrischen Parameter der Schicht-Anordnung flexibel auf die Bedürfnisse des Einzelfalls einstellen zu können bzw. deren Funktionalität optimieren zu können.
  • Weiter ist vorteilhaft, dass einige der oben genannten Materialien für die Potentialtopf-Schichten, die Tunnel- Schichten und die Elektroden-Bereiche Materialien sind, die mit der CMOS-Technologie kompatibel sind. So sind beispielsweise Silizium-Schichten und Siliziumdioxid-Schichten sowie Siliziumnitrid-Schichten im Rahmen der CMOS-Technologie herstellbar. Daher ist zum Herstellen der erfindungsgemäßen Schicht-Anordnung eine aufwendige Neuentwicklung von Maschinen und Verfahren entbehrlich, da auf weit verbreitete standardisierte und gut ausgereifte Maschinen und Verfahren zurückgegriffen werden kann, wie sie in vielen halbleitertechnologischen Labors und Fabriken bereitgestellt sind. Daher ist eine kostengünstige Herstellung der erfindungsgemäßen Schicht-Anordnung ermöglicht.
  • Vorzugsweise sind die Potentialtopf-Schichten derart eingerichtet, dass benachbarte Energieniveaus einer Potentialtopf-Schicht voneinander jeweils um eine Energiedifferenz der Größenordnung von 1 eV (Elektronenvolt) getrennt sind.
  • Bei einem Abstand benachbarter Energieniveaus innerhalb einer Potentialtopf-Schicht von ungefähr 1 eV ist sichergestellt, dass die Energiezustande gut aufgelöst sind und dass phonon- assistierter Transport von Ladungsträgern vernachlässigbar klein ist. Mit "phonon-assistiertem Transport von Ladungsträgern" ist gemeint, dass trotz gegeneinander verschobenen Energieniveaus an benachbarten Potentialtopf- Schichten ein Tunneln von Ladungsträgern dadurch ermöglicht wird, dass eine Wechselwirkung mit Energieaustausch zwischen den Ladungsträgern und Phononen (quantisierten Gitterschwingungen) auftritt.
  • Mittels einer derartigen Wahl der Energieniveaus der Potentialtopf-Schichten ist sichergestellt, dass in Abwesenheit einer elektrischen Spannung zwischen den beiden Elektroden-Bereichen der Schicht-Anordnung der Erfindung die Ladungsspeicher-Schicht mittels einer ausreichend hochohmigen Schichtstruktur ausreichend sicher elektrisch isoliert ist. Dadurch sind ausreichend hohe Haltezeiten erreichbar. Gemäß der heisenbergschen Unschärferelation sind unendlich scharfe Energieniveaus nicht erreichbar, vielmehr weist jedes quantenmechanische Energieniveau eine gewisse Breite auf. Weitere physikalische Effekte können zu einer zusätzlichen Verbreiterung bzw. Aufspaltung der Energieniveaus führen. Die energetische Breite der Energiezustände liegt typischerweise in der Größenordnung von ungefähr 10-100 meV. Indem die Energiedifferenz benachbarter Energieniveaus einer Potentialtopf-Schicht ungefähr 1 eV voneinander getrennt sind und die energetische Breite eines Energieniveaus in der Größenordnung von 10-100 meV liegt, ist ein unerwünschter Überlapp benachbarter Energieniveaus erfindungsgemäß vermieden.
  • Ferner sind die Potentialtopf-Schichten vorzugsweise derart eingerichtet, dass die energetische Tiefe der Potentialtöpfe ungefähr zwischen 2 eV und 3 eV ist.
  • Weisen aneinander angrenzende Schichten der Schicht-Anordnung unterschiedliche Kristallgitterstrukturen auf, so sind diese benachbarten Schichten vorzugsweise aufeinander gitterangepasst.
  • Im Weiteren werden Ausgestaltungen des erfindungsgemäßen Verfahrens zum Betreiben einer Schicht-Anordnung als Datenspeicher näher beschrieben. Ausgestaltungen der Schicht- Anordnung gelten auch für das Verfahren zum Betreiben der erfindungsgemäßen Schicht-Anordnung.
  • Wie oben beschrieben, werden gemäß dem erfindungsgemäßen Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher in die Ladungsspeicher-Schicht Ladungsträger eingebracht, aus dieser entfernt, oder es wird ermittelt, ob in der Ladungsspeicher-Schicht eine Menge von Datenträgern eingebracht ist.
  • Vorzugsweise wird eine Datenmenge von 1 Bit in den von der Ladungsspeicher-Schicht der Schicht-Anordnung mit den oben beschriebenen Merkmalen ausgebildeten Datenspeicher einprogrammiert, indem mittels Anlegens einer elektrischen Programmierspannung zwischen den Gate-Bereich und den Source- Bereich und/oder den Drain-Bereich Ladungsträger in die Ladungsspeicher-Schicht injiziert werden.
  • Bei dem verfahrensgemäßen Programmieren wird eine Programmierspannung von zwischen ungefähr 3 V und ungefähr 5 V angelegt.
  • In der Größenordnung zwischen 3 V und 5 V liegende Programmierspannungen sind deutlich geringer als Programmierspannungen, die gemäß dem Stand der Technik für nichtflüchtige Anwendungen erforderlich sind. Gemäß dem Stand der Technik erforderliche Programmierspannungen liegen in der Größenordnung von 10 V bis 20 V. Indem erfindungsgemäß die erforderlichen Programmierspannungen deutlich verringert sind, sind solche integrierte Schaltkreiselemente, die empfindlich auf elektrische Spannungen zu hoher Amplitude reagieren, besser gegen Zerstörung geschützt. Ferner führen verringerte elektrische Programmierspannungen im Allgemeinen zu einer verringerten Abwärme, da sich die Abwärme als Produkt aus der Spannung, der Stromstärke und der Programmierzeit ergibt. Dies ist in Hinblick auf die angestrebten hohen Integrationsdichten in der Größenordnung von 107 bis 109 Speicher-Einheiten pro Speicher-Anordnung vorteilhaft. Daher ist die erfindungsgemäße Schicht-Anordnung für Low-Power ULSI-Anwendungen ("ultra large scale integration") gut geeignet. Dies stellt eine wesentliche Verbesserung gegenüber dem Stand der Technik dar, da die Abwärme auf Speicher-Anordnungen eine technologische Begrenzung der erreichbaren Integrationsdichten von Speicher- Elementen einer Speicher-Anordnung darstellt.
  • Ferner wird gemäß dem erfindungsgemäßen Verfahren zum Betreiben der Schicht-Anordnung eine Datenmenge von 1 Bit aus den durch die Ladungsspeicher-Schicht ausgebildeten Datenspeicher von 1 Bit vorzugsweise ausgelesen, indem eine Auslesespannung zwischen dem Source-Bereich und dem Drain- Bereich angelegt wird, ein für das Vorhandensein bzw. Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht charakteristisches elektrisches Signal erfasst wird und unter Verwenden des elektrischen Signals ermittelt wird, ob eine vorgegebene Menge an Ladungsträgern in der Ladungsspeicher- Schicht enthalten ist oder nicht.
  • Vorzugsweise wird als charakteristisches elektrisches Signal der zwischen dem Source-Bereich und dem Drain-Bereich fließende elektrische Strom erfasst. Dies kann beispielsweise unter Verwenden eines Mittels zum Erfassen des elektrischen Stromes realisiert werden, beispielsweise mittels Verwendens eines geeigneten Verstärkers.
  • Gemäß dem Verfahren zum Betreiben einer Schicht-Anordnung kann eine Datenmenge von 1 Bit in dem durch die Ladungsspeicher- Schicht ausgebildeten Datenspeicher gelöscht werden, indem mittels Anlegens einer Löschspannung zwischen den Gate-Bereich und den Source-Bereich und/oder den Drain-Bereich in der Ladungsspeicher-Schicht gespeicherte Ladungsträger aus dieser entfernt werden.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
  • Es zeigen:
  • Fig. 1 eine Querschnittsansicht einer PLED-Speicherzelle gemäß dem Stand der Technik,
  • Fig. 2A eine Querschnittsansicht einer Schicht-Anordnung gemäß dem Stand der Technik,
  • Fig. 2B eine schematische Darstellung der Potentialverhältnisse in der in Fig. 2A gezeigten Schicht-Anordnung gemäß dem Stand der Technik,
  • Fig. 3A eine schematische Darstellung der Potentialverhältnisse in einer Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung in einem Zustand, in dem an die Schicht-Anordnung eine elektrische Spannung nicht angelegt ist,
  • Fig. 3B eine schematische Darstellung der Potentialverhältnisse in einer Schicht-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung in einem Zustand, in dem an die Schicht-Anordnung eine erste elektrische Spannung angelegt ist,
  • Fig. 3C eine schematische Darstellung der Potentialverhältnisse in einer Schicht-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung in einem Zustand, in dem an die Schicht-Anordnung eine zweite elektrische Spannung angelegt ist,
  • Fig. 4A eine Querschnittsansicht einer Schicht-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung,
  • Fig. 4B eine Querschnittsansicht der in Fig. 4A gezeigten Schichtstruktur gemäß dem zweiten Ausführungsbeispiel der Erfindung,
  • Fig. 5A eine Querschnittsansicht einer Schicht-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung,
  • Fig. 5B eine Querschnittsansicht einer Schicht-Anordnung gemäß einem vierten Ausführungsbeispiel der Erfindung,
  • Fig. 6A ein Diagramm, das für die in Fig. 5A gezeigte Schicht-Anordnung schematisch die Abhängigkeit des Tunnelstroms I von der zwischen die Elektroden- Bereiche der Schicht-Anordnung angelegten elektrischen Spannung U zeigt,
  • Fig. 6B ein Diagramm, das schematisch die Potentialverhältnisse innerhalb der in Fig. 5A gezeigten Schicht-Anordnung zeigt in einem Zustand, in dem zwischen die Elektroden-Bereiche der Schicht- Anordnung eine elektrische Spannung nicht angelegt ist,
  • Fig. 6C ein Diagramm, das schematisch die Potentialverhältnisse in der in Fig. 5A gezeigten Schicht-Anordnung zeigt in einem Zustand, in dem zwischen die Elektroden-Bereiche der Schicht- Anordnung eine elektrische Spannung angelegt ist.
  • Im Weiteren wird bezugnehmend auf Fig. 3A, Fig. 3B, Fig. 3C das erfindungsgemäße Grundprinzip beschrieben, gemäß dem in eine Ladungsspeicher-Schicht Ladungsträger einbringbar sind, Ladungsträger entfernbar sind bzw. Ladungsträger dauerhaft in der Ladungsspeicher-Schicht speicherbar sind.
  • In Fig. 3A ist eine Schicht-Anordnung 300 mit einem Elektroden- Bereich 301 und einer Ladungsspeicher-Schicht 302 gezeigt, zwischen denen zwei Potentialtopf-Schichten 303, 304 angeordnet sind. Zwischen den beiden Potentialtopf-Schichten 303, 304 sowie zwischen jeder Potentialtopf-Schicht 303 bzw. 304 und einer daran angrenzenden Schicht 301 bzw. 302 ist jeweils eine Tunnel-Schicht 305, 306, 307 angeordnet, gemäß Fig. 3B ist zwischen dem Elektroden-Bereich 301 und der ersten Potentialtopf-Schicht 303 die erste Tunnel-Schicht 305 angeordnet, zwischen der ersten Potentialtopf-Schicht 303 und der zweiten Potentialtopf-Schicht 304 ist die zweite Tunnel- Schicht 306 angeordnet und zwischen der zweiten Potentialtopf- Schicht 304 und der Ladungsspeicher-Schicht 302 ist eine dritte Tunnel-Schicht 307 angeordnet. Wie ferner in Fig. 3A gezeigt, weist die erste Potentialtopf-Schicht 303 ein Energieniveau 303a auf, und die zweite Potentialtopf-Schicht 304 weist ein erstes Energieniveau 304a und ein zweites, energetisch höher gelegenes Energieniveau 304b auf.
  • Gemäß dem in Fig. 3A gezeigten Szenario ist eine externe elektrische Spannung zwischen den Elektroden-Bereich 301 und die Ladungsspeicher-Schicht 302 nicht angelegt. Daher befinden sich der Elektroden-Bereich 301 und die Ladungsspeicher- Schicht auf demselben elektrischen Potential, das gemäß der schematischen Darstellung in Fig. 3A in vertikaler Richtung aufgetragen ist. Gemäß diesem Szenario ist das Energieniveau 303a der ersten Potentialtopf-Schicht weder mit dem ersten Energieniveau 304a der zweiten Potentialtopf-Schicht noch mit dem zweiten Energieniveau 304b der zweiten Potentialtopf- Schicht 304 auf dem gleichen elektrischen Potential befindlich. Auch ist das Energieniveau 303a der ersten Potentialtopf-Schicht 303 auf einem anderen elektrischen Potential als der Elektroden-Bereich 301, und sowohl das erste Energieniveau 304a als auch das zweite Energieniveau 304b der zweiten Potentialtopf-Schicht 304 sind mit der Ladungsspeicher-Schicht 302 auf unterschiedlichen elektrischen Potentialen. Dies hat zur Folge, dass möglicherweise auf dem Elektroden-Bereich 301 angeordnete Ladungsträger eine hochohmige Potentialbarriere überwinden müssten, um in die Ladungsspeicher-Schicht 302 zu gelangen. Mit anderen Worten ist die zwischen dem Elektroden-Bereich 301 und der Ladungsspeicher-Schicht 302 angeordnete Schichtstruktur aus drei Tunnel-Schichten 305, 306, 307 und zwei Potentialtopf- Schichten 303, 304 infolge der gegeneinander versetzten Energieniveaus 303a, 304a, 304b der Potentialtopf-Schichten 303, 304 zu hochohmig, um einen ausreichend starken Tunnelstrom von Ladungsträgern über diese hochohmige Schichtstruktur zu ermöglichen. Infolge der beschriebenen Potentialverhältnisse ist nicht nur ein Tunneln von dem Elektroden-Bereich 301 auf die Ladungsspeicher-Schicht 302 unterbunden, umgekehrt ist auch ein Tunneln von der Ladungsspeicher-Schicht 302 auf den Elektroden-Bereich 301 unterbunden. Daher ist es gemäß dem in Fig. 3A gezeigten Szenario ermöglicht, dass möglicherweise in der Ladungsspeicher-Schicht 302 befindliche Ladungsträger dort dauerhaft verbleiben, da ein Tunneln durch die Potentialtopf- Schichten 303, 304 infolge der gegeneinander versetzten Energieniveaus 303a, 304a, 304b nicht ermöglicht ist.
  • Wird die Menge der in der Ladungsspeicher-Schicht 302 befindlichen Ladungsträger als Datenspeicher mit einem logischen Wert "0" bzw. "1" interpretiert, so bleibt diese Information dauerhaft in der Ladungsspeicher-Schicht 302 aufrechterhalten, mit anderen Worten weist ein derartiger Datenspeicher eine hohe Haltezeit auf.
  • In Fig. 3B sind die Potentialverhältnisse in der Schicht- Anordnung 300 für einen Fall gezeigt, in dem zwischen dem Elektroden-Bereich 301 und der Ladungsspeicher-Schicht 302 eine vorgegebene erste elektrische Spannung angelegt ist. Wie in Fig. 3B gezeigt, ist die angelegte erste elektrische Spannung derart eingerichtet, dass die Potentialniveaus des Elektroden-Bereichs 301 und der Ladungsspeicher-Schicht 302 gegeneinander verschoben sind. Daher ist der vertikale Höhenunterschied zwischen der Ladungsspeicher-Schicht 302 und dem Elektroden-Bereich 301 ein Maß für die Amplitude der angelegten ersten elektrischen Spannung. Die angelegte erste elektrische Spannung fällt sukzessive an den Potentialtopf- Schichten 303, 304 sowie an den Tunnel-Schichten 305, 306, 307 ab. Was die Tunnel-Schichten 305, 306, 307 anbetrifft, so ist dieser Effekt in Fig. 3B mittels des mit schrägen Linien eingezeichneten Potentialverlaufs symbolisiert.
  • Wie ferner in Fig. 3B gezeigt, sind die Energieniveaus 303a der ersten Potentialtopf-Schicht 303 und das erste Energieniveau 304a und das zweite Energieniveau 304b der zweiten Potentialtopf-Schicht 304 verglichen mit dem in Fig. 3A gezeigten Szenario verschoben. Die zwischen dem Elektroden- Bereich 301 und der Ladungsspeicher-Schicht 302 angelegte erste elektrische Spannung ist derart eingerichtet, dass, wie in Fig. 3B gezeigt, das Energieniveau 303a der ersten Potentialtopf-Schicht 303 im Wesentlichen auf demselben elektrischen Potential befindlich ist wie das zweite Energieniveau 304b der zweiten Potentialtopf-Schicht 304. Anschaulich ist daher für möglicherweise auf dem Elektroden- Bereich 301 befindliche Ladungsträger ein durchgehender, quantenmechanisch erlaubter Potentialverlauf entlang dem Bereich zwischen dem Elektroden-Bereich und der Ladungsspeicher-Schicht 302 bereitgestellt. Mit anderen Worten ist mittels der angelegten ersten elektrischen Spannung das Energieniveau 303a der ersten Potentialtopf-Schicht 303 mit dem zweiten Energieniveau 304b der zweiten Potentialtopf- Schicht 304 in Übereinstimmung gebracht, so dass möglicherweise auf dem Elektroden-Bereich 301 befindliche Ladungsträger mittels resonanten Tunnelns von dem Elektroden- Bereich 301 auf die Ladungsspeicher-Schicht 302 gelangen können. Gemäß dem in Fig. 3B gezeigten Szenario weist die Schichtenfolge aus den drei Tunnel-Schichten 305, 306, 307 und den beiden Potentialtopf-Schichten 303, 304 einen ausreichend geringen elektrischen Widerstand auf, dass das resonante Tunneln mit ausreichend hohen Tunnelraten erfolgt, sodass das Fließen der Ladungsträger von dem Elektroden-Bereich 301 auf die Ladungsspeicher-Schicht 302 ausreichend schnell erfolgt.
  • Bezugnehmend auf die Verwendung der Schicht-Anordnung 300 als Datenspeicher können daher mit kurzen Schreibzeiten Ladungsträger in die Ladungsspeicher-Schicht 302 eingebracht werden. Der daraus resultierende elektrische Strom ist in Fig. 3B als Pfeil 308 eingezeichnet.
  • Wird die gemäß dem in Fig. 3B gezeigten Betriebszustand zwischen dem Elektroden-Bereich 301 und der Ladungsspeicher- Schicht 302 angelegte erste elektrische Spannung abgeschaltet, so geht die Schicht-Anordnung 300 wieder in den in Fig. 3A gezeigten Zustand über. Möglicherweise in der Ladungsspeicher- Schicht 302 eingespeicherte Ladungsträger verbleiben gemäß dann dauerhaft in der Ladungsspeicher-Schicht 302, da nach Abschalten der ersten elektrischen Spannung die Anordnung der Tunnel-Schichten 305, 306, 307 und der Potentialtopf-Schichten 303, 304 einen ausreichend hohen elektrischen Widerstand aufweist, dass ein elektrischer Stromfluss von der Ladungsspeicher-Schicht 302 auf den Elektroden-Bereich 301 vermieden ist.
  • In Fig. 3C ist die Schicht-Anordnung 300 in einem Zustand gezeigt, bei dem zwischen den Elektroden-Bereich 301 und die Ladungsspeicher-Schicht 302 eine zweite vorgegebene elektrische Spannung angelegt ist. Die zweite elektrische Spannung weist ein anderes Vorzeichen auf als die an die in Fig. 3B gezeigte Schicht-Anordnung 300 angelegte erste elektrische Spannung. Dies ist anhand Fig. 3B, Fig. 3C daraus ersichtlich, dass die gegenseitige Verschiebung der elektrischen Potentiale des Elektroden-Bereichs 301 und der Ladungsspeicher-Schicht 302 gemäß Fig. 3C entgegengesetzt erfolgt wie gemäß Fig. 3B. Mit anderen Worten wird gemäß Fig. 3B das elektrische Potential des Elektroden-Bereichs 301 gegenüber dem elektrischen Potential der Ladungsspeicher- Schicht 302 angehoben, wohingegen gemäß Fig. 3C das elektrische Potential des Elektroden-Bereichs 301 gegenüber dem elektrischen Potential der Ladungsspeicher-Schicht 302 energetisch abgesenkt ist.
  • Allerdings ist, wie in Fig. 3C gezeigt, wiederum ein Energieniveau 303a der ersten Potentialtopf-Schicht 303 im Wesentlichen auf demselben elektrischen Potential befindlich wie eines der Energieniveaus der zweiten Potentialtopf-Schicht 304. Wie in Fig. 3C gezeigt, ist nun das erste Energieniveau 304a der zweiten Potentialtopf-Schicht 304 auf dem selben elektrischen Potential befindlich wie das Energieniveau 303a der ersten Potentialtopf-Schicht 303. Die Verschiebung der Energieniveau der Potentialtopf-Schichten 303, 304 zueinander ist wiederum auf den sukzessiven Spannungsabfall der zwischen den Elektroden-Bereich 301 und die Ladungsspeicher-Schicht 302 angelegten zweiten elektrischen Spannung zurückzuführen. Bei der angelegten zweiten elektrischen Spannung sind die Potentialverhältnisse innerhalb der Schicht-Anordnung 300 derart, dass ein Tunnelstrom von auf der Ladungsspeicher- Schicht 302 befindlichen Ladungsträgern bis hin zu dem Elektroden-Bereich 301 ermöglicht ist. Anschaulich können auf der Ladungsspeicher-Schicht 302 befindliche Ladungsträger entlang des bis hin zu dem Elektroden-Bereich 301 sukzessive abfallenden elektrischen Potentials bewegt werden, so dass ein Tunnelstrom von der Ladungsspeicher-Schicht 302 auf den Elektroden-Bereich 301 ermöglicht ist. Die Richtung dieses Tunnelstroms ist mittels des Pfeils 309 symbolisiert.
  • Wiederum bezugnehmend auf die Verwendung der Schicht-Anordnung 300 als Datenspeicher ist mittels Anlegen der zweiten elektrischen Spannung in der in Fig. 3C gezeigten Weise ein Entfernen von auf der Ladungsspeicher-Schicht 302 angeordneten Ladungsträgern ermöglicht.
  • Im Weiteren wird bezugnehmend auf Fig. 4A, Fig. 4B eine Schicht- Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben.
  • In Fig. 4A ist die Schicht-Anordnung 400 mit einer zwischen einem ersten Elektroden-Bereich 401 und einem zweiten Elektroden-Bereich 402 angeordneten Schichtstruktur 403 gezeigt. In Fig. 4B ist nochmals die Schichtstruktur 403, insbesondere der detaillierte Aufbau der Schichtstruktur 403, gezeigt.
  • Die Schichtstruktur 403 weist eine auf dem ersten Elektroden- Bereich 401 angeordnete elektrisch isolierende Schicht 404, zwei Potentialtopf-Schichten 405, 406 mit jeweils mindestens einem Energieniveau, wobei die Potentialtopf-Schichten 405, 406 jeweils beidseitig von jeweils einer von drei Tunnel- Schichten 407, 408, 409 bedeckt sind, und eine Ladungsspeicher-Schicht 410 zwischen der elektrisch isolierenden Schicht 404 und den Potentialtopf-Schichten 405, 406 mit dazwischen angeordneten Tunnel-Schichten 407, 408, 409 auf. Die Potentialtopf-Schichten 405, 406 sind derart eingerichtet, dass deren Energieniveaus in Abwesenheit einer elektrischen Spannung zwischen dem ersten Elektroden-Bereich 401 und dem zweiten Elektroden-Bereich 402 derart gegeneinander verschoben sind, dass die Potentialtopf- Schichten 405, 406 elektrisch isolierend sind, und die Potentialtopf-Schichten 405, 406 sind derart eingerichtet, dass deren Energieniveaus bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem ersten Elektroden-Bereich 401 und dem zweiten Elektroden-Bereich 402 derart verschoben sind, dass die Potentialtopf-Schichten 405, 406 elektrisch leitfähig sind.
  • Gemäß der Schicht-Anordnung 400 ist der erste Elektroden- Bereich 401 ein p+-dotiertes Silizium-Substrat, der zweite Elektroden-Bereich 402 ist eine ein metallisches Material oder ein stark dotiertes Halbleiter-Material aufweisende Elektrode, die Potentialtopf-Schichten 405, 406 sind jeweils aus Cadmiumdifluorid hergestellt, und die Tunnel-Schichten 407, 408, 409 sind jeweils aus Kalziumdifluorid hergestellt.
  • Die Dicke der elektrisch isolierenden Schicht 404 beträgt 10 nm, die Dicke der ersten Potentialtopf-Schicht 405 und der zweiten Potentialtopf-Schicht 406 beträgt jeweils 3,7 nm und die Dicke der ersten Tunnel-Schicht 407, der zweiten Tunnel- Schicht 408 und der dritten Tunnel-Schicht 409 beträgt jeweils 1 nm.
  • Im Weiteren wird bezugnehmend auf Fig. 5A ein drittes bevorzugtes Ausführungsbeispiel der erfindungsgemäßen Schicht- Anordnung beschrieben.
  • In Fig. 5A ist die Schicht-Anordnung 500 mit einem Substrat 501, mit einem Source-Bereich 502 in einem ersten Oberflächenbereich des Substrats 501, mit einem Drain-Bereich 503 in einem zweiten Oberflächenbereich des Substrats 501 und mit einer zwischen der Oberfläche des Substrats 501 zumindest teilweise zwischen dem Source-Bereich 502 und dem Drain- Bereich 503 einerseits und einem Gate-Bereich 504 andererseits angeordneten Schichtstruktur 505 gezeigt.
  • Die Schichtstruktur 505 weist eine elektrisch isolierende Schicht 506 auf der Oberfläche des Substrats 501 zumindest teilweise zwischen dem Source-Bereich 502 und dem Drain- Bereich 503, zwei Potentialtopf-Schichten 507, 508 mit jeweils mindestens einem Energieniveau, wobei jede Potentialtopf- Schicht 507, 508 beidseitig von einer der drei Tunnel- Schichten 509, 510, 511 bedeckt ist, und eine Ladungsspeicher- Schicht 512 zwischen der elektrisch isolierenden Schicht 506 und der an die zweite Potentialtopf-Schicht 508 angrenzenden Tunnel-Schicht 511 auf.
  • Die Potentialtopf-Schichten 507, 508 sind derart eingerichtet, dass deren Energieniveaus in Abwesenheit einer elektrischen Spannung zwischen dem Gate-Bereich 504 und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten 507, 508 elektrisch isolierend sind. Ferner sind die Potentialtopf- Schichten 507, 508 derart eingerichtet, dass bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem Gate-Bereich 504 und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 die Energieniveaus der Potentialtopf- Schichten 507, 508 derart verschoben sind, dass die Potentialtopf-Schichten 507, 508 elektrisch leitfähig sind.
  • Bei der in Fig. 5A gezeigten Schicht-Anordnung 500 ist das Substrat 501 als Silizium-Wafer realisiert. Der Source-Bereich 502 ist ein n+-dotierter Bereich des Silizium-Wafers und der Drain-Bereich 503 ist ebenfalls ein n+-dotierter Bereich des Silizium-Wafers. Die elektrisch isolierende Schicht 506 ist aus Siliziumdioxid hergestellt. Die drei Tunnel-Schichten 509, 510, 511 sind jeweils Siliziumdioxid-Schichten. Die erste Potentialtopf-Schicht 507 ist aus Polysilizium hergestellt. Die zweite Potentialtopf-Schicht 508 ist aus Polysilizium hergestellt. Der Gate-Bereich 504 ist aus dotiertem polykristallinem Silizium hergestellt. Die Ladungsspeicher- Schicht 512 ist aus Silizium hergestellt.
  • Um die in Fig. 5A gezeigte Schicht-Anordnung 500 herzustellen, wird zunächst ein einkristalliner Silizium-Wafer 501 mit einer darauf aufgebrachten SOI-Schicht ("Silicon on Insulator"), welche die erste elektrisch isolierende Schicht 506 aus Siliziumdioxid und die darauf angeordnete einkristalline Ladungsspeicher-Schicht 512 aus einkristallinem Silizium aufweist, ausgebildet. Darauf werden unter Verwendung des Molekularstrahlepitaxie-Verfahrens (MBE) die Schichten 511, 508, 510, 507 und 509 nacheinander epitaktisch aufgewachsen. Die epitaktisch aufgewachsenen Schichten weisen daher ebenfalls eine kristalline Struktur auf.
  • Alternativ zu dem Aufwachsen von Schichten unter Verwendung des MBE-Verfahrens können die Schichten unter Verwendung des ALD-Verfahrens ("Atomic Layer Deposition") aufgewachsen werden. Das ALD-Verfahren ermöglicht es, einzelne Atomlagen eines Materials nacheinander auf einer Oberfläche abzuscheiden, und damit die Schichtdicke bis auf Dimensionen der Dicke einer Atomlage genau einzustellen, d. h. bis zu einer Genauigkeit von wenigen Angström.
  • Die Schicht-Anordnung 500 kann als Feldeffekt-Transistor verwendet werden. Auch kann die Schicht-Anordnung 500 als Speicher-Einheit verwendet werden, wobei die Speicher- Information in der Ladungsspeicher-Schicht 512 einspeicherbar ist.
  • Eine in den Figuren nicht gezeigte Anordnung einer Mehrzahl von in einem gemeinsamen Substrat integrierten Schicht- Anordnungen 500 ist als Speicher-Anordnung verwendbar.
  • Wie in Fig. 5A gezeigt, bildet das Substrat 501 mit dem Source- Bereich 502 und dem Drain-Bereich 503 den ersten Elektroden- Bereich der Schicht-Anordnung 500 aus.
  • In Fig. 5B ist ein viertes bevorzugtes Ausführungsbeispiel der erfindungsgemäßen Schicht-Anordnung gezeigt.
  • Anders als bei der in Fig. 5A gezeigten Schicht-Anordnung 500 bildet bei der in Fig. 5B gezeigten Schicht-Anordnung 520 ein Substrat mit einem Source-Bereich und einem Drain-Bereich den zweiten Elektroden-Bereich der erfindungsgemäßen Schicht- Anordnung aus.
  • Im Weiteren wird bezugnehmend auf Fig. 5B die Schicht-Anordnung 520 näher beschrieben.
  • Die Schicht-Anordnung 520 weist ein Substrat 521, einen Source-Bereich 522 in einem ersten Oberflächenbereich des Substrats 521, einen Drain-Bereich 523 in einem zweiten Oberflächenbereich des Substrats 521 und eine zwischen der Oberfläche des Substrats 521 zumindest teilweise zwischen dem Source-Bereich 522 und dem Drain-Bereich 523 einerseits und einem Gate-Bereich 524 andererseits angeordnete Schichtstruktur 525 auf.
  • Die Schichtstruktur 525 weist eine elektrisch isolierende Schicht 526 auf dem Gate-Bereich 524, zwei Potentialtopf- Schichten 527, 528 mit jeweils mindestens einem Energieniveau, wobei jede Potentialtopf-Schicht 527, 528 beidseitig von einer der drei Tunnel-Schichten 529, 530, 531 bedeckt ist und eine Ladungsspeicher-Schicht 532 zwischen der elektrisch isolierenden Schicht 526 und der an die Potentialtopf-Schicht 527 angrenzenden Tunnel-Schicht 529 auf. Die Potentialtopf- Schichten 527, 528 sind derart eingerichtet, dass deren Energieniveaus in Abwesenheit einer elektrischen Spannung zwischen dem Gate-Bereich 524 und dem Source-Bereich 522 und/oder dem Drain-Bereich 523 derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten 527, 528 elektrisch isolierend sind. Dagegen sind die Energieniveaus der Potentialtopf-Schichten 527, 528 bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem Gate-Bereich 524 und dem Source-Bereich 522 und/oder dem Drain-Bereich 523 derart verschoben, dass die Potentialtopf-Schichten 527, 528 elektrisch leitfähig sind.
  • Die Materialien der in Fig. 5B gezeigten Komponenten der Schicht-Anordnung 520 sind analog ausgestaltet wie die in Fig. 5A gezeigten entsprechenden Komponenten der Schicht- Anordnung 500.
  • Ein wesentlicher Unterschied zwischen der in Fig. 5A gezeigten Schicht-Anordnung 500 und der in Fig. 5B gezeigten Schicht- Anordnung 520 besteht in der Art und Weise, auf welche die Schichtstruktur 505 bzw. 525 bezüglich der Gate-Elektrode 504 bzw. 524 und bezüglich des Substrats 501 bzw. 521 angeordnet ist.
  • Gemäß der in Fig. 5A gezeigten Schicht-Anordnung 500 ist das Substrat 501 mit der elektrisch isolierenden Schicht 506 gekoppelt. Ein Injizieren von Ladungsträgern in die Ladungsspeicher-Schicht 512 erfolgt gemäß der Schicht- Anordnung 500, indem zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 einerseits und dem Gate-Bereich 504 andererseits eine elektrische Spannung angelegt wird, die derart eingerichtet ist, dass in deren Anwesenheit die Energieniveaus der Potentialtopf-Schichten 507 und 508 in Übereinstimmung gebracht werden. In einem solchen Szenario können Ladungsträger von dem Gate-Bereich 504 auf die Ladungsspeicher-Schicht 512 resonant tunneln. Nach Abschalten der elektrischen Spannung ist die Anordnung von Potentialtopf- Schichten 507, 508, wieder elektrisch isolierend, sodass ein Abfließen der in der Ladungsspeicher-Schicht 512 enthaltenen Ladungsträgern vermieden bzw. sehr stark vermindert ist. Die Ladungsspeicher-Schicht 512 nimmt eine ähnliche Funktion wahr wie eine Gate-Elektrode in der transistorähnlichen Schicht- Anordnung 500, wobei das Vorhandensein bzw. das Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht 512 die elektrische Leitfähigkeit eines leitenden Kanals 513 in einem Oberflächenbereich des Substrats 501 zwischen dem Source- Bereich 502 und dem Drain-Bereich 503 charakteristisch beeinflusst. Sind in der Ladungsspeicher-Schicht 512 Ladungsträger injiziert, so weist der leitende Kanal 513 eine andere elektrische Leitfähigkeit auf als in einem Zustand, in dem in der Ladungsspeicher-Schicht 512 keine Ladungsträger injiziert sind. Bei Anlegen einer weiteren elektrischen Spannung zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 fließt daher im Falle von in der Ladungsspeicher-Schicht injizierten Ladungsträgern ein elektrischer Strom einer anderen Stromstärke als bei Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht.
  • Im Unterschied zu der in Fig. 5A gezeigten Schicht-Anordnung 500 ist bei der in Fig. 5B gezeigten Schicht-Anordnung 520 die elektrisch isolierende Schicht 526 mit dem Gate-Bereich 524 gekoppelt. Ein Oberflächenbereich des Substrats 521 ist dagegen mit der Tunnel-Schicht 531 gekoppelt. Wird zwischen den Gate-Bereich 524 einerseits an den Source-Bereich 522 und/oder den Drain-Bereich 523 andererseits eine geeignet gewählte elektrische Spannung angelegt, so liegen mindestens ein Energieniveau der Potentialtopf-Schicht 527 und mindestens ein Energieniveau der Potentialtopf-Schicht 528 auf gleichem elektrischen Potential. In diesem Fall ist die Anordnung von Potentialtopf-Schichten 527, 528 elektrisch leitfähig, sodass Ladungsträger von dem Source-Bereich 522 und/oder von dem Drain-Bereich 523 durch die Potentialtopf-Schichten 527, 528 hindurch auf die Ladungsspeicher-Schicht 532 resonant tunneln können. Nach Abschalten der elektrischen Spannung sind die Energieniveaus der ersten Potentialtopf-Schicht 527 und der zweiten Potentialtopf-Schicht 528 wiederum gegeneinander verstimmt, sodass die Potentialtopf-Schichten 527, 528 elektrisch isolierend sind. In der Ladungsspeicher-Schicht 532 injizierte Ladungsträger sind in diesem Falle daran gehindert, nach Abschalten der elektrischen Spannung die Ladungsspeicher- Schicht 532 zu verlassen. Insbesondere sind die Ladungsträger daran gehindert, die Ladungsspeicher-Schicht 532 durch die elektrisch isolierende Schicht 526 hindurch in Richtung des Gate-Bereichs 524 zu verlassen, da die elektrisch isolierende Schicht 526 ausreichend dick gewählt ist, um Fowler-Nordheim- Tunneln durch diese Schicht hindurch auf den Gate-Bereich 524 stark zu vermindern bzw. auszuschließen. In diesem Falle nimmt die Anordnung aus den beiden Potentialtopf-Schichten 527, 528 und aus den drei Tunnel-Schichten 529, 530, 531 die Funktion einer Gate-isolierenden Schicht in der transistorähnlichen Schicht-Anordnung 520 wahr, und die Ladungsspeicher-Schicht 532 fungiert wie eine Gate-Elektrode eines Transistors. Wiederum ist der Wert der elektrischen Leitfähigkeit des leitenden Kanals 533 in einem Oberflächenbereich zwischen dem Source-Bereich 522 und dem Drain-Bereich 523 des Substrats 521 von der Menge der in der Ladungsspeicher-Schicht 532 eingespeicherten Ladungsträger abhängig. Die Stärke des elektrischen Stromflusses zwischen dem Source-Bereich 522 und dem Drain-Bereich 523 bei einer konstanten angelegten elektrischen Spannung zwischen dem Source-Bereich 522 und dem Drain-Bereich 523 ist daher ein Maß dafür, welche Menge an Ladungsträgern in der Ladungsspeicher-Schicht 532 eingespeichert sind.
  • Es sei betont, dass alternativ das Einbringen von Ladungsträgern in die in Fig. 5B gezeigte Ladungsspeicher- Schicht 532 auch mittels "channel hot electron" (CHE) erfolgen kann. Dazu wird zwischen den Source-Bereich 522 und den Drain- Bereich 523 eine ausreichend hohe elektrische Spannung angelegt, dass zum Drain-Bereich hin beschleunigte Elektronen mit ausreichend hoher kinetischer Energie bei einer mäßigen, an den Gate-Bereich 524 angelegten Spannung in die Ladungsspeicher-Schicht gebracht werden.
  • Im Weiteren wird bezugnehmend auf Fig. 5A, Fig. 6A, Fig. 6B, Fig. 6C die Funktionsweise der Schicht-Anordnung 500 näher beschrieben.
  • Die in Fig. 5A gezeigten Potentialtopf-Schichten 507, 508 sind derart eingerichtet, dass deren Energieniveaus 600a, 600b bzw. 601a, 601b, 601c (siehe Fig. 6B, Fig. 6C) in Abwesenheit einer elektrischen Spannung zwischen dem Gate-Bereich 504 einerseits und dem Source-Bereich 502 bzw. dem Drain-Bereich 503 andererseits derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten 507, 508 elektrisch isolierend sind. Ferner sind die Potentialtopf-Schichten 507, 508 derart eingerichtet, dass deren Energieniveau 600a, 600b bzw. 601a, 601b, 601c bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem Gate-Bereich 504 einerseits und dem Source-Bereich 502 bzw. dem Drain-Bereich 503 andererseits derart verschoben sind, dass die Potentialtopf-Schichten 507, 508 elektrisch leitfähig sind.
  • Das Substrat 501 ist ein Silizium-Wafer, der Source-Bereich 502 und der Drain-Bereich 503 sind zwei räumlich getrennte, n+-dotierte Oberflächenbereiche des Silizium-Wafers. Die elektrisch isolierende Schicht 506 ist als 6 nm dicke Siliziumdioxid-Schicht ausgebildet. Die Ladungsspeicher- Schicht 512, deren Funktionalität jener eines Floating-Gates in einer herkömmlichen Flash-Speicherzelle entspricht, ist aus n+-dotiertem Silizium hergestellt. Die daran angrenzende dritte Tunnel-Schicht 511 ist eine 1,7 nm dicke Siliziumdioxid- Schicht. Die daran angrenzende zweite Potentialtopf-Schicht 508 ist eine 1,55 Nanometer dicke Silizium-Schicht. Die daran angrenzende zweite Tunnel-Schicht 510 ist eine 1,7 nm dicke Siliziumdioxid-Schicht. Die daran angrenzende erste Potentialtopf-Schicht 507 ist eine 0,85 nm dicke Silizium- Schicht. Die daran angrenzende erste Tunnel-Schicht 509 ist eine 1,7 nm dicke Siliziumdioxid-Schicht, und die Gate- Elektrode 504 ist aus Silizium hergestellt. Die Darstellung der Schichtdicken in Fig. 5A ist schematisch und nicht maßstabsgetreu.
  • Wie oben ausgeführt, kann mittels Einstellens der Dicke und des Materials der Tunnel-Schichten 509, 510, 511 das Verhältnis zwischen Haltezeit und Schreibzeit eines auf der Schicht-Anordnung 500 basierenden Speicher-Elements eingestellt werden. Ferner kann mittels Variation der Dicke und der Materialparameter der Potentialtopf-Schichten 507, 508 die Lage und der Abstand der diskreten Energieniveaus 600a, 600b bzw. 601a, 601b, 601c beeinflusst werden.
  • Im Weiteren wird beschrieben, welche Energieniveaus (Eigenzustände) sich für die genannten Materialien und Schichtdicken der Tunnel-Schichten 509, 510, 511 bzw. der Potentialtopf-Schichten 507, 508 ergeben und welche elektrischen Betriebsspannungen bei einer als Speicher-Element verwendeten Schicht-Anordnung 500 geeignet sind. Entsprechende Berechnungen sind unter der Annahme einer isotropen effektiven Masse durchgeführt.
  • In Fig. 6A ist die Abhängigkeit des elektrischen Stromflusses I zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 in Abhängigkeit von der elektrischen Potentialdifferenz U zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 dargestellt. Im Weiteren werden zwei Betriebszustände der Schicht-Anordnung 500 für zwei Potentialdifferenzen U gemäß der in Fig. 6A gezeigten Strom-Spannungs-Charakteristik bezugnehmend auf Fig. 6B, Fig. 6C detailliert beschrieben.
  • Zunächst werden bezugnehmend auf Fig. 6B die elektrischen Potentialverhältnisse innerhalb der Schicht-Anordnung 500 und die sich daraus ergebenden Konsequenzen für den elektrischen Stromfluss von Ladungsträgern über die Schicht-Anordnung 500 hinweg für denjenigen Fall beschrieben, bei dem der Gate- Bereich 504 und die Ladungsspeicher-Schicht 512 auf gleichem Potential befindlich ist. Bezugnehmend auf Fig. 6A entspricht dies einer Spannung U = 0 V.
  • In Fig. 6B ist ein Diagramm 610 gezeigt, entlang dessen Abszisse die räumliche Anordnung der Komponenten der Schicht- Anordnung 500 gezeigt sind. Dies ist mittels der Bezugsziffern, die für die entsprechenden Komponenten in Fig. 5A gewählt sind, in Fig. 6B symbolisiert. Entlang der Ordinate des Diagramms 610 ist die Ortsabhängigkeit des elektrischen Potentials E in Elektronenvolt (eV) eingezeichnet, wie sie sich für die gewählten Schichtdicken und die gewählten Materialien insbesondere der Tunnel- Schichten 509, 510, 511 und der Potentialtopf-Schichten 507, 508 ergibt. Der Gate-Bereich 504 ist auf einem elektrischen Potential von annähernd 0 eV befindlich. Die an den Gate- Bereich 504 angrenzende erste Tunnel-Schicht 509 ist auf einem Potential von ungefähr 3 eV befindlich. Dieses Potential von ungefähr 3 eV entspricht der von Ladungsträgern zu überwindenden bzw. zu durchtunnelnden Potentialbarriere. Für die erste Potentialtopf-Schicht 507 sind die beiden untersten Energieeigenzustände 600a, 600b in Fig. 6B gezeigt. Das unterste quantenmechanisch erlaubte Energieniveau 600a der Potentialtopf-Schicht 507 befindet sich auf einer Energie von ungefähr 0,7 eV. In Fig. 6B ist das erste Energieniveau 600a der ersten Potentialtopf-Schicht 507 mittels dessen Aufenthaltswahrscheinlichkeitsdichte, also des Betragsquadrats der zugehörigen Wellenfunktion, symbolisiert. Knapp 2 eV oberhalb des ersten Energieniveaus 600a ist das zweite Energieniveau 600b der ersten Potentialtopf-Schicht 507 gezeigt und wiederum mittels der sich quantenmechanisch ergebenden Ortsverteilung der Aufenthaltswahrscheinlichkeitsdichte des Eigenzustands in Fig. 6B gekennzeichnet. Die an die erste Potentialtopf-Schicht 507 angrenzende zweite Tunnel-Schicht 510 ist, was die Potentialverhältnisse anbetrifft, analog gestaltet wie die erste Tunnel-Schicht 509. Die an die zweite Tunnel-Schicht 510 angrenzende zweite Potentialtopf-Schicht 508 weist einen Energiegrundzustand, d. h. das unterste erstes Energieniveau 601a bei einem elektrischen Potential von ungefähr 0,35 eV auf, das wiederum mittels das Betragsquadrats der Wellenfunktion in Fig. 6B schematisch gekennzeichnet ist. Das zu dem ersten Energieniveau 601a benachbarte Energieniveau 601b der zweiten Potentialtopf-Schicht 508 liegt ungefähr 1 eV oberhalb des ersten Energieniveaus 601a. Die an die zweite Potentialtopf- Schicht 508 angrenzende dritte Tunnel-Schicht 511 ist analog ausgestaltet wie die erste Tunnel-Schicht 509 und die zweite Tunnel-Schicht 510. An die dritte Tunnel-Schicht 511 grenzt die Ladungsspeicher-Schicht 512 an, die auf demselben Potential befindlich ist wie der Gate-Bereich 504, da zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 gemäß dem in Fig. 6B gezeigten Szenario eine elektrische Spannung nicht angelegt ist. Dies entspricht bezugnehmend auf Fig. 6A einem Betriebszustand bei U = 0 V.
  • Wiederum bezugnehmend auf Fig. 6B ist keines der Energieniveaus 600a, 600b der ersten Potentialtopf-Schicht 507 auf dem gleichen Potentialniveau befindlich wie eines der Energieniveaus 601a, 601b der zweiten Potentialtopf-Schicht 508. Daher ist es auf dem Gate-Bereich 504 befindlichen Ladungsträgern nicht möglich, entlang eines durchgehenden elektrischen Potentialniveaus durch die Potentialtopf- Schichten 507, 508 hindurch bis in die Ladungsspeicher-Schicht 512 hinein zu gelangen. Umgekehrt ist es potentiell auf der Ladungsspeicher-Schicht befindlichen Ladungsträgern nicht möglich, durch die Potentialtopf-Schichten 507, 508 hindurch entlang eines konstanten Potentials bis in den Gate-Bereich 504 hinein zu gelangen. Mit anderen Worten können gemäß der in Fig. 6B gezeigten Potentialverhältnisse, wie sie sich in Abwesenheit einer externen elektrischen Spannung ergeben, keine Ladungsträger auf die Ladungsspeicher-Schicht 512aufgebracht werden oder von dieser entfernt werden. In Hinblick auf die Verwendung der Schicht-Anordnung 500 als Speicher-Einheit, bei der die Speicher-Informationen in der Ladungsspeicher-Schicht 512 speicherbar ist, repräsentiert Fig. 6B einen Betriebszustand, in dem mittels der in der Ladungsspeicher-Schicht 512 gespeicherten Ladungsträger eine Datenmenge gespeichert ist, und in dem diese Ladungsträger aufgrund des hohen elektrischen Widerstands der Potentialtopf- Schichten 507, 508 mit gegeneinander verstimmten Energieniveaus 600a, 600b bzw. 601a, 601b vor einem Abfließen von der Ladungsspeicher-Schicht 512 geschützt sind.
  • In Fig. 6C ist ein Diagramm 615 gezeigt, das die Potentialverhältnisse entlang der Schicht-Anordnung 500 in einem Zustand schematisch darstellt, in der die in Fig. 6A gezeigte Spannung U0 zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 angelegt ist. Der Gate-Bereich 504 befindet sich unverändert auf einem Potential von ungefähr 0 eV. Entlang der ersten Tunnel-Schicht 509 fällt ein geringer Anteil der zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 angelegten elektrischen Spannung U0 ab, was in Fig. 6C mittels eines leicht abgeschrägten Potentialverlaufs innerhalb der ersten Tunnel-Schicht 509 dargestellt ist. Die an die erste Tunnel-Schicht 509 angrenzende erste Potentialtopf-Schicht 507 weist Energieniveaus auf, die gegenüber dem in Fig. 6B gezeigten Szenario verschoben sind. In Fig. 6B ist das erste Energieniveau 600a gezeigt, das nun auf einem Potential von ungefähr 0 eV befindlich ist. Die an die erste Potentialtopf- Schicht 507 angrenzende zweite Tunnel-Schicht 510 weist wie die erste Tunnel-Schicht 509 einen leicht schrägen Potentialverlauf auf, der den Spannungsabfall entlang der zweiten Tunnel-Schicht 510 darstellt. Die an die zweite Tunnel-Schicht 510 angrenzende zweite Potentialtopf-Schicht 508 weist ebenfalls verschobene Energieniveaus auf. In Fig. 6C sind die drei untersten Energieniveaus 601a, 601b, 601c gezeigt, wie sie sich bei der angelegten elektrischen Spannung U0 ergeben. Die an die zweite Potentialtopf-Schicht 508 angrenzende dritte Tunnel-Schicht 511 weist wie die zuvor beschriebenen Tunnel-Schichten 509, 510 einen schräg abfallenden Potentialverlauf auf. Die an die dritte Tunnel- Schicht 511 angrenzende Ladungsspeicher-Schicht 512 ist auf einem negativen elektrischen Potential befindlich, welches im Wesentlichen der Spannung U0 zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 entspricht.
  • Wie in Fig. 6C gezeigt, sind das erste Energieniveau 600a der ersten Potentialtopf-Schicht 507 und das zweite Energieniveau 601b der zweiten Potentialtopf-Schicht 508 infolge der zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 angelegten elektrischen Spannung U0 (vgl. Fig. 6A) auf dem gleichen Potential befindlich. Daher sind auf dem Gate-Bereich 504 befindliche Ladungsträger in der Lage, die drei Tunnel- Schichten 509, 510, 511 resonant zu durchtunneln und die auf gleichem elektrischen Potential befindlichen Potentialtopf- Schichten 507, 508 zu durchlaufen, um so auf die Ladungsspeicher-Schicht 512 gelangen zu können. Dies ist in Fig. 6C durch den Strompfad 616 symbolisiert. Daher entspricht der in Fig. 6C gezeigte Betriebszustand dem Fall, dass eine als Speicher-Element verwendete Schicht-Anordnung 500 programmiert wird, d. h. dass in die Ladungsspeicher-Schicht 512 der Schicht-Anordnung 500 Ladungsträger injiziert werden.
  • Nochmals bezugnehmend auf Fig. 6A ist festzustellen, dass typische Stromdichten eines zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 fließenden elektrischen Stroms in der Größenordnung von 10 A/cm2 liegen. In Fig. 6A ist der Stromfluss zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 in Abhängigkeit einer dazwischen angelegten elektrischen Spannung U dargestellt. Die Spannung U0, bei welcher der Wert des Tunnelstroms ein Maximum erreicht, entspricht dem Fall von Fig. 6C, in dem ein Energieniveau 600a der ersten Potentialtopf-Schicht 507 exakt mit einem Energieniveau 601b der zweiten Potentialtopf-Schicht 508 übereinstimmt. Im Falle der Schicht-Anordnung 500 ist U0 = 2,4 V.
  • Die Energieniveaus 600a, 600b, 601a, 601b, 601c sind nicht unendlich schmal, sondern weisen eine gewisse Breite auf. Daher fließt ein Tunnelstrom zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 auch dann, wenn die Energieniveaus 600a und 601b der Potentialtopf-Schichten 507 und 508 nicht ganz exakt, aber doch annähernd im Rahmen der Breiten der Energieverteilungen übereinstimmen. Daher weist die Strom-Spannungs-Charakteristik aus Fig. 6A eine gewisse Halbwertsbreite ΔU0 auf.
  • Im Folgenden wird ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Betreiben der Schicht- Anordnung 500 als Datenspeicher beschrieben.
  • Gemäß dem Verfahren werden in die Ladungsspeicher-Schicht 512 Ladungsträger eingebracht, aus dieser entfernt, oder es wird ermittelt, ob in der Ladungsspeicher-Schicht 512 eine Menge von Ladungsträgern eingebracht ist.
  • Gemäß dem Verfahren zum Betreiben der Schicht-Anordnung 500 als Datenspeicher wird eine Datenmenge von 1 Bit in den durch die Ladungsspeicher-Schicht 512 ausgebildeten Datenspeicher einprogrammiert, indem mittels Anliegens einer Programmierspannung zwischen dem Gate-Bereich 504 und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 Ladungsträger in die Ladungsspeicher-Schicht 512 injiziert werden.
  • In der obigen Beschreibung ist auf eine zwischen dem Gate- Bereich 504 und der Ladungsspeicher-Schicht 512 herrschenden Potentialdifferenz (elektrische Spannung) abgestellt. In der Praxis wird eine externe elektrische Spannung allerdings nicht zwischen den Gate-Bereich 504 und die Ladungsspeicher-Schicht 512 angelegt, sondern zwischen den Gate-Bereich 504 einerseits und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 andererseits. Diese elektrische Spannung fällt dann sukzessive entlang der Schichtstruktur 505 ab, sodass auch zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 ein Potentialunterschied vorliegt. Die Größe der Programmierspannung, die zwischen dem Gate-Bereich 504 und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 angelegt wird, ist also etwas höher zu wählen als die zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 angestrebte Potentialdifferenz U0 = 2, 4 V. Wie oben beschrieben, können bei der Potentialdifferenz U0 Ladungsträger von dem Gate-Bereich 504 auf die Ladungsspeicher-Schicht 512 fließen, deren Menge die gespeicherte Information kodiert.
  • Gemäß dem Verfahren zum Betreiben der Schicht-Anordnung 500 als Datenspeicher wird eine Datenmenge von 1 Bit aus dem durch die Ladungsspeicher-Schicht 512 ausgebildeten Datenspeicher von 1 Bit ausgelesen, indem eine Auslesespannung zwischen den Source-Bereich 502 und den Drain-Bereich 503 angelegt wird, indem ein für das Vorhandensein bzw. Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht 512 charakteristisches elektrisches Signal erfasst wird, und indem unter Verwendung des elektrischen Signals ermittelt wird, ob eine vorgegebene Menge an Ladungsträgern in der Ladungsspeicher-Schicht 512 enthalten ist oder nicht. Gemäß dem beschriebenen Ausführungsbeispiel wird als charakteristisches elektrisches Signal der zwischen dem Source-Bereich 502 und dem Drain- Bereich 503 fließende elektrische Strom erfasst.
  • Um die Funktionalität des Ausleseverfahrens zu beschreiben, ist in Fig. 5A ein Kanal-Bereich 513 in dem Substrat 501 zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 schematisch eingezeichnet. Die elektrische Leitfähigkeit des Kanal-Bereichs 513 hängt gemäß dem Prinzip eines Feldeffekt- Transistors von der Anzahl der Ladungsträger ab, die in der Ladungsspeicher-Schicht 512 vorliegend sind. Sind in dem vorangegangenen Programmierverfahren Ladungsträger in die Ladungsspeicher-Schicht 512 eingebracht worden, so weist der Kanal 513 einen anderen Wert der elektrischen Leitfähigkeit auf als bei einem Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht 512, und bei einer festen Auslesespannung zwischen dem Source-Bereich 502 und dem Drain- Bereich 503 fließt zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 ein elektrischer Strom einer anderen Stromstärke als bei einem Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht 512. Die elektrische Stromstärke kann mittels eines in Fig. 5A nicht gezeigten Mittels zum Erfassen des elektrischen Stroms ermittelt werden. Einem Zustand der als Speicher-Element betriebenen Schicht-Anordnung 500 mit in der Ladungsspeicher-Schicht eingebrachten Ladungsträgern wird ein logischer Wert "1" zugeordnet.
  • Sind dagegen in einem vorangehenden Programmierverfahren in die Ladungsspeicher-Schicht 512 Ladungsträger nicht eingebracht worden, so weist die elektrische Leitfähigkeit des Kanal-Bereichs 513 einen anderen Wert auf als im Falle von in der Ladungsspeicher-Schicht 512 eingebrachten Ladungsträgern, und bei einer festen, zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 angelegten elektrischen Spannung fließt zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 ein elektrischer Strom einer anderen Stromstärke als bei Anwesenheit von Ladungsträgern in der Ladungsspeicher-Schicht 512, wobei der elektrische Strom mittels des Mittels zum Erfassen des elektrischen Stroms erfasst wird. Dem elektrischen Strom zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 bei einem Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht 512 wird ein logischer Wert "0" zugeordnet.
  • Auf die beschriebene Weise kann also eine Datenmenge von 1 Bit, die in der Ladungsspeicher-Schicht 512 gespeichert ist, verfahrensgemäß ausgelesen werden.
  • Gemäß dem beschriebenen Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Betreiben der Schicht- Anordnung 500 als Speicher-Element wird eine Datenmenge von 1 Bit in dem durch die Ladungsspeicher-Schicht 512 ausgebildeten Datenspeicher von 1 Bit gelöscht, indem mittels Anlegens einer Löschspannung zwischen dem Gate-Bereich 504 und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 in der Ladungsspeicher-Schicht 512 gespeicherte Ladungsträger aus dieser entfernt werden.
  • Zu diesem Zweck wird zwischen dem Gate-Bereich 504 einerseits und den Source-Bereich 502 und/oder dem Drain-Bereich 503 andererseits eine elektrische Löschspannung angelegt, infolge derer sich die in Fig. 68 gezeigten Potentialverhältnisse derart verschieben, dass auf der Ladungsspeicher-Schicht 512 befindliche Ladungsträger auf den Gate-Bereich 504 abfließen können.
  • In diesem Dokument sind folgende Veröffentlichungen zitiert:
    [1] Widmann, D, Mader, H, Friedrich, H (1996) "Technologie hochintegrierter Schaltungen", Kapitel 8.4, Springer Verlag, Berlin, IBSN 3-540-59357-8
    [2] Likharev, KK (1998) "Layered tunnel barriers for nonvolatile memory devices" Applied Physics Letters 73: 2137-2139
    [3] Nakazato, K, Piotrowicz, PJA, Hasko, DG, Ahmed, H, Itoh, K (1997) "PLED - Planar Localised Electron Devices" IEDM 1997: 179-182
    [4] Watanabe, M, Fumayama, T, Teraji, T, Sakamaki, N (2000) "Resonant Tunneling Characteristics of CdF2/CaF2 Heterostructures grown on Silicon" Silicon Nanoelectronics Workshop 2000, 57-58 Bezugszeichenliste 100 PLED-Speicherzelle
    101 Substrat
    102 Source-Bereich
    103 Drain-Bereich
    104 elektrisch isolierender Bereich
    105 Ladungsspeicher-Bereich
    106 Tunnel-Schichten
    107 halbleitende Bereiche
    108 Elektrode
    109 seitliche Gate-Elektrode
    200 Resonanz-Tunneldiode
    201 n+-dotiertes Silizium-Substrat
    202 erste Tunnelbarriere
    203 Potentialtopf-Schicht
    203a erstes Energieniveau
    203b zweites Energieniveau
    204 zweite Tunnelbarriere
    205 elektrisch isolierende Schicht
    206 Elektrode
    207 Pfeil
    300 Schicht-Anordnung
    301 Elektroden-Bereich
    302 Ladungsspeicher-Schicht
    303 erste Potentialtopf-Schicht
    303a Energieniveau
    304 zweite Potentialtopf-Schicht
    304a erstes Energieniveau
    304b zweites Energieniveau
    305 erste Tunnel-Schicht
    306 zweite Tunnel-Schicht
    307 dritte Tunnel-Schicht
    308 elektrischer Stromfluss
    309 elektrischer Stromfluss
    400 Schicht-Anordnung
    401 erster Elektroden-Bereich
    402 zweiter Elektroden-Bereich
    403 Schichtstruktur
    404 elektrisch isolierende Schicht
    405 erste Potentialtopf-Schicht
    406 zweite Potentialtopf-Schicht
    407 erste Tunnel-Schicht
    408 zweite Tunnel-Schicht
    409 dritte Tunnel-Schicht
    410 Ladungsspeicher-Schicht
    500 Schicht-Anordnung
    501 Substrat
    502 Source-Bereich
    503 Drain-Bereich
    504 Gate-Bereich
    505 Schichtstruktur
    506 elektrisch isolierende Schicht
    507 erste Potentialtopf-Schicht
    508 zweite Potentialtopf-Schicht
    509 erste Tunnel-Schicht
    510 zweite Tunnel-Schicht
    511 dritte Tunnel-Schicht
    512 Ladungsspeicher-Schicht
    513 leitender Kanal
    520 Schicht-Anordnung
    521 Substrat
    522 Source-Bereich
    523 Drain-Bereich
    524 Gate-Bereich
    525 Schichtstruktur
    526 elektrisch isolierende Schicht
    527 erste Potentialtopf-Schicht
    528 zweite Potentialtopf-Schicht
    529 erste Tunnel-Schicht
    530 zweite Tunnel-Schicht
    531 dritte Tunnel-Schicht
    532 Ladungsspeicher-Schicht
    600a erstes Energieniveau
    600b zweites Energieniveau
    601a erstes Energieniveau
    601b zweites Energieniveau
    601c drittes Energieniveau
    610 Diagramm
    615 Diagramm
    616 Strompfad

Claims (23)

1. Schicht-Anordnung
mit einer zwischen einem ersten und einem zweiten Elektroden-Bereich angeordneten Schichtstruktur mit
einer auf dem ersten Elektroden-Bereich angeordneten elektrisch isolierenden Schicht;
einer Mehrzahl von Potentialtopf-Schichten mit jeweils mindestens einem Energieniveau, wobei jede Potentialtopf-Schicht beidseitig von einer Tunnel- Schicht bedeckt ist;
einer Ladungsspeicher-Schicht zwischen der elektrisch isolierenden Schicht und den Potentialtopf-Schichten;
bei der die Potentialtopf-Schichten derart eingerichtet sind, dass deren Energieniveaus
in Abwesenheit einer elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten elektrisch isolierend sind;
bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich derart verschoben sind, dass die Potentialtopf-Schichten elektrisch leitfähig sind.
2. Schicht-Anordnung nach Anspruch 1, bei welcher der erste oder der zweite Elektroden-Bereich
ein Substrat;
einen Source-Bereich in einem ersten Oberflächenbereich des Substrats; und
einen Drain-Bereich in einem zweiten Oberflächenbereich des Substrats
aufweist, wobei die Schichtstruktur auf der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist.
3. Schicht-Anordnung nach Anspruch 2, bei der das Substrat mit dem Source-Bereich und dem Drain- Bereich den ersten Elektroden-Bereich bildet.
4. Schicht-Anordnung nach Anspruch 2, bei der das Substrat mit dem Source-Bereich und dem Drain- Bereich den zweiten Elektroden-Bereich bildet.
5. Schicht-Anordnung nach einem der Ansprüche 1 bis 4, bei der zumindest ein Teil der Potentialtopf-Schichten jeweils eine Dicke zwischen ungefähr 1 nm und ungefähr 5 nm aufweist.
6. Schicht-Anordnung nach einem der Ansprüche 1 bis 5, bei der zumindest ein Teil der Tunnel-Schichten jeweils eine Dicke zwischen ungefähr 0,5 nm und ungefähr 2 nm aufweist.
7. Schicht-Anordnung nach einem der Ansprüche 1 bis 6, bei der die elektrisch isolierende Schicht eine Dicke von ungefähr 10 nm aufweist.
8. Schicht-Anordnung nach einem der Ansprüche 1 bis 7, bei der die elektrisch isolierende Schicht aus Siliziumdioxid hergestellt ist.
9. Schicht-Anordnung nach einem der Ansprüche 1 bis 8, bei der die Tunnel-Schichten aus einer oder einer Kombination der chemischen Verbindungen
Kalziumdifluorid;
Siliziumdioxid; und
Siliziumnitrid
hergestellt sind.
10. Schicht-Anordnung nach einem der Ansprüche 1 bis 9,
bei der die Potentialtopf-Schichten aus einem oder einer Kombination der chemischen Elemente bzw. chemischen Verbindungen
Silizium;
Galliumphosphid
Aluminiumphosphid; und
Cadmiumdifluorid
hergestellt sind.
11. Schicht-Anordnung nach einem der Ansprüche 1 bis 10,
bei welcher der erste und/oder der zweite Elektroden-Bereich aus einem oder einer Kombination der chemischen Elemente bzw. chemischen Verbindungen
Silizium; und
Kobaltdisilizid
hergestellt sind.
12. Schicht-Anordnung nach einem der Ansprüche 1 bis 11, bei der die Potentialtopf-Schichten derart eingerichtet sind, dass benachbarte Energieniveaus einer Potentialtopf-Schicht voneinander jeweils um eine Energiedifferenz von ungefähr 1 eV getrennt sind.
13. Schicht-Anordnung nach einem der Ansprüche 1 bis 12, bei der die Potentialtopf-Schichten derart eingerichtet sind, dass die energetische Tiefe der Potentialtöpfe ungefähr zwischen 2 eV und 3 eV ist.
14. Schicht-Anordnung nach einem der Ansprüche 1 bis 13, bei der aneinander angrenzende Schichten unterschiedliche Kristallgitterstrukturen aufweisen und diese benachbarten Schichten aufeinander gitterangepasst sind.
15. Feldeffekt-Transistor mit einer Schicht-Anordnung nach einem der Ansprüche 2 bis 14.
16. Speicher-Einheit mit einer Schicht-Anordnung nach einem der Ansprüche 1 bis 14, bei der die Speicher-Information in der Ladungsspeicher- Schicht speicherbar ist.
17. Speicher-Anordnung mit einer Mehrzahl von Speicher-Einheiten nach Anspruch 16.
18. Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher
mit einer Schicht-Anordnung
mit einem Substrat;
mit einem Source-Bereich in einem ersten Oberflächenbereich des Substrats;
mit einem Drain-Bereich in einem zweiten Oberflächenbereich des Substrats;
mit einer zwischen der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain-Bereich einerseits und einem Gate-Bereich andererseits angeordneten Schichtstruktur mit
einer elektrisch isolierenden Schicht auf dem Gate-Bereich oder auf der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain-Bereich;
einer Mehrzahl von Potentialtopf-Schichten mit jeweils mindestens einem Energieniveau, wobei jede Potentialtopf-Schicht beidseitig von einer Tunnel-Schicht bedeckt ist;
einer Ladungsspeicher-Schicht zwischen der elektrisch isolierenden Schicht und den Potentialtopf-Schichten;
bei der die Potentialtopf-Schichten derart eingerichtet sind, dass deren Energieniveaus
in Abwesenheit einer elektrischen Spannung zwischen dem Gate-Bereich und dem Source- Bereich und/oder dem Drain-Bereich derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten elektrisch isolierend sind;
bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem Gate-Bereich und dem Source-Bereich und/oder dem Drain-Bereich derart verschoben sind, dass die Potentialtopf-Schichten elektrisch leitfähig sind;
bei dem in die Ladungsspeicher-Schicht Ladungsträger eingebracht werden, aus dieser entfernt werden oder ermittelt wird, ob in der Ladungsspeicher-Schicht eine Menge von Ladungsträgern eingebracht ist.
19. Verfahren nach Anspruch 18, bei dem eine Datenmenge von einem Bit in den durch die Ladungsspeicher-Schicht ausgebildeten Datenspeicher einprogrammiert wird, indem mittels Anlegens einer Programmierspannung zwischen den Gate-Bereich und den Source- Bereich und/oder den Drain-Bereich Ladungsträger in die Ladungsspeicher-Schicht injiziert werden.
20. Verfahren nach Anspruch 19, bei dem eine Programmierspannung von zwischen ungefähr 3 V und ungefähr 5 V angelegt wird.
21. Verfahren nach einem der Ansprüche 18 bis 20, bei dem eine Datenmenge von einem Bit aus dem durch die Ladungsspeicher-Schicht ausgebildeten Datenspeicher von einem Bit ausgelesen wird, indem
eine Auslesespannung zwischen den Source-Bereich und den Drain-Bereich angelegt wird;
ein für das Vorhandensein bzw. Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht charakteristisches elektrisches Signal erfasst wird;
unter Verwendung des elektrischen Signals ermittelt wird, ob eine vorgegebene Menge an Ladungsträgern in der Ladungsspeicher-Schicht enthalten ist oder nicht.
22. Verfahren nach Anspruch 21, bei dem als charakteristisches elektrisches Signal der zwischen dem Source-Bereich und dem Drain-Bereich fließende elektrische Strom erfasst wird.
23. Verfahren nach einem der Ansprüche 18 bis 22, bei dem eine Datenmenge von einem Bit in den durch die Ladungsspeicher-Schicht ausgebildeten Datenspeicher von einem Bit gelöscht wird, indem mittels Anlegens einer Löschspannung zwischen den Gate-Bereich und den Source-Bereich und/oder den Drain-Bereich in der Ladungsspeicher-Schicht gespeicherte Ladungsträger aus dieser entfernt werden.
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