WO2003049195A1 - Schicht-anordnung und verfahren zum betreiben einer schicht-anordnung als datenspeicher - Google Patents

Schicht-anordnung und verfahren zum betreiben einer schicht-anordnung als datenspeicher Download PDF

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WO2003049195A1
WO2003049195A1 PCT/DE2002/003999 DE0203999W WO03049195A1 WO 2003049195 A1 WO2003049195 A1 WO 2003049195A1 DE 0203999 W DE0203999 W DE 0203999W WO 03049195 A1 WO03049195 A1 WO 03049195A1
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layer
region
potential well
charge storage
tunnel
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PCT/DE2002/003999
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Michael Specht
Martin STÄDELE
Wolfgang RÖSNER
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Infineon Technologies Ag
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate

Definitions

  • the invention relates to a layer arrangement and a method for operating a layer arrangement as a data memory.
  • a dynamic memory cell that is to say a DRAM (Dynamic Random Access Memory), has a selection transistor and a storage capacitor. A memory cell in a memory array is selected by means of the selection transistor.
  • Each of the storage capacitors has either a storage state with a logic value "0" or a storage state with a logic value "1" corresponding to an electrically charged or uncharged capacitor. Since the capacitor charge in known memory cells is reduced as a result of recombination and leakage currents in about a second, the charge must be replenished again and again. The information must also be rewritten after a reading process. This additional charge is carried out automatically with the aid of a circuit integrated on the chip. This peculiarity has given the memory the name dynamic memory. Dynamic memory cells advantageously have short ones Write and read times on the order of ten nanoseconds. However, it is disadvantageous that dynamic storage cells have to be permanently supplied with energy. This results in high waste heat and thus heating up the storage arrangement. It also has a dynamic
  • Storage cell has a high energy requirement, which makes the operation of dynamic storage cells cost-intensive. Dynamic memory cells have the disadvantage that the stored information is lost when disconnected from the power supply.
  • a non-volatile memory is distinguished by the fact that the information stored in the memory cell is retained for a long holding time of typically at least ten years even after the supply voltage has been switched off.
  • the most frequently used non-volatile semiconductor memory is the Flash EEPROM ("Electrically Erasable and Programmable Read-Only Memory"). EEPROMs often allow the operator to repeat repeatable reading, electrical erasing and programming.
  • an EEPROM is the so-called floating gate memory.
  • the electrical charge is stored in a floating gate, a poly-silicon structure that is electrically decoupled from the surroundings. The charge is transferred by means of electrons that tunnel through a thin oxide layer between the semiconductor and the floating gate.
  • a floating gate memory transistor takes the place of the DRAM memory capacitor.
  • a positive electrical voltage of typically + 15V is applied to the word line of a selected memory cell.
  • the selection transistor is conductive and the electrical field strength in the tunnel oxide layer is close to the breakdown field strength (approximately 10 ? V / cm).
  • a particularly space-saving, non-volatile memory cell is the flash EEPROM cell, two of which are shown below
  • CHE channel hot electron
  • FN Fowler-Nordheim
  • Fowler-Nordheim tunneling is the process in which electrons are present in the presence of a sufficiently high one electrical field through a tunnel layer.
  • the write and erase times of existing flash memories range between approximately one millisecond and approximately ten microseconds. This means that the write and erase times of flash memories are significantly slower than the write and erase times of DRAM memories.
  • the reason for this is related to the tunnel barrier between the floating gate and the conductive channel, since a tunnel barrier made of silicon dioxide, for example, must have a minimum thickness of approximately ten nanometers in order to ensure a holding time of the memory cell of ten years.
  • This requires high write and erase voltages of typically 10V, sometimes up to 20V.
  • Such high electrical voltages for writing or erasing are disadvantageous because elements are integrated in
  • the gate oxide layer is usually an approximately ten nanometer thick silicon dioxide layer with a homogeneous structure.
  • Theoretical considerations show that a barrier of the same thickness, which does not have a rectangular but a step-shaped electrical potential profile with the maximum in a central section of the barrier, enables accelerated writing or reading with a constant holding time.
  • the basic idea of the "crested barrier” concept is the ratio of the tunnel current through a tunnel layer with a write or erase voltage applied to the tunnel current with a half write or erase voltage applied for a tunnel barrier with a rectangular potential profile and for a tunnel barrier to compare with step-shaped potential curve. It turns out that this tunnel current ratio is considerably larger for a step-shaped potential barrier than for a rectangular barrier. This tunnel current ratio is a measure of the relationship between the hold time and the
  • the PLED memory cell 100 shown in FIG. 1 has a substrate 101, a source region 102 in a first surface region of the substrate 101 and a drain region 103 in a second surface region of the substrate 101.
  • an electrically insulating region 104 which fulfills the function of a gate oxide layer in the region between the source region 102 and the drain region 103, the substrate 101 with the source and drain regions 102, 103 incorporated therein is one Charge storage area 105 separated.
  • a plurality of double layers are arranged above the charge storage region 105, each of the
  • Double layers alternately has a tunnel layer 106 and a semiconducting region 107 made of intrinsic silicon.
  • the PLED memory cell 100 shown in FIG. 1 has four double layers, each consisting of a tunnel layer 106 and a semiconducting region 107.
  • An electrode 108 is attached above the arrangement of double layers. At the side edges of the double layers, these are separated from a side gate electrode 109 by means of a thin oxide layer which, according to the PLED memory cell 100 shown in FIG. 1, is formed as part of the electrically insulating region 104.
  • the PLED memory cell 100 shown in FIG. 1 can be used as a data memory by taking advantage of the effect that electrical charge carriers possibly introduced into the charge storage region 105 have the electrical conductivity of the channel between the source region 102 and the drain region 103 characteristically influence. If electrical charge carriers are introduced into the charge storage region 105, the channel between the source region 102 and the drain region 103 has a first electrical conductivity. A voltage applied between the source region 102 and the drain region 103 then leads to a current flow of a first current strength between the source Area 102 and the drain area 103. In contrast, is the
  • the double layers of the tunnel layers 106 and the semiconducting regions 107 are electrically insulating, so that, if appropriate, in the
  • Charge storage area 105 introduced charge carriers are permanently stored there.
  • an electrically conductive area is formed on the left and right edges of the tunnel layers 106.
  • the double layers of the tunnel layers 106 and the semiconducting regions 107 are electrically well conductive. If a further electrical voltage is applied to the electrode 108 in this state, charge carriers can be transferred from the electrode 108 to the charge storage device.
  • Area 105 flow or vice versa.
  • the double layer comprising the tunnel layer 106 and the semiconducting regions 107 becomes electrically insulating again, so that charge carriers stored in the charge storage region 105 may remain there permanently.
  • the rapid writing and erasing is therefore achieved according to the PLED memory cell 100 in that the side areas of a multiple tunnel barrier are made electrically conductive by applying an additional electrical voltage from the side.
  • the resonance tunnel diode 200 shown in FIG. 2A has an n + -doped silicon substrate 201, a first tunnel barrier 202, a potential well layer 203, a second tunnel barrier 204, an electrically insulating layer 205 and an electrode 206, which according to The resonance tunnel diode 200 shown in Figure 2A is a structure of aluminum and gold.
  • the first tunnel barrier 202 is made of calcium difluoride (CaF 2 )
  • the potential well layer 203 is made of cadmium difluoride (CdF 2 )
  • the second tunnel barrier 204 is made of calcium difluoride.
  • 2B shows the potential relationships (the electrical potential V is plotted horizontally) along the resonance tunnel diode 200 (the structure of which is plotted vertically).
  • the potential well layer 203 has two
  • Energy levels 203a, 203b which are set up in such a way that in the absence of an electrical voltage between the n + -doped silicon substrate 201 and the electrode 206, an electrical current flow through the potential well layer 203 is not possible. If, on the other hand, as shown in FIG. 2B, a suitable electrical voltage is applied between the n + -doped silicon substrate 201 and the electrode 206, the first energy level 203a of the potential well layer 203 is at such an electrical potential that a electrical current flow from the n + -doped silicon substrate 201 through the potential well layer 203 into the electrode 206 is made possible. This is illustrated in FIG. 2B by means of an arrow 207.
  • [5] discloses a non-volatile semiconductor memory with a potential well layer between a substrate with source, drain and channel region on the one hand and a floating gate on the other.
  • [6] discloses a semiconductor memory with a double tunnel insulator layer, formed in a tunnel region of a memory transistor.
  • [7] discloses a non-volatile semiconductor memory which has a charge transfer layer with a low barrier height, which is arranged between a floating gate and a control gate.
  • the invention is based on the problem of providing a non-volatile data memory with shorter write and erase times than non-volatile data memories known from the prior art with at least constant long hold times.
  • a layer arrangement is created.
  • the layer arrangement of the invention has a layer structure arranged between a first and a second electrode region, which has an electrically insulating layer arranged on the first electrode region, a plurality of potential well layers with at least one energy level, each potential well layer on both sides of a tunnel layer is covered, and a charge storage
  • the potential well layers are set up such that, in the absence of an electrical voltage between the first electrode area and the second electrode area, the energy levels of different potential well layers are shifted relative to one another in such a way that the potential well layers are electrically insulating.
  • the potential well layers are also set up in such a way that their energy levels are shifted between the first electrode region and the second electrode region when a predetermined electrical voltage is applied such that the potential well layers are electrically conductive. Furthermore, a method for operating a
  • the layer arrangement which can be operated according to the invention has a substrate, a source region in a first
  • the layer structure has an electrically insulating layer on the gate region or on the surface of the substrate at least partially between the source region and the drain region, a plurality of potential well layers, each with at least one energy level, each potential well layer on both sides of a tunnel layer is covered, and a charge storage layer between the electrically insulating layer and the potential well layers.
  • the potential well layers are set up in such a way that their energy levels are shifted relative to one another in the absence of an electrical voltage between the gate region and the source region and / or the drain region such that the potential well layers are electrically insulating, and that Energy levels at an applied predetermined voltage between the gate area and the
  • the source region and / or the drain region are shifted such that the potential well layers are electrically conductive.
  • a storage unit with a layer arrangement in which the storage information can be stored in the charge storage layer of the layer arrangement.
  • a memory arrangement with a plurality of memory units is provided. It is an advantage of the invention that a data memory is created in which long hold times with short write or. Deletion times are combined.
  • data memories with floating gates according to the prior art are limited in their speed with regard to the write and erase times to an order of magnitude of microseconds.
  • the reason for this limitation is that the thickness of the insulation layer between the conductive channel of a corresponding transistor arrangement and the floating gate must be at least ten nanometers thick in order to achieve acceptable holding times. If one chooses smaller thicknesses for this insulation layer, the holding time is not sufficiently long.
  • the layer thickness of the electrically insulating layer is in the range of ten nanometers
  • a sufficiently long holding time is achieved by means of a sufficiently thick electrically insulating layer.
  • short write and erase times are made possible by using potential well layers in the layer structure, since the introduction of charge carriers into the floating gate takes place by means of resonant tunneling of charge carriers through the layer structure of the invention instead of using Fowler-Nordheim tunnels according to the prior art of the technique.
  • the invention solves the conflicting requirements of a long hold time and a short write or erase time by taking advantage of the large hold time of a multiple tunnel barrier and the high tunnel rate in resonant tunneling.
  • Each of the potential well layers of the invention has at least one energy level, often a plurality of quantized energy levels. Is between the first If an electrical voltage is not applied to the electrode area and the second electrode area, the energy levels in the quantum wells (potential wells) are offset from one another in such a way that the potential well layer is (approximately) electrically insulating. However, if a predetermined electrical voltage is applied between the first electrode region and the second electrode region, the energy levels of the potential well layers shift as a result of this electrical voltage such that the potential well layer is electrically well conductive and charge carriers from one of the electrodes -Ranges can resonantly tunnel through the now low-resistance potential well layer into the charge storage layer (floating gate).
  • the energy levels of the potential well layers shift back into the initial state, so that the potential well layers are in turn electrically well insulating.
  • the now electrically insulating potential well layers are very high-resistance in this state, so that charge carriers located on the charge storage layer cannot tunnel down from the charge storage layer in the absence of the predetermined electrical voltage between the first electrode area and the second electrode area. This means that a long holding time of around ten years can be achieved.
  • the first electrode region or the second electrode region of the layer arrangement preferably has a substrate, a source region in a first surface region of the
  • Layer structure is arranged on the surface of the substrate at least partially between the source region and the drain region.
  • This field effect transistor which can be used as a memory unit, represents a three-terminal arrangement.
  • the three connections of the layer arrangement are the source region and the drain region, which are assigned to one of the two electrode regions of the layer arrangement, and the other Electrode area, which can be referred to as the gate area with reference to the nomenclature common to transistors.
  • Layer arrangement with three electrical connections is less complex to operate and generally less expensive to produce than four-terminal solution approaches which are known from the prior art (for example from [3]).
  • the three-terminal arrangement of the invention is better suited for ULSI applications ("ultra large scale integration", highly integrated circuits with 10 7 -10 9 transistors per chip) than the fourth terminal concepts, which tend to have larger dimensions according to the prior art.
  • the substrate forms the first electrode region with the source region and the drain region
  • the substrate is coupled to the electrically insulating layer of the layer arrangement.
  • the potential well layers are coupled to the substrate. Both structures are suitable to be used as data storage. Therefore, one or the other configuration can be chosen flexibly according to the needs and framework conditions of the individual case.
  • at least some of the potential well layers each have a thickness of between approximately 1 nm and approximately 5 nm.
  • at least some of the tunnel layers can each have a thickness of between approximately 0.5 nm and approximately 2 nm.
  • the electrically insulating layer has a thickness of approximately 10 nm.
  • the electrically insulating layer is preferably made of silicon dioxide.
  • the tunnel layers are produced, for example, from one or a combination of the chemical compounds calcium difluoride, silicon dioxide and silicon nitride.
  • the potential well layers can be produced from one or a combination of the chemical elements or the chemical compounds silicon, aluminum phosphide, gallium phosphide and cadmium difluoride.
  • the first and / or the second electrode region are preferably produced from one or a combination of the chemical elements or chemical compounds silicon and cobalt disilicide.
  • the energetic position of the discrete energy levels and their spacing from one another can be adjusted by adjusting the layer thicknesses and the layer materials, in particular the potential well layers.
  • a sufficiently large offset of the energy states is favorable in a state in which no electrical voltage is applied between the first electrode region and the second electrode region of the layer arrangement. This ensures that the
  • Potential well layer is sufficiently high-resistance that tunneling of charge carriers through the potential well layers is largely excluded.
  • a potential well layer as high as possible in a state in which an electrical voltage is not applied between the first electrode area and the second electrode area ensures a sufficiently long holding time of the stored data quantity.
  • Electrode area is created, cheap. Find on one
  • Charge carriers arranged on the side of the layer arrangement precede a tunnel path at a constant electrical potential along all potential well layers, so these can
  • the energetic position and the energetic distance of the energy levels of the potential well layers to one another can be adjusted by means of a suitable choice of the thickness and the materials of the potential well layers.
  • Adjustment of the relationship between hold time and write time possible. The thinner the tunnel layers and the lower the material of the tunnel layers (or the lower the energy barrier of the tunnel layer), the higher the tunnel rate through the tunnel layers.
  • the tunnel layers and the electrode regions are materials which are compatible with the CMOS technology.
  • silicon layers and silicon dioxide layers as well as silicon nitride layers can be produced using CMOS technology. Therefore, to manufacture the layer arrangement according to the invention is a complex new development of machines and processes can be dispensed with, since widely used standardized and well-developed machines and processes can be used, as are provided in many semiconductor technology laboratories and factories. An inexpensive manufacture of the layer arrangement according to the invention is therefore made possible.
  • the potential well layers are preferably set up in such a way that adjacent energy levels of a potential well layer are separated from one another in each case
  • phonon-assisted transport of charge carriers it is meant that despite shifted energy levels at adjacent potential well layers, a tunneling of charge carriers is made possible by an interaction with energy exchange between the charge carriers and phonons (quantized lattice vibrations).
  • Such a choice of the energy levels of the potential well layers ensures that, in the absence of an electrical voltage between the two electrode regions of the layer arrangement of the invention, the charge storage layer is electrically insulated with sufficient certainty by means of a sufficiently high-resistance layer structure. Sufficiently long stopping times can thus be achieved. According to Heisenberg's uncertainty principle, infinitely sharp energy levels cannot be achieved, rather each quantum mechanical energy level has a certain breadth. Further physical effects can lead to an additional broadening or splitting of the energy levels.
  • the energetic breadth of the energy states is typically on the order of approximately 10-100meV.
  • the potential well layers are preferably set up in such a way that the energetic depth of the potential wells is approximately between 2 eV and 3 eV.
  • adjacent layers of the layer arrangement have different crystal lattice structures, these adjacent layers are preferably lattice-matched.
  • Embodiments of the method according to the invention for operating a layer arrangement as a data storage device are described in more detail below. Refinements of the layer arrangement also apply to the method for operating the layer arrangement according to the invention.
  • data carriers are introduced into the charge storage layer as data storage, removed from the latter, or it is determined whether a quantity of data carriers has been introduced into the charge storage layer.
  • a quantity of data of 1 bit is preferably programmed into the data memory formed by the charge storage layer of the layer arrangement with the features described above, by applying an electrical programming voltage between the gate region and the source region and / or the drain region Charge carriers are injected into the charge storage layer.
  • a programming voltage of between approximately 3V and approximately 5V is applied.
  • Programming voltages in the order of magnitude between 3V and 5V are significantly lower than programming voltages which, according to the prior art, are required for non-volatile applications.
  • Programming voltages required according to the prior art are in the order of magnitude of 10V to 20V.
  • the layer arrangement according to the invention is therefore well suited for low-power ULSI applications (“ultra large scale integration”). This represents a significant improvement over the prior art, since the waste heat on storage arrangements is a technological one
  • a data amount of 1 bit is preferably read out from the data memory of 1 bit formed by the charge storage layer, by applying a read voltage between the source region and the drain region, one for the presence or absence of charge carriers in the charge storage layer characteristic electrical signal is detected and it is determined using the electrical signal whether or not a predetermined amount of charge carriers is contained in the charge storage layer.
  • the electrical current flowing between the source region and the drain region is preferably detected as the characteristic electrical signal. This can be done, for example, using a means for sensing the electrical Current can be realized, for example by using a suitable amplifier.
  • a data amount of 1 bit in the data memory formed by the charge storage layer can be erased by applying an erase voltage between the gate region and the source region and / or the drain region in charge carriers stored in the charge storage layer are removed therefrom.
  • FIG. 1 shows a cross-sectional view of a PLED memory cell according to the prior art
  • FIG. 2A shows a cross-sectional view of a layer arrangement according to the prior art
  • Figure 2B is a schematic representation of the
  • FIG. 3A shows a schematic illustration of the potential relationships in a layer arrangement according to a first exemplary embodiment of the invention in a state in which an electrical voltage is not applied to the layer arrangement
  • FIG. 3B shows a schematic illustration of the potential relationships in a layer arrangement according to the first exemplary embodiment of the invention in a state in which a first electrical voltage is applied to the layer arrangement
  • FIG. 3C shows a schematic illustration of the potential relationships in a layer arrangement according to the first exemplary embodiment of the invention in FIG a state in which a second electrical voltage is applied to the layer arrangement
  • FIG. 4A shows a cross-sectional view of a layer arrangement according to a second exemplary embodiment of the invention
  • Figure 4B is a cross-sectional view of that shown in Figure 4A
  • FIG. 5A shows a cross-sectional view of a layer arrangement according to a third exemplary embodiment of the
  • Figure 5B is a cross-sectional view of a layer arrangement according to a fourth embodiment of the invention
  • Figure 6A is a diagram for that shown in Figure 5A
  • FIG. 6B shows a diagram which schematically shows the
  • Figure 6C is a diagram that schematically shows the
  • Potential relationships in the layer arrangement shown in FIG. 5A show in a state in which an electrical voltage is applied between the electrode regions of the layer arrangement.
  • charge carriers can be introduced into a charge storage layer.
  • Charge carriers can be removed or charge carriers can be stored permanently in the charge storage layer.
  • FIG. 3A shows a layer arrangement 300 with an electrode region 301 and a charge storage layer 302, between which two potential well layers 303, 304 are arranged.
  • a tunnel layer 305, 306, 307 is arranged between the two potential well layers 303, 304 and between each potential well layer 303 and 304 and an adjacent layer 301 and 302, respectively
  • the first tunnel layer 305 is arranged between the electrode region 301 and the first potential well layer 303
  • the second tunnel layer 306 is arranged between the first potential well layer 303 and the second potential well layer 304
  • a third tunnel layer 307 is arranged.
  • the first potential well layer 303 has an energy level 303a
  • the second potential well layer 304 has a first energy level 304a and a second, higher energy level 304b.
  • the electrode area 301 and the charge storage layer are at the same electrical potential, which is plotted in the vertical direction according to the schematic illustration in FIG. 3A.
  • the energy level 303a of the first potential well layer is neither with the first
  • Energy level 304a of the second potential well layer is still at the same electrical potential with the second energy level 304b of the second potential well layer 304.
  • the energy level 303a of the first potential well layer 303 is also at a different electrical level
  • both the first energy level 304a and the second energy level 304b of the second potential well layer 304 are at different electrical levels with the charge storage layer 302 Potentials.
  • the consequence of this is that charge carriers possibly arranged on the electrode region 301 would have to overcome a high-resistance potential barrier in order to get into the charge storage layer 302. In other words, that is between the electrode area 301 and the
  • Charge storage layer 302 arranged layer structure of three tunnel layers 305, 306, 307 and two potential well layers 303, 304 due to the offset energy levels 303a, 304a, 304b of the potential well layers 303, 304 too high-resistance to have a sufficiently strong tunnel current of To enable charge carriers via this high-resistance layer structure.
  • the described potential relationships not only is tunneling from the electrode region 301 onto the charge storage layer 302 prevented, the reverse is also the case with the tunneling
  • the amount of charge carriers located in the charge storage layer 302 is interpreted as a data store with a logical value “0” or “1”, this information is permanently retained in the charge storage layer 302, in other words, such a data store has a high level Hold on.
  • FIG. 3B shows the potential relationships in the layer arrangement 300 for a case in which a predetermined first electrical voltage is applied between the electrode region 301 and the charge storage layer 302. As shown in Figure 3B, the applied first is electrical
  • the energy levels 303a of the first potential well layer 303 and the first energy level 304a and the second energy level 304b of the second potential well layer 304 are shifted compared to the scenario shown in FIG. 3A.
  • the first electrical voltage applied between the electrode region 301 and the charge storage layer 302 is set up in such a way that, as shown in FIG. 3B, the energy level 303a of the first potential well layer 303 is essentially at the same electrical potential as the second Energy level 304b of the second potential well layer 304.
  • a continuous, quantum mechanically permitted potential curve is provided for charge carriers possibly located on the electrode area 301 along the area between the electrode area and the charge storage layer 302. In other words, this is by means of the applied first electrical voltage
  • Energy level 303a of the first potential well layer 303 is brought into agreement with the second energy level 304b of the second potential well layer 304, so that charge carriers possibly located on the electrode region 301 by means of resonant tunneling from the electrode
  • Area 301 can reach the charge storage layer 302.
  • the layer sequence of the three tunnel layers 305, 306, 307 and the two potential well layers 303, 304 has a sufficiently low electrical resistance that the resonant
  • Charge carriers are introduced into the charge storage layer 302.
  • the resulting electrical current is shown in FIG. 3B as arrow 308.
  • the layer arrangement 300 changes again to the state shown in FIG. 3A.
  • Charge carriers possibly stored in the charge storage layer 302 then remain permanently in the charge storage layer 302, since after the first electrical voltage has been switched off, the arrangement of the tunnel layers 305, 306, 307 and the potential well layers 303, 304 have a sufficiently high electrical level Resistor has that an electrical current flow from the charge storage layer 302 to the electrode region 301 is avoided.
  • FIG. 3C shows the layer arrangement 300 in a state in which a second predetermined electrical voltage is applied between the electrode region 301 and the charge storage layer 302.
  • the second electrical voltage has a different sign than that of the in
  • FIG. 3B shown layer arrangement 300 applied first electrical voltage.
  • FIG. 3B FIG. 3C
  • the electrical potential of the electrode region 301 is raised compared to the electrical potential of the charge storage layer 302
  • the electrical potential of the electrode region 301 is increased energetically compared to the electrical potential of the charge storage layer 302 is lowered.
  • Figure 3C is again a
  • the energy level of the potential well layers 303, 304 to one another can in turn be attributed to the successive voltage drop of the second electrical voltage applied between the electrode region 301 and the charge storage layer 302.
  • the potential relationships within the layer arrangement 300 are such that a tunnel current is made possible from charge carriers located on the charge emitter layer 302 to the electrode region 301.
  • charge carriers located on the charge storage layer 302 can be moved along the electrical potential which gradually drops down to the electrode area 301, so that a tunnel current is made possible from the charge storage layer 302 onto the electrode area 301.
  • the direction of this tunnel current is symbolized by arrow 309.
  • the removal of charge carriers arranged on the charge storage layer 302 is made possible by applying the second electrical voltage in the manner shown in FIG. 3C.
  • FIGS. 4A, 4B A layer arrangement according to a second exemplary embodiment of the invention is described below with reference to FIGS. 4A, 4B.
  • FIG. 4A shows the layer arrangement 400 with a layer structure 403 arranged between a first electrode region 401 and a second electrode region 402.
  • 4B is the layer structure 403, in particular the detailed structure of the layer structure 403 is shown.
  • the layer structure 403 has an electrically insulating layer 404 arranged on the first electrode region 401, two potential well layers 405, 406, each with at least one energy level, the potential well layers 405, 406 each having one of three tunnel layers 407 on both sides , 408, 409, and a charge storage layer 410 between the electrically insulating layer 404 and the potential well layers 405, 406 with tunnel layers 407, 408, 409 arranged therebetween.
  • the potential well layers 405, 406 are set up in such a way that their energy levels are shifted relative to one another in the absence of an electrical voltage between the first electrode region 401 and the second electrode region 402 such that the potential well layers 405, 406 are electrically insulating, and the potential well layers 405, 406 are set up in such a way that their energy levels are shifted between the first electrode region 401 and the second electrode region 402 when a predetermined electrical voltage is applied such that the potential well layers 405, 406 are electrically conductive ,
  • the first electrode region 401 is a p + -doped silicon substrate
  • the second electrode region 402 is an electrode comprising a metallic material or a heavily doped semiconductor material
  • the potential well layers 405, 406 are each out
  • Cadmium difluoride is made, and the tunnel layers 407, 408, 409 are each made of calcium difluoride.
  • the thickness of the electrically insulating layer 404 is 10 nm
  • the thickness of the first potential well layer 405 and the second potential well layer 406 is 3.7 nm
  • the thickness of the first tunnel layer 407, the second tunnel layer 408 and the third tunnel Layer 409 is Inm.
  • a third preferred exemplary embodiment of the layer arrangement according to the invention is described below with reference to FIG. 5A.
  • the layer arrangement 500 is with a substrate 501, with a source region 502 in a first surface region of the substrate 501, with a drain region 503 in a second surface region of the substrate 501 and with one between the surface of the substrate 501 shown at least partially between the source region 502 and the drain region 503 on the one hand and a gate region 504 on the other hand arranged layer structure 505.
  • the layer structure 505 has an electrically insulating layer 506 on the surface of the substrate 501, at least partially between the source region 502 and the drain region 503, two potential well layers 507, 508, each with at least one energy level, each potential well layer 507, 508 is covered on both sides by one of the three tunnel layers 509, 510, 511, and a charge storage layer 512 between the electrically insulating layer 506 and the tunnel layer 511 adjoining the second potential well layer 508.
  • the potential well layers 507, 508 are set up in such a way that their energy levels are shifted relative to one another in the absence of an electrical voltage between the gate region 504 and the source region 502 and / or the drain region 503 such that the potential well layers 507 , 508 are electrically insulating. Furthermore, the potential well layers 507, 508 are set up in such a way that the energy levels of the potential well layers 507, 508 are shifted when a predetermined electrical voltage is applied between the gate region 504 and the source region 502 and / or the drain region 503 are that the
  • Potential well layers 507, 508 are electrically conductive.
  • the substrate 501 is implemented as a silicon wafer.
  • the source area 502 is an n + -doped region of the silicon wafer and the drain region 503 is also an n + -doped region of the silicon wafer.
  • the electrically insulating layer 506 is made of silicon dioxide.
  • the three tunnel layers 509, 510, 511 are each silicon dioxide layers.
  • the first potential well layer 507 is made of polysilicon.
  • the second potential well layer 508 is made of polysilicon.
  • the gate region 504 is made of doped polycrystalline silicon.
  • the charge storage layer 512 is made of silicon.
  • MBE molecular beam epitaxy method
  • the layers can be grown using the MBE method.
  • ALD process ("Atomic Layer Deposition").
  • the ALD process makes it possible to deposit individual atomic layers of a material one after the other on a surface, and thus adjust the layer thickness down to dimensions of the thickness of an atomic layer, i.e. up to one
  • the layer arrangement 500 can be used as a field effect transistor.
  • the layer arrangement 500 can also be used as a storage unit, the storage information being able to be stored in the charge storage layer 512.
  • An arrangement, not shown in the figures, of a plurality of layer arrangements 500 integrated in a common substrate can be used as a memory arrangement.
  • the substrate 501 with the source region 502 and the drain region 503 forms the first electrode region of the layer arrangement 500.
  • 5B shows a fourth preferred exemplary embodiment of the layer arrangement according to the invention.
  • a substrate with a source region and a drain region forms the second electrode region of the layer arrangement according to the invention.
  • the layer arrangement 520 is described in more detail below with reference to FIG. 5B.
  • the layer arrangement 520 has a substrate 521, a source region 522 in a first surface region of the substrate 521, a drain region 523 in a second surface region of the substrate 521 and one between the surface of the substrate 521 at least partially between the source region 522 and the drain region 523 on the one hand and a gate region 524 on the other hand arranged layer structure 525.
  • the layer structure 525 has an electrically insulating layer 526 on the gate region 524, two potential well layers 527, 528, each with at least one energy level, each potential well layer 527, 528 on both sides of one of the three tunnel layers 529, 530, 531 is covered and a charge storage layer 532 between the electrically insulating layer 526 and the tunnel layer 529 adjoining the potential well layer 527.
  • the potential well layers 527, 528 are set up in such a way that their energy levels in the absence of an electrical voltage are displaced relative to one another between the gate region 524 and the source region 522 and / or the drain region 523 in such a way that the potential well layers 527, 528 are electrically insulating. In contrast, the energy levels are
  • the materials of the components of the layer arrangement 520 shown in FIG. 5B are configured analogously to the corresponding components of the layer arrangement 500 shown in FIG. 5A.
  • An essential difference between the layer arrangement 500 shown in FIG. 5A and the layer arrangement 520 shown in FIG. 5B lies in the manner in which the layer structure 505 or 525 with respect to the gate electrode 504 or 524 and is arranged with respect to the substrate 501 or 521.
  • the substrate 501 is coupled to the electrically insulating layer 506. Injecting carriers into the
  • Charge storage layer 512 takes place according to the layer arrangement 500 by applying an electrical voltage between the source region 502 and the drain region 503 on the one hand and the gate region 504 on the other hand, which is set up in such a way that the
  • Charge storage layer 512 performs a similar function like a gate electrode in the transistor-like layer arrangement 500, the presence or absence of charge carriers in the charge-emitting layer 512 the electrical conductivity of a conductive channel 513 in a surface region of the substrate 501 between the source region 502 and the drain Area 503 characteristically influenced.
  • the conductive channel 513 has a different electrical conductivity than in a state in which no charge carriers are injected in the charge storage layer 512.
  • a further electrical voltage is applied between the source region 502 and the drain region 503, an electrical current of a different current flow therefore in the case of charge carriers injected in the charge storage layer than in the absence of charge carriers in the charge storage layer.
  • the electrically insulating layer 526 is coupled to the gate region 524.
  • a surface area of the substrate 521 is coupled to the tunnel layer 531. If a suitably selected electrical voltage is applied between the gate region 524 on the one hand to the source region 522 and / or the drain region 523 on the other hand, there is at least one energy level of the potential well layer 527 and at least one energy level of the potential well layer 528 same electrical potential.
  • the arrangement of potential well layers 527, 528 is electrically conductive, so that charge carriers from the source region 522 and / or from the
  • Drain region 523 can resonantly tunnel through the potential well layers 527, 528 onto the charge storage layer 532.
  • the energy levels of the first potential well layer 527 and the second potential well layer 528 are in turn detuned from one another, so that the potential well layers 527, 528 are electrically insulating.
  • charge carriers injected into the charge storage layer 532 are prevented from charging the charge storage devices after the electrical voltage has been switched off. Leaving layer 532.
  • the charge carriers are prevented from moving the charge storage layer 532 through the electrically insulating layer 526 in the direction of the
  • the arrangement of the two potential well layers 527, 528 and of the three tunnel layers 529, 530, 531 functions as a gate insulating layer in the transistor-like layer arrangement 520, and the charge storage layer 532 functions like a gate electrode of a transistor.
  • the value of the electrical conductivity of the conductive channel 533 in a surface region between the source region 522 and the drain region 523 of the substrate 521 is dependent on the amount of charge carriers stored in the charge storage layer 532.
  • the strength of the electrical current flow between the source region 522 and the drain region 523 with a constant applied electrical voltage between the source region 522 and the drain region 523 is therefore a measure of the amount of charge carriers in the charge storage layer 532 are stored.
  • Charge carriers can also be carried out in the charge storage layer 532 shown in FIG. 5B by means of “channel hot electron” (CHE).
  • CHE channel hot electron
  • a sufficiently high electrical voltage is applied between the source region 522 and the drain region 523 that Electrons accelerated towards the region are brought into the charge storage layer with a sufficiently high kinetic energy at a moderate voltage applied to the gate region 524.
  • the mode of operation of the layer arrangement 500 is described in more detail below with reference to FIG. 5A, FIG. 6A # FIG. 6B, FIG.
  • the potential well layers 507, 508 shown in FIG. 5A are set up in such a way that their energy levels 600a, 600b or 601a, 601b, 601c (see FIG. 6B, FIG. 6C) in the absence of an electrical voltage between the gate region 504 on the one hand and the source region 502 and the drain region 503 on the other hand are displaced relative to one another in such a way that the potential well layers 507, 508 are electrically insulating.
  • the potential well layers 507, 508 are set up in such a way that their energy level 600a, 600b or 601a, 601b, 601c with an applied predetermined electrical voltage between the gate region 504 on the one hand and the source region 502 or the drain region 503, on the other hand, are shifted such that the potential well layers 507, 508 are electrically conductive.
  • the substrate 501 is a silicon wafer
  • the source region 502 and the drain region 503 are two spatially separated, n + -doped surface regions of the silicon wafer.
  • the electrically insulating layer 506 is designed as a 6 nm thick silicon dioxide layer.
  • Layer 512 the functionality of which corresponds to that of a floating gate in a conventional flash memory cell, is produced from n + -doped silicon.
  • the adjoining third tunnel layer 511 is a 1.7 nm thick silicon dioxide layer.
  • the adjoining second tunnel layer 510 is a 1.7 nm thick silicon dioxide layer.
  • the adjoining first potential well layer 507 is a 0.85 nm thick silicon layer.
  • Adjacent first tunnel layer 509 is a 1.7 nm thick silicon dioxide layer, and gate electrode 504 is made of silicon.
  • the representation of the layer thicknesses in Fig. 5A is schematic and not to scale.
  • the ratio between the hold time and the write time of a memory element based on the layer arrangement 500 can be determined can be set. Furthermore, by means of varying the thickness and the material parameters of the potential well layers 507, 508, the position and the distance of the discrete energy levels 600a,
  • 600b or 601a, 601b, 601c can be influenced.
  • FIG. 6A shows the dependency of the electrical current flow I between the gate region 504 and the charge storage layer 512 as a function of the electrical potential difference U between the gate region 504 and the charge storage layer 512. Furthermore, two operating states of the layer arrangement 500 for two potential differences U are described in detail according to the current-voltage characteristic shown in FIG. 6A with reference to FIG. 6B, FIG.
  • FIG. 6B shows a diagram 610, along the abscissa of which the spatial arrangement of the components of the layer arrangement 500 is shown. This is by means of the
  • the gate region 504 is at an electrical potential of approximately OeV.
  • the first tunnel layer 509 adjoining the gate region 504 is at a potential of approximately 3 eV. This potential of approximately 3 eV corresponds to the potential barrier to be overcome or tunneled through by charge carriers.
  • the two lowest natural energy states 600a, 600b are shown in FIG. 6B.
  • the lowest quantum mechanically permitted energy level 600a of the potential well layer 507 is at an energy of approximately 0.7 eV.
  • the first energy level 600a of the first potential well layer 507 is by means of it
  • the residence probability density i.e. the square of the amount of the associated wave function, symbolizes. Just 2 eV above the first energy level 600a, the second energy level 600b of the first potential well layer 507 is shown and again by means of the quantum-mechanical local distribution of the
  • the second tunnel layer 510 adjoining the first potential well layer 507 is configured analogously to the first tunnel layer 509 as far as the potential relationships are concerned.
  • the second potential well layer 508 adjoining the second tunnel layer 510 has a basic energy state, ie the lowest first energy level 601a at an electrical potential of approximately 0.35 eV, which is in turn schematically identified by means of the square of the wave function in FIG.
  • the energy level 601b adjacent to the first energy level 601a of the second potential well layer 508 is approximately leV above the first energy level 601a.
  • the third tunnel layer 511 adjoining the second potential well layer 508 is configured analogously to the first tunnel layer 509 and the second tunnel layer 510.
  • 600a, 600b of the first potential well layer 507 is at the same potential level as one of the
  • FIG. 6B represents an operating state in which one of the charge carriers stored in the charge storage layer 512 Amount of data is stored, and in which these charge carriers are mutually detuned due to the high electrical resistance of the potential well layers 507, 508
  • Energy levels 600a, 600b and 601a, 601b are protected from flowing away from the charge storage layer 512.
  • FIG. 6C shows a diagram 615 which schematically shows the potential relationships along the layer arrangement 500 in a state in which the voltage U 0 shown in FIG. ⁇ A is applied between the gate region 504 and the charge storage layer 512 ,
  • the gate area 504 remains unchanged at a potential of approximately Public transport and.
  • Fig. ⁇ B the first energy level 600a is shown, which is now at a potential of approximately OeV.
  • the second tunnel layer 510 adjoining the first potential well layer 507 has a slightly oblique potential profile which represents the voltage drop along the second tunnel layer 510.
  • Tunnel layer 510 adjoining second potential well layer 508 also has shifted energy levels. In Fig. ⁇ C the three lowest energy levels 601a, 601b, 601c are shown, as they result from the applied electrical voltage U 0 .
  • the charge storage layer 512 adjoining the third tunnel layer 511 is at a negative electrical potential, which essentially corresponds to the voltage U 0 between the gate region 504 and the charge storage layer 512.
  • the first energy level 600a of the first potential well layer 507 and the second energy level 601b of the second potential well layer 508 are due to the electrical voltage U 0 applied between the gate region 504 and the charge storage layer 512 (cf. Fig. ⁇ A) at the same potential.
  • Charge carriers located on the gate region 504 are therefore able to resonantly tunnel through the three tunnel layers 509, 510, 511 and pass through the potential well layers 507, 508 which are at the same electrical potential, so as to pass onto the charge storage layer 512 can be reached.
  • This is in Fig. ⁇ C symbolized by the current path 616. Therefore, the operating state shown in FIG. 6C corresponds to the case in which a layer arrangement 500 used as a memory element is programmed, that is to say that charge carriers are injected into the charge storage layer 512 of the layer arrangement 500.
  • FIG. 6A shows the current flow between the gate region 504 and the charge storage layer 512 as a function of an electrical voltage U applied between them.
  • the voltage U 0 at which the value of the tunnel current reaches a maximum corresponds to the case of FIG
  • Energy level 600a of the first potential well layer 507 corresponds exactly to an energy level 601b of the second potential well layer 508.
  • layer arrangement 500
  • the energy levels 600a, 600b, 601a, 601b, 601c are not infinitely narrow, but have a certain width.
  • a tunnel current therefore flows between the gate region 504 and the charge storage layer 512 even if the energy levels 600a and 601b of the potential well layers 507 and 508 do not match exactly, but nevertheless approximately within the widths of the energy distributions. Therefore, the current-voltage characteristic from Fig. ⁇ A has a certain
  • charge carriers are introduced into the charge storage layer 512, removed therefrom, or it is determined whether a quantity of charge carriers has been introduced into the charge storage layer 512.
  • a data quantity of 1 bit is programmed into the data memory formed by the charge storage layer 512 by applying a programming voltage between the gate region 504 and the source region 502 and / or in the drain region 503 charge carriers are injected into the charge storage layer 512.
  • charge carriers can flow from the gate region 504 onto the charge storage layer 512, the amount of which encodes the stored information.
  • a data amount of 1 bit is read out from the data memory of 1 bit formed by the charge storage layer 512 by applying a read voltage between the source region 502 and the drain region 503 by detecting an electrical signal that is characteristic of the presence or absence of charge carriers in the charge storage layer 512, and by using the electrical signal it is determined whether or not a predetermined amount of charge carriers is contained in the charge storage layer 512.
  • the exemplary embodiment detects the electrical current flowing between the source region 502 and the drain region 503 as a characteristic electrical signal.
  • a channel region 513 is schematically drawn in the substrate 501 between the source region 502 and the drain region 503 in FIG. 5A.
  • the electrical conductivity of the channel region 513 depends on the number of charge carriers that are present in the charge storage layer 512. If charge carriers have been introduced into the charge storage layer 512 in the preceding programming method, the channel 513 has a different value of the electrical conductivity than in the absence of charge carriers in the charge storage layer 512, and with a fixed readout voltage between the source region 502 and the drain region 503, an electrical current of a different current flow flows between the source region 502 and the drain region 503 than in the absence of charge carriers in the
  • Charge storage layer 512 The electrical current strength can be determined by means of a means for detecting the electrical current, which is not shown in FIG. 5A.
  • a logic value “1” is assigned to a state of the layer arrangement 500 operated as a storage element with charge carriers introduced into the charge storage layer.
  • the electrical conductivity of the channel region 513 has a different value than in the case of charge carriers introduced into the charge storage layer 512, and with a fixed, between An electrical current applied to the source region 502 and the drain region 503 flows between the source region 502 and the drain region 503 an electrical current of a different current intensity than in the presence of charge carriers in the charge storage layer 512, the electrical current using of the means for detecting the electric current is detected.
  • the Electric current between the source region 502 and the drain region 503 in the absence of charge carriers in the charge storage layer 512 is assigned a logic value “0”.
  • 1 bit stored in the charge storage layer 512 can be read out according to the method.
  • a data amount of 1 bit is deleted in the data memory formed by the charge storage layer 512 by 1 bit by applying an erase voltage between the gate region 504 and charge carriers stored in the charge storage layer 512 are removed from the source region 502 and / or the drain region 503.
  • an electrical erasing voltage is applied between the gate region 504 on the one hand and the source region 502 and / or the drain region 503 on the other hand, as a result of which the potential relationships shown in FIG. 6B shift such that on the charge storage layer 512 charge carriers located can flow onto the gate region 504.

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Abstract

Die Erfindung betrifft eine Schicht-Anordnung und ein Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher. Die Schicht-Anordnung weist auf eine zwischen einem ersten und einem zweiten Elektroden-Bereich angeordnete Schichtstruktur mit einer auf dem ersten Elektroden-Bereich angeordneten elektrisch isolierenden Schicht, einer Mehrzahl von Potentialtopf-Schichten mit jeweils mindestens einem Energieniveau, wobei jede Potentialtopf-Schicht beidseitig von einer Tunnel-Schicht bedeckt ist und eine Ladungsspeicher-Schicht zwischen der elektrisch isolierenden Schicht und den Potentialtopf-Schichten. Die Potentialtopf-Schichten sind derart eingerichtet, dass deren Energieniveaus in Abwesenheit einer elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten elektrisch isolierend sind, und dass deren Energieniveaus bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich derart verschoben sind, dass die Potentialtopf-Schichten elektrisch leitfähig sind.

Description

Beschreibung
Schicht-Anordnung und Verfahren zum Betreiben einer Schicht- Anordnung als Datenspeicher
Die Erfindung betrifft eine Schicht-Anordnung und ein Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher .
Angesichts der schnellen Fortentwicklung der
Computertechnologie besteht Bedarf an Speichermedien, die immer größere Speichermengen auf immer kleineren Anordnungen mit immer kürzeren Schreib- und Löschzeiten bereitstellen. Üblicherweise werden große Datenmengen in einer Anordnung von Speicherzellen gespeichert. Ein Überblick über Speicherzellen gemäß dem Stand der Technik gibt beispielsweise [1] .
Es werden vorwiegend zwei Konzepte verfolgt, um leistungsfähige Speicherzellen bereitzustellen. Dies sind zum einen die sogenannten dynamischen RAMs und zum anderen die nicht-flüchtigen Speicherzellen.
Eine dynamische Speicherzelle, also ein DRAM (Dynamic Random Access Memory) weist einen Auswahltransistor und einen Speicherkondensator auf. Mittels des Auswahltransistors wird eine Speicherzelle in einer Speieher-Anordnung ausgewählt. In jedem der Speicherkondensatoren ist entweder ein Speicherzustand mit einem logischen Wert "0" oder ein Speicherzustand mit einem logischen Wert "1" entsprechend einem elektrisch geladenen oder ungeladenen Kondensator vorliegend. Da die Kondensatorladung in bekannten Speicherzellen infolge von Rekombinations- und Leckströmen in einer Zeit von ungefähr einer Sekunde abgebaut wird, muss die Ladung immer wieder nachgeliefert werden. Auch nach einem Lesevorgang muss die Information wieder eingeschrieben werden. Dieses Nachliefern von Ladung erfolgt automatisch mit Hilfe einer auf den Chip integrierten Schaltung. Diese Besonderheit hat dem Speicher den Namen Dynamischer Speicher gegeben. Dynamische Speicherzellen weisen vorteilhafterweise kurze Schreib- und Lesezeiten in der Größenordnung von zehn Nanosekunden auf. Allerdings ist nachteilhaft, dass dynamische Speicherzellen dauerhaft mit Energie versorgt werden müssen. Dies hat eine hohe Abwärme und damit eine Aufheizung der Speicher-Anordnung zur Folge. Ferner hat eine dynamische
Speicherzelle einen hohen Energiebedarf, was den Betrieb von dynamischen Speicherzellen kostenintensiv gestaltet. Dynamische Speicherzellen weisen den Nachteil auf, dass beim Trennen von der Spannungsversorgung die gespeicherten Informationen verloren gehen.
Ein nicht-flüchtiger Speicher ( „non volatile memory") zeichnet sich dadurch aus, dass die in der Speicherzelle eingespeicherte Information auch nach dem Abschalten der VersorgungsSpannung für eine lange Haltezeit von typischerweise mindestens zehn Jahren erhalten bleibt. Der am häufigsten eingesetzte nicht-flüchtige Halbleiterspeicher ist das Flash-EEPROM („Electrically Erasable and Programmable Read-Only Memory") . EEPROMs gestatten dem Betreiber häufig wiederholbares Lesen, elektrisches Löschen und Programmieren.
Ein wichtiges Beispiel für ein EEPROM ist der sogenannte Floating-Gate Speicher. Bei dem Floating-Gate Speicher wird die elektrische Ladung in einem Floating-Gate, einer von der Umgebung elektrisch entkoppelten Poly-Silizium-Struktur, gespeichert. Das Umladen erfolgt mittels Elektronen, die eine dünne Oxidschicht zwischen dem Halbleiter und dem Floating- Gate durchtunneln. Bei einer Floating-Gate-Speicherzelle tritt an die Stelle des DRAM-Speicherkondensators ein Floating-Gate- Speichertransistor. Beim Programmieren wird an die Wortleitung einer ausgewählten Speicherzelle eine positive elektrische Spannung von typischerweise +15V angelegt. Bei diesen Potentialverhältnissen ist der Auswahltransistor leitend und die elektrische Feldstärke in der Tunneloxid-Schicht in der Nähe der Durchbruchfeidstärke (ungefähr 10?V/cm) .
Infolgedessen tunneln Elektronen zwischen dem Floating-Gate und dem darunter liegenden Source-/Drain-Gebiet bzw. Kanalgebiet. Dadurch bleibt im Floating-Gate eine nicht- kompensierte elektrische Ladung zurück und verbleibt dort für eine lange Haltezeit von typischerweise zehn Jahren, auch in einem Zustand, bei dem keine elektrischen Spannungen mehr angelegt sind.
Eine besonders platzsparende nicht-flüchtige Speicherzelle ist die Flash-EEPROM-Zelle, von der im Weiteren zwei
Ausführungsformen kurz beschrieben werden. Bei der CHE-Flash- Zelle (CHE=channel hot electron) tunneln „heiße" (d.h. ausreichend energiereiche) Elektronen in der Nähe des Drain- Bereichs durch die Gateoxid-Schicht hindurch auf das Floating- Gate, wohingegen bei der FN-Flash-Zelle (FN=Fowler-Nordheim) , die Elektronen mittels eines hohen elektrischen Feldes in der Gateoxid-Schicht tunneln (Fowler-Nordheim-Tunneln) . Als Fowler-Nordheim-Tunneln wird der Prozess bezeichnet, bei dem Elektronen in der Gegenwart eines ausreichend hohen elektrischen Feldes durch eine Tunnel-Schicht hindurchtunneln .
Die Schreib- und Löschzeiten von existierenden Flash-Speichern liegen im Bereich zwischen ungefähr einer Millisekunde und ungefähr zehn MikroSekunden. Damit sind die Schreib- und Löschzeiten von Flash-Speichern im Vergleich zu den Schreibund Löschzeiten von DRAM-Speichern deutlich langsamer. Der Grund hierfür hängt mit der Tunnelbarriere zwischen dem Floating-Gate und dem leitenden Kanal zusammen, da eine beispielsweise aus Siliziumdioxid hergestellte Tunnelbarriere eine Mindestdicke von ungefähr zehn Nanometer aufweisen muss, um eine Haltezeit der Speicherzelle von zehn Jahren zu gewährleisten. Dies erfordert hohe Schreib- und Löschspannungen von typischerweise 10V, teilweise bis zu 20V. Solch hohe elektrische Spannungen zum Schreiben bzw. Löschen sind deshalb nachteilhaft, da Elemente in integrierten
Schaltkreisen von zu hohen elektrischen Spannungen negativ beeinflusst werden können und sogar zerstört werden können.
Im Weiteren werden zwei aus der Literatur bekannte Konzepte beschrieben, deren Gegenstand es ist, Speicherzellen mit kurzen Schreib- bzw. Löschzeiten bereitzustellen, wobei die Speicherzellen Haltezeiten in der Größenordnung von zehn Jahren aufweisen. Aus [2] ist das Konzept der sogenannten "Crested-Barrier" bekannt .
Gemäß dem "Crested-Barrier"-Konzept wird eine serielle Anordnung von typischerweise drei Tunnelbarrieren mit unterschiedlichen energetischen Höhen der Potential-Barrieren verwendet. Bei den oben beschriebenen herkömmlichen Flash- Zellen ist die Gateoxid-Schicht üblicherweise eine ungefähr zehn Nanometer dicke Siliziumdioxid-Schicht mit einer homogenen Struktur. Theoretische Überlegungen zeigen, dass eine gleichdicke Barriere, die keinen rechteckförmigen, sondern einen stufenförmigen elektrischen Potentialverlauf mit dem Maximum in einem mittigen Abschnitt der Barriere aufweist, ein beschleunigtes Schreiben bzw. Lesen bei gleichbleibender Haltezeit ermöglicht. Der Grundgedanke des "Crested-Barrier" - Konzepts besteht darin, das Verhältnis der TunnelStromstärke durch eine Tunnel-Schicht bei angelegter Schreib- bzw. Löschspannung zu der Tunnelstromstärke bei angelegter halber Schreib- bzw. Löschspannung für eine Tunnelbarriere mit rechteckigem Potentialverlauf und für eine Tunnelbarriere mit stufenförmigem Potentialverlauf zu vergleichen. Es zeigt sich, dass dieses Tunnelstromverhältnis für eine stufenförmige Potentialbarriere erheblich größer ist als für eine rechteckförmige Barriere. Dieses Tunnelstromverhältnis ist ein Maß für das Verhältnis zwischen der Haltezeit und der
Löschzeit bzw. für das Verhältnis zwischen der Haltezeit und der Programmierzeit einer auf dem „Crested-Barrier"-Konzept basierenden Speicherzelle.
Mit anderen Worten ist für die beschriebene mehrstufige
Potentialanordnung die Stromdichte von Fowler-Nordheim-Tunneln wesentlich empfindlicher von einer angelegten Spannung abhängig als für eine rechteckförmige Barriere. Allerdings ist es in der Herstellung aufwendig, eine mehrstufige Potentialbarriere zu realisieren. Folglich sind Speicherzellen auf Basis des „Crested-Barrier"-Prinzips aufwendig und teuer. Bezugnehmend auf Fig.l wird im Folgenden das Prinzip der sogenannten PLED-Speicherzelle („Planar Localized Electron Devices") beschrieben, das aus [3] bekannt ist.
Die in Fig.l gezeigte PLED-Speicherzelle 100 weist ein Substrat 101, einen Source-Bereich 102 in einem ersten Oberflächenbereich des Substrats 101 und einen Drain-Bereich 103 in einem zweiten Oberflächenbereich des Substrats 101 auf. Mittels eines elektrisch isolierenden Bereichs 104, welcher in dem Bereich zwischen dem Source-Bereich 102 und dem Drain- Bereich 103 die Funktion einer Gateoxid-Schicht erfüllt, ist das Substrat 101 mit den darin eingebrachten Source- und Drain-Bereichen 102, 103 von einem Ladungsspeicher-Bereich 105 getrennt. Oberhalb des Ladungsspeicher-Bereichs 105 ist eine Mehrzahl von Doppelschichten angeordnet, wobei jede der
Doppelschichten alternierend eine Tunnel-Schicht 106 und einen halbleitenden Bereich 107 aus intrinsischem Silizium aufweist. Die in Fig.l gezeigte PLED-Speicherzelle 100 weist vier Doppelschichten aus jeweils einer Tunnel-Schicht 106 und einem halbleitenden Bereich 107 auf. Oberhalb der Anordnung von Doppelschichten ist eine Elektrode 108 angebracht. An den Seitenrändern der Doppelschichten sind diese von einer seitlichen Gate-Elektrode 109 mittels einer dünnen Oxidschicht getrennt, die gemäß der in Fig.l gezeigten PLED-Speicherzelle 100 als Teil des elektrisch isolierenden Bereichs 104 ausgebildet ist.
Die in Fig.l gezeigte PLED-Speicherzelle 100 kann als Datenspeicher verwendet werden, indem der Effekt ausgenützt wird, dass gegebenenfalls in den Ladungsspeicher-Bereich 105 eingebrachte elektrische Ladungsträger die elektrische Leitfähigkeit des Kanals zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 charakteristisch beeinflussen. Sind in dem Ladungsspeicher-Bereich 105 elektrische Ladungsträger eingebracht, so weist der Kanal zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 eine erste elektrische Leitfähigkeit auf. Eine zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 angelegte Spannung führt dann zu einem Stromfluss einer ersten Stromstärke zwischen dem Source- Bereich 102 und dem Drain-Bereich 103. Ist dagegen der
Ladungsspeicher-Bereich 105 von elektrischen Ladungsträgern frei, so weist der Kanal zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 eine zweite elektrische Leitfähigkeit auf, die von der ersten elektrischen Leitfähigkeit deutlich verschieden ist, und eine zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 angelegte elektrische Spannung bewirkt einen elektrischen Stromfluss einer zweiten Stromstärke, wobei die zweite Stromstärke deutlich verschieden von der ersten Stromstärke ist.
Ist an die seitliche Gate-Elektrode 109 eine elektrische Spannung nicht angelegt, so sind die Doppelschichten aus den Tunnel-Schichten 106 und den halbleitenden Bereichen 107 elektrisch isolierend, sodass gegebenenfalls in dem
Ladungsspeicher-Bereich 105 eingebrachte Ladungsträger dort dauerhaft gespeichert sind. Mittels Anlegen einer geeigneten elektrischen Spannung an die seitliche Gate-Elektrode 109 wird an den linken und rechten Rändern der Tunnel-Schichten 106 jeweils ein elektrisch leitfähiger Bereich ausgebildet. In diesem Zustand sind die Doppelschichten aus den Tunnel- Schichten 106 und den halbleitenden Bereichen 107 elektrisch gut leitfähig. Wird in diesem Zustand an die Elektrode 108 eine weitere elektrische Spannung angelegt, so können Ladungsträger von der Elektrode 108 auf den Ladungsspeicher-
Bereich 105 fließen oder umgekehrt. Nach Abschalten der an die seitliche Gate-Elektrode 109 angelegten elektrischen Spannung wird die Doppelschicht aus der Tunnel-Schicht 106 und den halbleitenden Bereichen 107 wieder elektrisch isolierend, sodass gegebenenfalls in dem Ladungsspeicher-Bereich 105 eingespeicherte Ladungsträger dort dauerhaft verbleiben. Das schnelle Schreiben und Löschen wird gemäß der PLED- Speicherzelle 100 also dadurch erreicht, dass die Seitenbereiche einer mehrfachen Tunnelbarriere mittels seitlichen Anlegens einer zusätzlichen elektrischen Spannung elektrisch leitfähig gemacht werden.
Bezugnehmend auf Fig.2A# Fig.2B wird im Weiteren das Prinzip einer Resonanz-Tunneldiode beschrieben. Die in Fig.2A gezeigte Resonanz-Tunneldiode 200 weist ein n+- dotiertes Silizium-Substrat 201, eine erste Tunnelbarriere 202, eine Potentialtopf-Schicht 203, eine zweite Tunnelbarriere 204, eine elektrisch isolierende Schicht 205 und eine Elektrode 206 auf, die gemäß der in Fig.2A gezeigten Resonanz-Tunneldiode 200 eine Struktur aus Aluminium und Gold ist. Die erste Tunnelbarriere 202 ist aus Kalziumdifluorid (CaF2) hergestellt, die Potentialtopf-Schicht 203 ist aus Cadmiumdifluorid (CdF2) hergestellt, die zweite Tunnelbarriere 204 ist aus Kalziumdifluorid hergestellt. In Fig.2B sind die Potentialverhältnisse (horizontal aufgetragen ist das elektrische Potential V) entlang der Resonanz-Tunneldiode 200 (deren Struktur ist vertikal aufgetragen) dargestellt. Insbesondere weist die Potentialtopf-Schicht 203 zwei
Energieniveaus 203a, 203b auf, die derart eingerichtet sind, dass in Abwesenheit einer elektrischen Spannung zwischen dem n+-dotierten Silizium-Substrat 201 und der Elektrode 206 ein elektrischer Stromfluss durch die Potentialtopf-Schicht 203 hindurch nicht möglich ist. Ist dagegen, wie in Fig.2B gezeigt, eine geeignete elektrische Spannung zwischen dem n+- dotierten Silizium-Substrat 201 und der Elektrode 206 angelegt, so befindet sich das erste Energieniveau 203a der Potentialtopf-Schicht 203 auf einem solchen elektrischen Potential, dass ein elektrischer Stromfluss von dem n+- dotierten Silizium-Substrat 201 durch die Potentialtopf- Schicht 203 hindurch bis hinein in die Elektrode 206 ermöglicht ist. Dies ist in Fig.2B mittels eines Pfeils 207 veranschaulicht .
In [5] ist ein nichtflüchtiger Halbleiterspeicher mit einer Potentialtopfschicht zwischen einem Substrat mit Source-, Drain- und Kanal-Bereich einerseits und einem Floating-Gate andererseits offenbart.
[6] offenbart einen Halbleiterspeicher mit einer Doppel- Tunnelisolatorschicht, ausgebildet in einem Tunnelbereich eines Speichertransistors. In [7] ist ein nichtflüchtiger Halbleiterspeicher offenbart, der eine Ladungstransfer-Schicht mit einer geringen Barrierenhöhe aufweist, die zwischen einem Floating-Gate und einem Steuer-Gate angeordnet ist.
Der Erfindung liegt das Problem zugrunde, einen nichtflüchtigen Datenspeicher mit gegenüber aus dem Stand der Technik bekannten nicht-flüchtigen Datenspeichern verkürzten Schreib- und Löschzeiten bei mindestens gleichbleibend langen Haltezeiten bereitzustellen.
Das Problem wird durch eine Schicht-Anordnung und ein Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Erfindungsgemäß ist eine Schicht-Anordnung geschaffen.
Die Schichtanordnung der Erfindung weist eine zwischen einem ersten und einem zweiten Elektroden-Bereich angeordnete Schichtstruktur auf, die eine auf dem ersten Elektroden- Bereich angeordnete elektrisch isolierende Schicht, eine Mehrzahl von Potentialtopf-Schichten mit mindestens einem Energieniveau, wobei jede Potentialtopf-Schicht beidseitig von einer Tunnel-Schicht bedeckt ist, und eine Ladungsspeicher-
Schicht zwischen der elektrisch isolierenden Schicht und den Potentialtopf-Schichten aufweist. Die Potentialtopf-Schichten sind derart eingerichtet, dass in Abwesenheit einer elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich die Energieniveaus unterschiedlicher Potentialtopf-Schichten derart gegeneinander verschoben sind, dass die Potentialtopf- Schichten elektrisch isolierend sind. Die Potentialtopf- Schichten sind ferner derart eingerichtet, dass deren Energieniveaus bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich derart verschoben sind, dass die Potentialtopf-Schichten elektrisch leitfähig sind. Ferner ist erfindungsgemäß ein Verfahren zum Betreiben einer
Schicht-Anordnung als Datenspeicher bereitgestellt.
Die erfindungsgemäß betreibbare Schicht-Anordnung weist ein Substrat, einen Source-Bereich in einem ersten
Oberflächenbereich des Substrats, einen Drain-Bereich in einem zweiten Oberflächenbereich des Substrats und eine zwischen der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain-Bereich einerseits und einem Gate-Bereich andererseits angeordnete Schichtstruktur auf. Die Schichtstruktur weist eine elektrisch isolierende Schicht auf dem Gate-Bereich oder auf der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain- Bereich, eine Mehrzahl von Potentialtopf-Schichten mit jeweils mindestens einem Energieniveau, wobei jede Potentialtopf- Schicht beidseitig von einer Tunnel-Schicht bedeckt ist, und eine Ladungsspeicher-Schicht zwischen der elektrisch isolierenden Schicht und den Potentialtopf-Schichten auf. Die Potentialtopf-Schichten sind derart eingerichtet , dass deren Energieniveaus in Abwesenheit einer elektrischen Spannung zwischen dem Gate-Bereich und dem Source-Bereich und/oder dem Drain-Bereich derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten elektrisch isolierend sind, und dass deren Energieniveaus bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem Gate-Bereich und dem
Source-Bereich und/oder dem Drain-Bereich derart verschoben sind, dass die Potentialtopf-Schichten elektrisch leitfähig sind.
Verfahrensgemäß werden in die Ladungsspeicher-Schicht
Ladungsträger eingebracht, aus dieser entfernt, oder es wird ermittelt, ob in der Ladungsspeicher-Schicht eine Menge von Ladungsträgern eingebracht ist.
Ferner ist eine Speicher-Einheit mit einer Schicht-Anordnung bereitgestellt, bei der die Speicher-Information in der Ladungsspeicher-Schicht der Schicht-Anordnung speicherbar ist.
Darüber hinaus ist eine Speicher-Anordnung mit einer Mehrzahl von Speicher-Einheiten bereitgestellt. Es ist ein Vorteil der Erfindung, dass ein Datenspeicher geschaffen ist, bei dem lange Haltezeiten mit kurzen Schreibbzw. Löschzeiten kombiniert sind. Wie oben beschrieben, sind Datenspeicher mit Floating-Gates gemäß dem Stand der Technik in ihrer Schnelligkeit bezüglich der Schreib- und Löschzeiten auf eine Größenordnung von Mikrosekunden beschränkt. Diese Beschränkung liegt darin begründet, dass die Dicke der Isolationsschicht zwischen dem leitenden Kanal einer entsprechenden Transistor-Anordnung und dem Floating-Gate mindestens zehn Nanometer dick sein muss, um akzeptable Haltezeiten zu erreichen. Wählt man geringere Dicken für diese Isolationsschicht, so ist die Haltezeit nicht ausreichend hoch. Andererseits ist bei Schichtdicken der elektrisch isolierenden Schicht im Bereich von zehn Nanometern die
Tunnelrate und daher der Tunnelstrom infolge Fowler-Nordheim- Tunneln von Ladungsträgern durch diese Schicht hindurch derartig gering, dass Schreib- und Löschzeiten schneller als Mikrosekunden nicht möglich sind. Die zeigt, dass die Kombination einer großen Haltezeit mit einer kurzen Schreibund Löschzeit bei aus dem Stand der Technik bekannten Konzepten gegensätzliche Anforderungen darstellen.
Erfindungsgemäß ist eine ausreichend große Haltezeit mittels einer ausreichend dicken elektrisch isolierenden Schicht realisiert. Simultan sind kurze Schreib- und Löschzeiten mittels Verwendens von Potentialtopf-Schichten in der Schichtstruktur ermöglicht, da das Einbringen von Ladungsträgern in das Floating-Gate mittels resonantem Tunneln von Ladungsträgern durch die Schichtstruktur der Erfindung erfolgt, anstatt mittels Fowler-Nordheim-Tunneln gemäß dem Stand der Technik. Mit anderen Worten löst die Erfindung die gegensätzlichen Anforderungen einer langen Haltezeit und einer kurzen Schreib- bzw. Löschzeit, indem die große Haltezeit einer Mehrfach-Tunnelbarriere sowie die hohe Tunnelrate bei resonantem Tunneln ausgenützt werden.
Jede der Potentialtopf-Schichten der Erfindung weist mindestens ein Energieniveau, häufig eine Mehrzahl von quantisierten Energieniveaus auf. Ist zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich eine elektrische Spannung nicht angelegt, so sind die Energieniveaus in den Quantentöpfen (Potentialtöpfen) gegeneinander derart versetzt, dass die Potentialtopf-Schicht (annähernd) elektrisch isolierend ist. Ist jedoch eine vorgegebene elektrische Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich angelegt, so verschieben sich infolge dieser elektrischen Spannung die Energieniveaus der Potentialtopf-Schichten derart, dass die Potentialtopf-Schicht elektrisch gut leitend ist und Ladungsträger von einer der Elektroden-Bereiche durch die nunmehr niederohmige Potentialtopf-Schicht hindurch bis hinein in die Ladungsspeicher-Schicht (Floating-Gate) resonant tunneln können. Nach Abschalten der vorgegebenen elektrischen Spannung, die zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich angelegt ist, verschieben sich die Energieniveaus der Potentialtopf-Schichten wieder zurück in den Ausgangszustand, sodass die Potentialtopf-Schichten wiederum elektrisch gut isolierend sind. Die nunmehr elektrisch isolierenden Potentialtopf-Schichten sind in diesem Zustand sehr hochohmig, sodass auf der Ladungsspeicher-Schicht befindliche Ladungsträger in Abwesenheit der vorgegebenen elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich nicht von der Ladungsspeicher-Schicht heruntertunneln können. Dadurch ist eine lange Haltezeit in der Größenordnung von zehn Jahren erreichbar.
Erfindungsgemäß ist eine Möglichkeit geschaffen, im Vergleich zu den aus dem Stand der Technik bekannten Floating-Gate- Speicherzellen deutlich schnellere Schreib- und Löschzeiten bis in den Bereich von Nanosekunden zu realisieren. Dies ist im Hinblick auf das in der Informationstechnologie herrschende Bedürfnis nach Speicher-Elementen mit verkürzten Zugriffszeiten bei mindestens gleichbleibend langen Haltezeiten vorteilhaft.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen. Vorzugsweise weist der erste Elektroden-Bereich oder der zweite Elektroden-Bereich der Schicht-Anordnung ein Substrat, einen Source-Bereich in einem ersten Oberflächenbereich des
Substrats und einen Drain-Bereich in einem zweiten Oberflächenbereich des Substrats auf, wobei die
Schichtstruktur auf der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist.
Gemäß dieser vorteilhaften Weiterbildung der erfindungsgemäßen Schicht-Anordnung ist ein modifizierter Feldeffekt-Transistor mit den beschriebenen Merkmalen geschaffen.
Dieser als Speicher-Einheit verwendbare Feldeffekt-Transistor stellt eine dreiterminale Anordnung dar. Die drei Anschlüsse der Schicht-Anordnung sind der Source-Bereich und der Drain- Bereich, die einem der beiden Elektroden-Bereiche der Schicht- Anordnung zugeordnet sind, und der andere Elektroden-Bereich, der bezugnehmend auf die bei Transistoren übliche Nomenklatur als Gate-Bereich bezeichnet werden kann. Die erfindungsgemäße
Schicht-Anordnung mit drei elektrischen Anschlüssen ist weniger aufwendig betreibbar und im Allgemeinen kostengünstiger herstellbar als vierterminale Lösungsansätze, die aus dem Stand der Technik (beispielsweise aus [3]) bekannt sind. Die dreiterminale Anordnung der Erfindung ist besser für ULSI-Anwendungen („ultra large scale Integration", höchstintegrierte Schaltungen mit 107-109 Transistoren pro Chip) geeignet als die vierterminalen Konzepte mit tendenziell größeren Ausdehnungen gemäß dem Stand der Technik.
Wenn das Substrat mit dem Source-Bereich und dem Drain-Bereich den ersten Elektroden-Bereich bildet, ist das Substrat mit der elektrisch isolierenden Schicht der Schicht-Anordnung gekoppelt. Bildet alternativ das Substrat mit dem Source- Bereich und dem Drain-Bereich den zweiten Elektroden-Bereich aus, so sind die Potentialtopf-Schichten mit dem Substrat gekoppelt. Beide Strukturen sind geeignet, als Datenspeicher verwendet zu werden. Daher kann flexibel entsprechend den Bedürfnissen und Rahmenbedingungen des Einzelfalls die eine oder die andere Ausgestaltung gewählt werden. Vorzugsweise weist zumindest ein Teil der Potentialtopf- Schichten jeweils eine Dicke zwischen ungefähr lnm und ungefähr 5nm auf. Ferner kann zumindest ein Teil der Tunnel- Schichten jeweils eine Dicke zwischen ungefähr 0,5nm und ungefähr 2nm aufweisen. Die elektrisch isolierende Schicht weist gemäß einem bevorzugten Ausführungsbeispiel eine Dicke von ungefähr lOnm auf.
Die elektrisch isolierende Schicht ist vorzugsweise aus Siliziumdioxid hergestellt. Die Tunnel-Schichten sind beispielsweise aus einer oder einer Kombination der chemischen Verbindungen Kalziumdifluorid, Siliziumdioxid und Siliziumnitrid hergestellt. Die Potentialtopf-Schichten können aus einem oder einer Kombination der chemischen Elemente bzw. der chemischen Verbindungen Silizium, Aluminiumphosphid, Galliumphosphid und Cadmiumdifluorid hergestellt sein. Ferner sind der erste und/oder der zweite Elektroden-Bereich vorzugsweise aus einem oder einer Kombination der chemischen Elemente bzw. chemischen Verbindungen Silizium und Kobaltdisilizid hergestellt.
Mittels Justage der Schichtdicken und der Schichtmaterialien insbesondere der Potentialtopf-Schichten ist die energetische Lage der diskreten Energieniveaus sowie deren Abstand zueinander einstellbar. Günstig ist eine ausreichend große Versetzung der Energiezustände in einem Zustand, in dem keine elektrische Spannung zwischen den ersten Elektroden-Bereich und den zweiten Elektroden-Bereich der Schicht-Anordnung angelegt ist. Dadurch ist sichergestellt, dass die
Potentialtopf-Schicht ausreichend hochohmig ist, dass ein Tunneln von Ladungsträgern durch die der Potentialtopf- Schichten hindurch weitestgehend ausgeschlossen ist. Mit anderen Worten gewährleistet eine möglichst hochohmige Potentialtopf-Schicht in einem Zustand, in dem eine elektrische Spannung nicht zwischen dem ersten Elektroden- Bereich und dem zweiten Elektroden-Bereich angelegt ist, eine ausreichend hohe Haltezeit der eingespeicherten Datenmenge. Ferner ist eine Übereinstimmung der Energieniveaus der Potentialtopf-Schichten der Schicht-Anordnung in einem Szenario, in dem eine vorgegebene elektrische Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten
Elektroden-Bereich angelegt ist, günstig. Finden auf der einen
Seite der Schicht-Anordnung angeordnete Ladungsträger einen Tunnelpfad auf einem konstanten elektrischen Potential entlang aller Potentialtopf-Schichten vor, so können diese
Ladungsträger auf dem gleichbleibenden Potentialniveau die
Potentialtopf-Schichten durchlaufen. Das Durchlaufen der zwischen den Potentialtopf-Schichten angeordneten Tunnel- Schichten erfolgt mittels resonantem Tunneln und daher wesentlich schneller als mittels Fowler-Nordheim-Tunneln wie gemäß dem Stand der Technik.
Die energetische Lage und der energetische Abstand der Energieniveaus der Potentialtopf-Schichten zueinander sind mittels geeigneter Wahl der Dicke und der Materialien der Potentialtopf-Schichten einstellbar .
Ferner ist mittels geeigneter Wahl von Material und Dicke der Tunnel-Schichten zwischen den Potentialtopf-Schichten die
Justage des Verhältnisses zwischen Haltezeit und Schreibzeit möglich. Je dünner die Tunnel-Schichten sind und je niederohmiger das Material der Tunnel-Schichten ist (bzw. je niedriger die Energiebarriere der Tunnel-Schicht ist) , um so höher ist die Tunnelrate durch die Tunnel-Schichten.
Daher ist es erfindungsgemäß ermöglicht, mittels Wahl der Schichtdicken und der Materialien der Schicht-Anordnung die energetischen und elektrischen Parameter der Schicht-Anordnung flexibel auf die Bedürfnisse des Einzelfalls einstellen zu können bzw. deren Funktionalität optimieren zu können.
Weiter ist vorteilhaft, dass einige der oben genannten Materialien für die Potentialtopf-Schichten, die Tunnel- Schichten und die Elektroden-Bereiche Materialien sind, die mit der CMOS-Technologie kompatibel sind. So sind beispielsweise Silizium-Schichten und Siliziumdioxid-Schichten sowie Siliziumnitrid-Schichten im Rahmen der CMOS-Technologie herstellbar. Daher ist zum Herstellen der erfindungsgemäßen Schicht-Anordnung eine aufwendige Neuentwicklung von Maschinen und Verfahren entbehrlich, da auf weit verbreitete standardisierte und gut ausgereifte Maschinen und Verfahren zurückgegriffen werden kann, wie sie in vielen halbleitertechnologischen Labors und Fabriken bereitgestellt sind. Daher ist eine kostengünstige Herstellung der erfindungsgemäßen Schicht-Anordnung ermöglicht.
Vorzugsweise sind die Potentialtopf-Schichten derart eingerichtet, dass benachbarte Energieniveaus einer Potentialtopf-Schicht voneinander jeweils um eine
Energiedifferenz der Größenordnung von leV (Elektronenvolt) getrennt sind.
Bei einem Abstand benachbarter Energieniveaus innerhalb einer Potentialtopf-Schicht von ungefähr leV ist sichergestellt, dass die Energiezustande gut aufgelöst sind und dass phonon- assistierter Transport von Ladungsträgern vernachlässigbar klein ist. Mit „phonon-assistiertem Transport von Ladungsträgern" ist gemeint, dass trotz gegeneinander verschobenen Energieniveaus an benachbarten Potentialtopf- Schichten ein Tunneln von Ladungsträgern dadurch ermöglicht wird, dass eine Wechselwirkung mit Energieaustausch zwischen den Ladungsträgern und Phononen (quantisierten GitterSchwingungen) auftritt.
Mittels einer derartigen Wahl der Energieniveaus der Potentialtopf-Schichten ist sichergestellt, dass in Abwesenheit einer elektrischen Spannung zwischen den beiden Elektroden-Bereichen der Schicht-Anordnung der Erfindung die Ladungsspeicher-Schicht mittels einer ausreichend hochohmigen Schichtstruktur ausreichend sicher elektrisch isoliert ist. Dadurch sind ausreichend hohe Haltezeiten erreichbar. Gemäß der heisenbergschen Unscharferelation sind unendlich scharfe Energieniveaus nicht erreichbar, vielmehr weist jedes quantenmechanische Energieniveau eine gewisse Breite auf. Weitere physikalische Effekte können zu einer zusätzlichen Verbreiterung bzw. Aufspaltung der Energieniveaus führen. Die energetische Breite der Energiezustände liegt typischerweise in der Größenordnung von ungefähr 10-100meV. Indem die Energiedifferenz benachbarter Energieniveaus einer Potentialtopf-Schicht ungefähr leV voneinander getrennt sind und die energetische Breite eines Energieniveaus in der
Größenordnung von 10-100 meV liegt, ist ein unerwünschter
Überlapp benachbarter Energieniveaus erfindungsgemäß vermieden.
Ferner sind die Potentialtopf-Schichten vorzugsweise derart eingerichtet, dass die energetische Tiefe der Potentialtöpfe ungefähr zwischen 2eV und 3eV ist.
Weisen aneinander angrenzende Schichten der Schicht-Anordnung unterschiedliche Kristallgitterstrukturen auf, so sind diese benachbarten Schichten vorzugsweise aufeinander gitterangepasst .
Im Weiteren werden Ausgestaltungen des erfindungsgemäßen Verfahrens zum Betreiben einer Schicht-Anordnung als Datenspeicher näher beschrieben. Ausgestaltungen der Schicht- Anordnung gelten auch für das Verfahren zum Betreiben der erfindungsgemäßen Schicht-Anordnung.
Wie oben beschrieben, werden gemäß dem erfindungsgemäßen Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher in die Ladungsspeicher-Schicht Ladungsträger eingebracht, aus dieser entfernt, oder es wird ermittelt, ob in der Ladungsspeicher-Schicht eine Menge von Datenträgern eingebracht ist.
Vorzugsweise wird eine Datenmenge von 1 Bit in den von der Ladungsspeicher-Schicht der Schicht-Anordnung mit den oben beschriebenen Merkmalen ausgebildeten Datenspeicher einprogrammiert, indem mittels Anlegens einer elektrischen ProgrammierSpannung zwischen den Gate-Bereich und den Source- Bereich und/oder den Drain-Bereich Ladungsträger in die Ladungsspeicher-Schicht injiziert werden.
Bei dem verfahrensgemäßen Programmieren wird eine ProgrammierSpannung von zwischen ungefähr 3V und ungefähr 5V angelegt. In der Größenordnung zwischen 3V und 5V liegende ProgrammierSpannungen sind deutlich geringer als ProgrammierSpannungen, die gemäß dem Stand der Technik für nichtflüchtige Anwendungen erforderlich sind. Gemäß dem Stand der Technik erforderliche Programmierspannungen liegen in der Größenordnung von 10V bis 20V. Indem erfindungsgemäß die erforderlichen Programmierspannungen deutlich verringert sind, sind solche integrierte Schaltkreiselemente, die empfindlich auf elektrische Spannungen zu hoher Amplitude reagieren, besser gegen Zerstörung geschützt. Ferner führen verringerte elektrische Programmierspannungen im Allgemeinen zu einer verringerten Abwärme, da sich die Abwärme als Produkt aus der Spannung, der Stromstärke und der Programmierzeit ergibt. Dies ist in Hinblick auf die angestrebten hohen Integrationsdichten in der Größenordnung von 107 bis 109 Speicher-Einheiten pro
Speieher-Anordnung vorteilhaft. Daher ist die erfindungsgemäße Schicht-Anordnung für Low-Power ULSI-Anwendungen („ultra large scale Integration") gut geeignet. Dies stellt eine wesentliche Verbesserung gegenüber dem Stand der Technik dar, da die Abwärme auf Speicher-Anordnungen eine technologische
Begrenzung der erreichbaren Integrationsdichten von Speicher- Elementen einer Speicher-Anordnung darstellt.
Ferner wird gemäß dem erfindungsgemäßen Verfahren zum Betreiben der Schicht-Anordnung eine Datenmenge von 1 Bit aus den durch die Ladungsspeicher-Schicht ausgebildeten Datenspeicher von 1 Bit vorzugsweise ausgelesen, indem eine Auslesespannung zwischen dem Source-Bereich und dem Drain- Bereich angelegt wird, ein für das Vorhandensein bzw. Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht charakteristisches elektrisches Signal erfasst wird und unter Verwenden des elektrischen Signals ermittelt wird, ob eine vorgegebene Menge an Ladungsträgern in der Ladungsspeicher- Schicht enthalten ist oder nicht.
Vorzugsweise wird als charakteristisches elektrisches Signal der zwischen dem Source-Bereich und dem Drain-Bereich fließende elektrische Strom erfasst. Dies kann beispielsweise unter Verwenden eines Mittels zum Erfassen des elektrischen Stromes realisiert werden, beispielsweise mittels Verwendens eines geeigneten Verstärkers.
Gemäß dem Verfahren zum Betreiben einer Schicht-Anordnung kann eine Datenmenge von 1 Bit in dem durch die Ladungsspeicher- Schicht ausgebildeten Datenspeicher gelöscht werden, indem mittels Anlegens einer Löschspannung zwischen den Gate-Bereich und den Source-Bereich und/oder den Drain-Bereich in der Ladungsspeicher-Schicht gespeicherte Ladungsträger aus dieser entfernt werden.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
Figur 1 eine Querschnittsansicht einer PLED-Speicherzelle gemäß dem Stand der Technik,
Figur 2A eine Querschnittsansicht einer Schicht-Anordnung gemäß dem Stand der Technik,
Figur 2B eine schematische Darstellung der
Potentialverhältnisse in der in Figur 2A gezeigten Schicht-Anordnung gemäß dem Stand der Technik,
Figur 3A eine schematische Darstellung der Potentialverhältnisse in einer Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung in einem Zustand, in dem an die Schicht-Anordnung eine elektrische Spannung nicht angelegt ist,
Figur 3B eine schematische Darstellung der Potentialverhältnisse in einer Schicht-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung in einem Zustand, in dem an die Schicht-Anordnung eine erste elektrische Spannung angelegt ist,
Figur 3C eine schematische Darstellung der Potentialverhältnisse in einer Schicht-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung in einem Zustand, in dem an die Schicht-Anordnung eine zweite elektrische Spannung angelegt ist, Figur 4A eine Querschnittsansicht einer Schicht-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung,
Figur 4B eine Querschnittsansicht der in Figur 4A gezeigten
Schichtstruktur gemäß dem zweiten Ausführungsbeispiel der Erfindung, Figur 5A eine Querschnittsansicht einer Schicht-Anordnung gemäß einem dritten Ausführungsbeispiel der
Erfindung, Figur 5B eine Querschnittsansicht einer Schicht-Anordnung gemäß einem vierten Ausführungsbeispiel der Erfindung, Figur 6A ein Diagramm, das für die in Figur 5A gezeigte
Schicht-Anordnung schematisch die Abhängigkeit des Tunnelstroms I von der zwischen die Elektroden- Bereiche der Schicht-Anordnung angelegten elektrischen Spannung U zeigt, Figur 6B ein Diagramm, das schematisch die
Potentialverhältnisse innerhalb der in Figur 5A gezeigten Schicht-Anordnung zeigt in einem Zustand, in dem zwischen die Elektroden-Bereiche der Schicht- Anordnung eine elektrische Spannung nicht angelegt ist,
Figur 6C ein Diagramm, das schematisch die
Potentialverhältnisse in der in Fig.5A gezeigten Schicht-Anordnung zeigt in einem Zustand, in dem zwischen die Elektroden-Bereiche der Schicht- Anordnung eine elektrische Spannung angelegt ist.
Im Weiteren wird bezugnehmend auf Fig.3A, Fig.3B, Fig.3C das erfindungsgemäße Grundprinzip beschrieben, gemäß dem in eine Ladungsspeicher-Schicht Ladungsträger einbringbar sind, Ladungsträger entfernbar sind bzw. Ladungsträger dauerhaft in der Ladungsspeicher-Schicht speicherbar sind.
In Fig.3A ist eine Schicht-Anordnung 300 mit einem Elektroden- Bereich 301 und einer Ladungsspeicher-Schicht 302 gezeigt, zwischen denen zwei Potentialtopf-Schichten 303, 304 angeordnet sind. Zwischen den beiden Potentialtopf-Schichten 303, 304 sowie zwischen jeder Potentialtopf-Schicht 303 bzw. 304 und einer daran angrenzenden Schicht 301 bzw. 302 ist jeweils eine Tunnel-Schicht 305, 306, 307 angeordnet, gemäß
Fig.3B ist zwischen dem Elektroden-Bereich 301 und der ersten Potentialtopf-Schicht 303 die erste Tunnel-Schicht 305 angeordnet, zwischen der ersten Potentialtopf-Schicht 303 und der zweiten Potentialtopf-Schicht 304 ist die zweite Tunnel- Schicht 306 angeordnet und zwischen der zweiten Potentialtopf- Schicht 304 und der Ladungsspeicher-Schicht 302 ist eine dritte Tunnel-Schicht 307 angeordnet. Wie ferner in Fig.3A gezeigt, weist die erste Potentialtopf-Schicht 303 ein Energieniveau 303a auf, und die zweite Potentialtopf-Schicht 304 weist ein erstes Energieniveau 304a und ein zweites, energetisch höher gelegenes Energieniveau 304b auf.
Gemäß dem in Fig.3A gezeigten Szenario ist eine externe elektrische Spannung zwischen den Elektroden-Bereich 301 und die Ladungsspeicher-Schicht 302 nicht angelegt. Daher befinden sich der Elektroden-Bereich 301 und die Ladungsspeicher- Schicht auf demselben elektrischen Potential, das gemäß der schematischen Darstellung in Fig.3A in vertikaler Richtung aufgetragen ist. Gemäß diesem Szenario ist das Energieniveau 303a der ersten Potentialtopf-Schicht weder mit dem ersten
Energieniveau 304a der zweiten Potentialtopf-Schicht noch mit dem zweiten Energieniveau 304b der zweiten Potentialtopf- Schicht 304 auf dem gleichen elektrischen Potential befindlich. Auch ist das Energieniveau 303a der ersten Potentialtopf-Schicht 303 auf einem anderen elektrischen
Potential als der Elektroden-Bereich 301, und sowohl das erste Energieniveau 304a als auch das zweite Energieniveau 304b der zweiten Potentialtopf-Schicht 304 sind mit der Ladungsspeicher-Schicht 302 auf unterschiedlichen elektrischen Potentialen. Dies hat zur Folge, dass möglicherweise auf dem Elektroden-Bereich 301 angeordnete Ladungsträger eine hochohmige Potentialbarriere überwinden müssten, um in die Ladungsspeicher-Schicht 302 zu gelangen. Mit anderen Worten ist die zwischen dem Elektroden-Bereich 301 und der
Ladungsspeicher-Schicht 302 angeordnete Schichtstruktur aus drei Tunnel-Schichten 305, 306, 307 und zwei Potentialtopf- Schichten 303, 304 infolge der gegeneinander versetzten Energieniveaus 303a, 304a, 304b der Potentialtopf-Schichten 303, 304 zu hochohmig, um einen ausreichend starken Tunnelstrom von Ladungsträgern über diese hochohmige Schichtstruktur zu ermöglichen. Infolge der beschriebenen Potentialverhältnisse ist nicht nur ein Tunneln von dem Elektroden-Bereich 301 auf die Ladungsspeicher-Schicht 302 unterbunden, umgekehrt ist auch ein Tunneln von der
Ladungsspeicher-Schicht 302 auf den Elektroden-Bereich 301 unterbunden. Daher ist es gemäß dem in Fig.3A gezeigten Szenario ermöglicht, dass möglicherweise in der Ladungsspeicher-Schicht 302 befindliche Ladungsträger dort dauerhaft verbleiben, da ein Tunneln durch die Potentialtopf- Schichten 303, 304 infolge der gegeneinander versetzten Energieniveaus 303a, 304a, 304b nicht ermöglicht ist.
Wird die Menge der in der Ladungsspeicher-Schicht 302 befindlichen Ladungsträger als Datenspeicher mit einem logischen Wert „0" bzw. „1" interpretiert, so bleibt diese Information dauerhaft in der Ladungsspeicher-Schicht 302 aufrechterhalten, mit anderen Worten weist ein derartiger Datenspeicher eine hohe Haltezeit auf.
In Fig.3B sind die Potentialverhältnisse in der Schicht- Anordnung 300 für einen Fall gezeigt, in dem zwischen dem Elektroden-Bereich 301 und der Ladungsspeicher-Schicht 302 eine vorgegebene erste elektrische Spannung angelegt ist. Wie in Fig.3B gezeigt, ist die angelegte erste elektrische
Spannung derart eingerichtet, dass die Potentialniveaus des Elektroden-Bereichs 301 und der Ladungsspeicher-Schicht 302 gegeneinander verschoben sind. Daher ist der vertikale Höhenunterschied zwischen der Ladungsspeicher-Schicht 302 und dem Elektroden-Bereich 301 ein Maß für die Amplitude der angelegten ersten elektrischen Spannung. Die angelegte erste elektrische Spannung fällt sukzessive an den Potentialtopf- Schichten 303, 304 sowie an den Tunnel-Schichten 305, 306, 307 ab. Was die Tunnel-Schichten 305, 306, 307 anbetrifft, so ist dieser Effekt in Fig.3B mittels des mit schrägen Linien eingezeichneten Potentialverlaufs symbolisiert.
Wie ferner in Fig.3B gezeigt, sind die Energieniveaus 303a der ersten Potentialtopf-Schicht 303 und das erste Energieniveau 304a und das zweite Energieniveau 304b der zweiten Potentialtopf-Schicht 304 verglichen mit dem in Fig.3A gezeigten Szenario verschoben. Die zwischen dem Elektroden- Bereich 301 und der Ladungsspeicher-Schicht 302 angelegte erste elektrische Spannung ist derart eingerichtet, dass, wie in Fig.3B gezeigt, das Energieniveau 303a der ersten Potentialtopf-Schicht 303 im Wesentlichen auf demselben elektrischen Potential befindlich ist wie das zweite Energieniveau 304b der zweiten Potentialtopf-Schicht 304. Anschaulich ist daher für möglicherweise auf dem Elektroden- Bereich 301 befindliche Ladungsträger ein durchgehender, quantenmechanisch erlaubter Potentialverlauf entlang dem Bereich zwischen dem Elektroden-Bereich und der Ladungsspeicher-Schicht 302 bereitgestellt. Mit anderen Worten ist mittels der angelegten ersten elektrischen Spannung das
Energieniveau 303a der ersten Potentialtopf-Schicht 303 mit dem zweiten Energieniveau 304b der zweiten Potentialtopf- Schicht 304 in Übereinstimmung gebracht, so dass möglicherweise auf dem Elektroden-Bereich 301 befindliche Ladungsträger mittels resonanten Tunnelns von dem Elektroden-
Bereich 301 auf die Ladungsspeicher-Schicht 302 gelangen können. Gemäß dem in Fig.3B gezeigten Szenario weist die Schichtenfolge aus den drei Tunnel-Schichten 305, 306, 307 und den beiden Potentialtopf-Schichten 303, 304 einen ausreichend geringen elektrischen Widerstand auf, dass das resonante
Tunneln mit ausreichend hohen Tunnelraten erfolgt, sodass das Fließen der Ladungsträger von dem Elektroden-Bereich 301 auf die Ladungsspeicher-Schicht 302 ausreichend schnell erfolgt. Bezugnehmend auf die Verwendung der Schicht-Anordnung 300 als
Datenspeicher können daher mit kurzen Schreibzeiten
Ladungsträger in die Ladungsspeicher-Schicht 302 eingebracht werden. Der daraus resultierende elektrische Strom ist in Fig.3B als Pfeil 308 eingezeichnet.
Wird die gemäß dem in Fig.3B gezeigten Betriebszustand zwischen dem Elektroden-Bereich 301 und der Ladungsspeicher- Schicht 302 angelegte erste elektrische Spannung abgeschaltet, so geht die Schicht-Anordnung 300 wieder in den in Fig.3A gezeigten Zustand über. Möglicherweise in der Ladungsspeicher- Schicht 302 eingespeicherte Ladungsträger verbleiben gemäß dann dauerhaft in der Ladungsspeicher-Schicht 302, da nach Abschalten der ersten elektrischen Spannung die Anordnung der Tunnel-Schichten 305, 306, 307 und der Potentialtopf-Schichten 303, 304 einen ausreichend hohen elektrischen Widerstand aufweist, dass ein elektrischer Stromfluss von der Ladungsspeicher-Schicht 302 auf den Elektroden-Bereich 301 vermieden ist.
In Fig.3C ist die Schicht-Anordnung 300 in einem Zustand gezeigt, bei dem zwischen den Elektroden-Bereich 301 und die Ladungsspeicher-Schicht 302 eine zweite vorgegebene elektrische Spannung angelegt ist. Die zweite elektrische Spannung weist ein anderes Vorzeichen auf als die an die in
Fig.3B gezeigte Schicht-Anordnung 300 angelegte erste elektrische Spannung. Dies ist anhand Fig.3B Fig.3C daraus ersichtlich, dass die gegenseitige Verschiebung der elektrischen Potentiale des Elektroden-Bereichs 301 und der Ladungsspeicher-Schicht 302 gemäß Fig.3C entgegengesetzt erfolgt wie gemäß Fig.3B. Mit anderen Worten wird gemäß Fig.3B das elektrische Potential des Elektroden-Bereichs 301 gegenüber dem elektrischen Potential der Ladungsspeicher- Schicht 302 angehoben, wohingegen gemäß Fig.3C das elektrische Potential des Elektroden-Bereichs 301 gegenüber dem elektrischen Potential der Ladungsspeicher-Schicht 302 energetisch abgesenkt ist. Allerdings ist, wie in Fig.3C gezeigt, wiederum ein
Energieniveau 303a der ersten Potentialtopf-Schicht 303 im
Wesentlichen auf demselben elektrischen Potential befindlich wie eines der Energieniveaus der zweiten Potentialtopf-Schicht 304. Wie in Fig.3C gezeigt, ist nun das erste Energieniveau
304a der zweiten Potentialtopf-Schicht 304 auf dem selben elektrischen Potential befindlich wie das Energieniveau 303a der ersten Potentialtopf-Schicht 303. Die Verschiebung der
Energieniveau der Potentialtopf-Schichten 303, 304 zueinander ist wiederum auf den sukzessiven Spannungsabfall der zwischen den Elektroden-Bereich 301 und die Ladungsspeicher-Schicht 302 angelegten zweiten elektrischen Spannung zurückzuführen. Bei der angelegten zweiten elektrischen Spannung sind die Potentialverhältnisse innerhalb der Schicht-Anordnung 300 derart, dass ein Tunnelstrom von auf der Ladungsspeieher- Schicht 302 befindlichen Ladungsträgern bis hin zu dem Elektroden-Bereich 301 ermöglicht ist. Anschaulich können auf der Ladungsspeicher-Schicht 302 befindliche Ladungsträger entlang des bis hin zu dem Elektroden-Bereich 301 sukzessive abfallenden elektrischen Potentials bewegt werden, so dass ein Tunnelstrom von der Ladungsspeicher-Schicht 302 auf den Elektroden-Bereich 301 ermöglicht ist. Die Richtung dieses Tunnelstroms ist mittels des Pfeils 309 symbolisiert.
Wiederum bezugnehmend auf die Verwendung der Schicht-Anordnung 300 als Datenspeicher ist mittels Anlegen der zweiten elektrischen Spannung in der in Fig.3C gezeigten Weise ein Entfernen von auf der Ladungsspeicher-Schicht 302 angeordneten Ladungsträgern ermöglicht.
Im Weiteren wird bezugnehmend auf Fig.4A, Fig.4B eine Schicht- Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben.
In Fig.4A ist die Schicht-Anordnung 400 mit einer zwischen einem ersten Elektroden-Bereich 401 und einem zweiten Elektroden-Bereich 402 angeordneten Schichtstruktur 403 gezeigt. In Fig.4B ist nochmals die Schichtstruktur 403, insbesondere der detaillierte Aufbau der Schichtstruktur 403, gezeigt .
Die Schichtstruktur 403 weist eine auf dem ersten Elektroden- Bereich 401 angeordnete elektrisch isolierende Schicht 404, zwei Potentialtopf-Schichten 405, 406 mit jeweils mindestens einem Energieniveau, wobei die Potentialtopf-Schichten 405, 406 jeweils beidseitig von jeweils einer von drei Tunnel- Schichten 407, 408, 409 bedeckt sind, und eine Ladungsspeicher-Schicht 410 zwischen der elektrisch isolierenden Schicht 404 und den Potentialtopf-Schichten 405, 406 mit dazwischen angeordneten Tunnel-Schichten 407, 408, 409 auf. Die Potentialtopf-Schichten 405, 406 sind derart eingerichtet, dass deren Energieniveaus in Abwesenheit einer elektrischen Spannung zwischen dem ersten Elektroden-Bereich 401 und dem zweiten Elektroden-Bereich 402 derart gegeneinander verschoben sind, dass die Potentialtopf- Schichten 405, 406 elektrisch isolierend sind, und die Potentialtopf-Schichten 405, 406 sind derart eingerichtet, dass deren Energieniveaus bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem ersten Elektroden-Bereich 401 und dem zweiten Elektroden-Bereich 402 derart verschoben sind, dass die Potentialtopf-Schichten 405, 406 elektrisch leitfähig sind.
Gemäß der Schicht-Anordnung 400 ist der erste Elektroden- Bereich 401 ein p+-dotiertes Silizium-Substrat, der zweite Elektroden-Bereich 402 ist eine ein metallisches Material oder ein stark dotiertes Halbleiter-Material aufweisende Elektrode, die Potentialtopf-Schichten 405, 406 sind jeweils aus
Cadmiumdifluorid hergestellt, und die Tunnel-Schichten 407, 408, 409 sind jeweils aus Kalziumdifluorid hergestellt.
Die Dicke der elektrisch isolierenden Schicht 404 beträgt lOnm, die Dicke der ersten Potentialtopf-Schicht 405 und der zweiten Potentialtopf-Schicht 406 beträgt jeweils 3 , 7nm und die Dicke der ersten Tunnel-Schicht 407, der zweiten Tunnel- Schicht 408 und der dritten Tunnel-Schicht 409 beträgt jeweils Inm. Im Weiteren wird bezugnehmend auf Fig.5A ein drittes bevorzugtes Ausführungsbeispiel der erfindungsgemäßen Schicht- Anordnung beschrieben.
In Fig.5A ist die Schicht-Anordnung 500 mit einem Substrat 501, mit einem Source-Bereich 502 in einem ersten Oberflächenbereich des Substrats 501, mit einem Drain-Bereich 503 in einem zweiten Oberflächenbereich des Substrats 501 und mit einer zwischen der Oberfläche des Substrats 501 zumindest teilweise zwischen dem Source-Bereich 502 und dem Drain- Bereich 503 einerseits und einem Gate-Bereich 504 andererseits angeordneten Schichtstruktur 505 gezeigt.
Die Schichtstruktur 505 weist eine elektrisch isolierende Schicht 506 auf der Oberfläche des Substrats 501 zumindest teilweise zwischen dem Source-Bereich 502 und dem Drain- Bereich 503, zwei Potentialtopf-Schichten 507, 508 mit jeweils mindestens einem Energieniveau, wobei jede Potentialtopf- Schicht 507, 508 beidseitig von einer der drei Tunnel- Schichten 509, 510, 511 bedeckt ist, und eine Ladungsspeicher- Schicht 512 zwischen der elektrisch isolierenden Schicht 506 und der an die zweite Potentialtopf-Schicht 508 angrenzenden Tunnel-Schicht 511 auf.
Die Potentialtopf-Schichten 507, 508 sind derart eingerichtet, dass deren Energieniveaus in Abwesenheit einer elektrischen Spannung zwischen dem Gate-Bereich 504 und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten 507, 508 elektrisch isolierend sind. Ferner sind die Potentialtopf- Schichten 507, 508 derart eingerichtet, dass bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem Gate-Bereich 504 und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 die Energieniveaus der Potentialtopf- Schichten 507, 508 derart verschoben sind, dass die
Potentialtopf-Schichten 507, 508 elektrisch leitfähig sind.
Bei der in Fig.5A gezeigten Schicht-Anordnung 500 ist das Substrat 501 als Silizium-Wafer realisiert. Der Source-Bereich 502 ist ein n+-dotierter Bereich des Silizium-Wafers und der Drain-Bereich 503 ist ebenfalls ein n+-dotierter Bereich des Silizium-Wafers . Die elektrisch isolierende Schicht 506 ist aus Siliziumdioxid hergestellt. Die drei Tunnel-Schichten 509, 510, 511 sind jeweils Siliziumdioxid-Schichten. Die erste Potentialtopf-Schicht 507 ist aus Polysilizium hergestellt. Die zweite Potentialtopf-Schicht 508 ist aus Polysilizium hergestellt. Der Gate-Bereich 504 ist aus dotiertem polykristallinem Silizium hergestellt. Die Ladungsspeicher- Schicht 512 ist aus Silizium hergestellt.
Um die in Fig.5A gezeigte Schicht-Anordnung 500 herzustellen, wird zunächst ein einkristalliner Silizium-Wafer 501 mit einer darauf aufgebrachten SOI-Schicht („Silicon on Insulator"), welche die erste elektrisch isolierende Schicht 506 aus Siliziumdioxid und die darauf angeordnete einkristalline Ladungsspeicher-Schicht 512 aus einkristallinem Silizium aufweist, ausgebildet. Darauf werden unter Verwendung des Molekularstrahlepitaxie-Verfahrens (MBE) die Schichten 511, 508, 510, 507 und 509 nacheinander epitaktisch aufgewachsen. Die epitaktisch aufgewachsenen Schichten weisen daher ebenfalls eine kristalline Struktur auf.
Alternativ zu dem Aufwachsen von Schichten unter Verwendung des MBE-Verfahrens können die Schichten unter Verwendung des
ALD-Verfahrens ( „Atomic Layer Deposition") aufgewachsen werden. Das ALD-Verfahren ermöglicht es, einzelne Atomlagen eines Materials nacheinander auf einer Oberfläche abzuscheiden, und damit die Schichtdicke bis auf Dimensionen der Dicke einer Atomlage genau einzustellen, d.h. bis zu einer
Genauigkeit von wenigen Angström.
Die Schicht-Anordnung 500 kann als Feldeffekt-Transistor verwendet werden. Auch kann die Schicht-Anordnung 500 als Speicher-Einheit verwendet werden, wobei die Speicher- Information in der Ladungsspeicher-Schicht 512 einspeicherbar ist. Eine in den Figuren nicht gezeigte Anordnung einer Mehrzahl von in einem gemeinsamen Substrat integrierten Schicht- Anordnungen 500 ist als Speieher-Anordnung verwendbar.
Wie in Fig.5A gezeigt, bildet das Substrat 501 mit dem Source- Bereich 502 und dem Drain-Bereich 503 den ersten Elektroden- Bereich der Schicht-Anordnung 500 aus.
In Fig.5B ist ein viertes bevorzugtes Ausführungsbeispiel der erfindungsgemäßen Schicht-Anordnung gezeigt.
Anders als bei der in Fig.5A gezeigten Schicht-Anordnung 500 bildet bei der in Fig.5B gezeigten Schicht-Anordnung 520 ein Substrat mit einem Source-Bereich und einem Drain-Bereich den zweiten Elektroden-Bereich der erfindungsgemäßen Schicht- Anordnung aus .
Im Weiteren wird bezugnehmend auf Fig.5B die Schicht-Anordnung 520 näher beschrieben.
Die Schicht-Anordnung 520 weist ein Substrat 521, einen Source-Bereich 522 in einem ersten Oberflächenbereich des Substrats 521, einen Drain-Bereich 523 in einem zweiten Oberflächenbereich des Substrats 521 und eine zwischen der Oberfläche des Substrats 521 zumindest teilweise zwischen dem Source-Bereich 522 und dem Drain-Bereich 523 einerseits und einem Gate-Bereich 524 andererseits angeordnete Schichtstruktur 525 auf.
Die Schichtstruktur 525 weist eine elektrisch isolierende Schicht 526 auf dem Gate-Bereich 524, zwei Potentialtopf- Schichten 527, 528 mit jeweils mindestens einem Energieniveau, wobei jede Potentialtopf-Schicht 527, 528 beidseitig von einer der drei Tunnel-Schichten 529, 530, 531 bedeckt ist und eine Ladungsspeicher-Schicht 532 zwischen der elektrisch isolierenden Schicht 526 und der an die Potentialtopf-Schicht 527 angrenzenden Tunnel-Schicht 529 auf. Die Potentialtopf- Schichten 527, 528 sind derart eingerichtet, dass deren Energieniveaus in Abwesenheit einer elektrischen Spannung zwischen dem Gate-Bereich 524 und dem Source-Bereich 522 und/oder dem Drain-Bereich 523 derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten 527, 528 elektrisch isolierend sind. Dagegen sind die Energieniveaus der
Potentialtopf-Schichten 527, 528 bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem Gate-Bereich
524 und dem Source-Bereich 522 und/oder dem Drain-Bereich 523 derart verschoben, dass die Potentialtopf-Schichten 527, 528 elektrisch leitfähig sind.
Die Materialien der in Fig.5B gezeigten Komponenten der Schicht-Anordnung 520 sind analog ausgestaltet wie die in Fig.5A gezeigten entsprechenden Komponenten der Schicht- Anordnung 500.
Ein wesentlicher Unterschied zwischen der in Fig.5A gezeigten Schicht-Anordnung 500 und der in Fig.5B gezeigten Schicht- Anordnung 520 besteht in der Art und Weise, auf welche die Schichtstruktur 505 bzw. 525 bezüglich der Gate-Elektrode 504 bzw. 524 und bezüglich des Substrats 501 bzw. 521 angeordnet ist .
Gemäß der in Fig.5A gezeigten Schicht-Anordnung 500 ist das Substrat 501 mit der elektrisch isolierenden Schicht 506 gekoppelt. Ein Injizieren von Ladungsträgern in die
Ladungsspeicher-Schicht 512 erfolgt gemäß der Schicht- Anordnung 500, indem zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 einerseits und dem Gate-Bereich 504 andererseits eine elektrische Spannung angelegt wird, die derart eingerichtet ist, dass in deren Anwesenheit die
Energieniveaus der Potentialtopf-Schichten 507 und 508 in Übereinstimmung gebracht werden. In einem solchen Szenario können Ladungsträger von dem Gate-Bereich 504 auf die Ladungsspeicher-Schicht 512 resonant tunneln. Nach Abschalten der elektrischen Spannung ist die Anordnung von Potentialtopf- Schichten 507, 508, wieder elektrisch isolierend, sodass ein Abfließen der in der Ladungsspeicher-Schicht 512 enthaltenen Ladungsträgern vermieden bzw. sehr stark vermindert ist. Die Ladungsspeicher-Schicht 512 nimmt eine ähnliche Funktion wahr wie eine Gate-Elektrode in der transistorähnlichen Schicht- Anordnung 500, wobei das Vorhandensein bzw. das Fehlen von Ladungsträgern in der Ladungsspeieher-Schicht 512 die elektrische Leitfähigkeit eines leitenden Kanals 513 in einem Oberflächenbereich des Substrats 501 zwischen dem Source- Bereich 502 und dem Drain-Bereich 503 charakteristisch beeinflusst. Sind in der Ladungsspeicher-Schicht 512 Ladungsträger injiziert, so weist der leitende Kanal 513 eine andere elektrische Leitfähigkeit auf als in einem Zustand, in dem in der Ladungsspeicher-Schicht 512 keine Ladungsträger injiziert sind. Bei Anlegen einer weiteren elektrischen Spannung zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 fließt daher im Falle von in der Ladungsspeicher-Schicht injizierten Ladungsträgern ein elektrischer Strom einer anderen Stromstärke als bei Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht .
Im Unterschied zu der in Fig.5A gezeigten Schicht-Anordnung 500 ist bei der in Fig.5B gezeigten Schicht-Anordnung 520 die elektrisch isolierende Schicht 526 mit dem Gate-Bereich 524 gekoppelt. Ein Oberflächenbereich des Substrats 521 ist dagegen mit der Tunnel-Schicht 531 gekoppelt. Wird zwischen den Gate-Bereich 524 einerseits an den Source-Bereich 522 und/oder den Drain-Bereich 523 andererseits eine geeignet gewählte elektrische Spannung angelegt, so liegen mindestens ein Energieniveau der Potentialtopf-Schicht 527 und mindestens ein Energieniveau der Potentialtopf-Schicht 528 auf gleichem elektrischen Potential . In diesem Fall ist die Anordnung von Potentialtopf-Schichten 527, 528 elektrisch leitfähig, sodass Ladungsträger von dem Source-Bereich 522 und/oder von dem
Drain-Bereich 523 durch die Potentialtopf-Schichten 527, 528 hindurch auf die Ladungsspeicher-Schicht 532 resonant tunneln können. Nach Abschalten der elektrischen Spannung sind die Energieniveaus der ersten Potentialtopf-Schicht 527 und der zweiten Potentialtopf-Schicht 528 wiederum gegeneinander verstimmt, sodass die Potentialtopf-Schichten 527, 528 elektrisch isolierend sind. In der Ladungsspeicher-Schicht 532 injizierte Ladungsträger sind in diesem Falle daran gehindert, nach Abschalten der elektrischen Spannung die Ladungsspeicher- Schicht 532 zu verlassen. Insbesondere sind die Ladungsträger daran gehindert, die Ladungsspeicher-Schicht 532 durch die elektrisch isolierende Schicht 526 hindurch in Richtung des
Gate-Bereichs 524 zu verlassen, da die elektrisch isolierende Schicht 526 ausreichend dick gewählt ist, um Fowler-Nordheim-
Tunneln durch diese Schicht hindurch auf den Gate-Bereich 524 stark zu vermindern bzw. auszuschließen. In diesem Falle nimmt die Anordnung aus den beiden Potentialtopf-Schichten 527, 528 und aus den drei Tunnel-Schichten 529, 530, 531 die Funktion einer Gate-isolierenden Schicht in der transistorähnlichen Schicht-Anordnung 520 wahr, und die Ladungsspeicher-Schicht 532 fungiert wie eine Gate-Elektrode eines Transistors. Wiederum ist der Wert der elektrischen Leitfähigkeit des leitenden Kanals 533 in einem Oberflächenbereich zwischen dem Source-Bereich 522 und dem Drain-Bereich 523 des Substrats 521 von der Menge der in der Ladungsspeicher-Schicht 532 eingespeicherten Ladungsträger abhängig. Die Stärke des elektrischen Stromflusses zwischen dem Source-Bereich 522 und dem Drain-Bereich 523 bei einer konstanten angelegten elektrischen Spannung zwischen dem Source-Bereich 522 und dem Drain-Bereich 523 ist daher ein Maß dafür, welche Menge an Ladungsträgern in der Ladungsspeicher-Schicht 532 eingespeichert sind.
Es sei betont, dass alternativ das Einbringen von
Ladungsträgern in die in Fig.5B gezeigte Ladungsspeicher- Schicht 532 auch mittels „Channel hot electron" (CHE) erfolgen kann. Dazu wird zwischen den Source-Bereich 522 und den Drain- Bereich 523 eine ausreichend hohe elektrische Spannung angelegt, dass zum Drain-Bereich hin beschleunigte Elektronen mit ausreichend hoher kinetischer Energie bei einer mäßigen, an den Gate-Bereich 524 angelegten Spannung in die Ladungsspeicher-Schicht gebracht werden.
Im Weiteren wird bezugnehmend auf Fig.5A, Fig.6A# Fig.6B, Fig.βC die Funktionsweise der Schicht-Anordnung 500 näher beschrieben. Die in Fig.5A gezeigten Potentialtopf-Schichten 507, 508 sind derart eingerichtet, dass deren Energieniveaus 600a, 600b bzw. 601a, 601b, 601c (siehe Fig.6B, Fig.βC) in Abwesenheit einer elektrischen Spannung zwischen dem Gate-Bereich 504 einerseits und dem Source-Bereich 502 bzw. dem Drain-Bereich 503 andererseits derart gegeneinander verschoben sind, dass die Potentialtopf-Schichten 507, 508 elektrisch isolierend sind. Ferner sind die Potentialtopf-Schichten 507, 508 derart eingerichtet, dass deren Energieniveau 600a, 600b bzw. 601a, 601b, 601c bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem Gate-Bereich 504 einerseits und dem Source-Bereich 502 bzw. dem Drain-Bereich 503 andererseits derart verschoben sind, dass die Potentialtopf-Schichten 507, 508 elektrisch leitfähig sind.
Das Substrat 501 ist ein Silizium-Wafer, der Source-Bereich 502 und der Drain-Bereich 503 sind zwei räumlich getrennte, n+-dotierte Oberflächenbereiche des Silizium-Wafers . Die elektrisch isolierende Schicht 506 ist als 6nm dicke Siliziumdioxid-Schicht ausgebildet. Die Ladungsspeicher-
Schicht 512, deren Funktionalität jener eines Floating-Gates in einer herkömmlichen Flash-Speicherzelle entspricht, ist aus n+-dotiertem Silizium hergestellt. Die daran angrenzende dritte Tunnel-Schicht 511 ist eine l,7nm dicke Siliziumdioxid- Schicht. Die daran angrenzende zweite Potentialtopf-Schicht
508 ist eine 1,55 Nanometer dicke Silizium-Schicht. Die daran angrenzende zweite Tunnel-Schicht 510 ist eine l,7nm dicke Siliziumdioxid-Schicht. Die daran angrenzende erste Potentialtopf-Schicht 507 ist eine 0,85nm dicke Silizium- Schicht. Die daran angrenzende erste Tunnel-Schicht 509 ist eine l,7nm dicke Siliziumdioxid-Schicht, und die Gate- Elektrode 504 ist aus Silizium hergestellt. Die Darstellung der Schichtdicken in Fig.5A ist schematisch und nicht maßstabsgetreu .
Wie oben ausgeführt, kann mittels Einsteilens der Dicke und des Materials der Tunnel-Schichten 509, 510, 511 das Verhältnis zwischen Haltezeit und Schreibzeit eines auf der Schicht-Anordnung 500 basierenden Speicher-Elements eingestellt werden. Ferner kann mittels Variation der Dicke und der Materialparameter der Potentialtopf-Schichten 507, 508 die Lage und der Abstand der diskreten Energieniveaus 600a,
600b bzw. 601a, 601b, 601c beeinflusst werden.
Im Weiteren wird beschrieben, welche Energieniveaus
(Eigenzustände) sich für die genannten Materialien und
Schichtdicken der Tunnel-Schichten 509, 510, 511 bzw. der
Potentialtopf-Schichten 507, 508 ergeben und welche elektrischen Betriebsspannungen bei einer als Speicher-Element verwendeten Schicht-Anordnung 500 geeignet sind. Entsprechende
Berechnungen sind unter der Annahme einer isotropen effektiven
Masse durchgeführt.
In Fig.βA ist die Abhängigkeit des elektrischen Stromflusses I zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 in Abhängigkeit von der elektrischen Potentialdifferenz U zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 dargestellt. Im Weiteren werden zwei Betriebszustände der Schicht-Anordnung 500 für zwei Potentialdifferenzen U gemäß der in Fig.βA gezeigten Strom-Spannungs-Charakteristik bezugnehmend auf Fig.6B, Fig.βC detailliert beschrieben.
Zunächst werden bezugnehmend auf Fig.6B die elektrischen Potentialverhältnisse innerhalb der Schicht-Anordnung 500 und die sich daraus ergebenden Konsequenzen für den elektrischen Stromfluss von Ladungsträgern über die Schicht-Anordnung 500 hinweg für denjenigen Fall beschrieben, bei dem der Gate- Bereich 504 und die Ladungsspeicher-Schicht 512 auf gleichem Potential befindlich ist. Bezugnehmend auf Fig.6A entspricht dies einer Spannung U=0V.
In Fig.6B ist ein Diagramm 610 gezeigt, entlang dessen Abszisse die räumliche Anordnung der Komponenten der Schicht- Anordnung 500 gezeigt sind. Dies ist mittels der
Bezugsziffern, die für die entsprechenden Komponenten in Fig.5A gewählt sind, in Fig.6B symbolisiert. Entlang der Ordinate des Diagramms 610 ist die Ortsabhängigkeit des elektrischen Potentials E in Elektronenvolt (eV) eingezeichnet, wie sie sich für die gewählten Schichtdicken und die gewählten Materialien insbesondere der Tunnel- Schichten 509, 510, 511 und der Potentialtopf-Schichten 507, 508 ergibt. Der Gate-Bereich 504 ist auf einem elektrischen Potential von annähernd OeV befindlich. Die an den Gate- Bereich 504 angrenzende erste Tunnel-Schicht 509 ist auf einem Potential von ungefähr 3eV befindlich. Dieses Potential von ungefähr 3eV entspricht der von Ladungsträgern zu überwindenden bzw. zu durchtunnelnden Potentialbarriere. Für die erste Potentialtopf-Schicht 507 sind die beiden untersten Energieeigenzustände 600a, 600b in Fig.βB gezeigt. Das unterste quantenmechanisch erlaubte Energieniveau 600a der Potentialtopf-Schicht 507 befindet sich auf einer Energie von ungefähr 0,7eV. In Fig.βB ist das erste Energieniveau 600a der ersten Potentialtopf-Schicht 507 mittels dessen
Aufenthaltswahrscheinlichkeitsdichte, also des Betragsquadrats der zugehörigen Wellenfunktion, symbolisiert. Knapp 2eV oberhalb des ersten Energieniveaus 600a ist das zweite Energieniveau 600b der ersten Potentialtopf-Schicht 507 gezeigt und wiederum mittels der sich quantenmechanisch ergebenden Ortsverteilung der
Aufenthaltswahrscheinlichkeitsdichte des Eigenzustands in Fig.βB gekennzeichnet. Die an die erste Potentialtopf-Schicht 507 angrenzende zweite Tunnel-Schicht 510 ist, was die Potentialverhältnisse anbetrifft, analog gestaltet wie die erste Tunnel-Schicht 509. Die an die zweite Tunnel-Schicht 510 angrenzende zweite Potentialtopf-Schicht 508 weist einen Energiegrundzustand, d.h. das unterste erstes Energieniveau 601a bei einem elektrischen Potential- von ungefähr 0,35eV auf, das wiederum mittels das Betragsquadrats der Wellenfunktion in Fig.βB schematisch gekennzeichnet ist. Das zu dem ersten Energieniveau 601a benachbarte Energieniveau 601b der zweiten Potentialtopf-Schicht 508 liegt ungefähr leV oberhalb des ersten Energieniveaus 601a. Die an die zweite Potentialtopf- Schicht 508 angrenzende dritte Tunnel-Schicht 511 ist analog ausgestaltet wie die erste Tunnel-Schicht 509 und die zweite Tunnel-Schicht 510. An die dritte Tunnel-Schicht 511 grenzt die Ladungsspeicher-Schicht 512 an, die auf demselben Potential befindlich ist wie der Gate-Bereich 504, da zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 gemäß dem in Fig.βB gezeigten Szenario eine elektrische Spannung nicht angelegt ist. Dies entspricht bezugnehmend auf Fig.βA einem Betriebszustand bei U=0V.
Wiederum bezugnehmend auf Fig.βB ist keines der Energieniveaus
600a, 600b der ersten Potentialtopf-Schicht 507 auf dem gleichen Potentialniveau befindlich wie eines der
Energieniveaus 601a, 601b der zweiten Potentialtopf-Schicht 508. Daher ist es auf dem Gate-Bereich 504 befindlichen
Ladungsträgern nicht möglich, entlang eines durchgehenden elektrischen Potentialniveaus durch die Potentialtopf- Schichten 507, 508 hindurch bis in die Ladungsspeicher-Schicht 512 hinein zu gelangen. Umgekehrt ist es potentiell auf der Ladungsspeicher-Schicht befindlichen Ladungsträgern nicht möglich, durch die Potentialtopf-Schichten 507, 508 hindurch entlang eines konstanten Potentials bis in den Gate-Bereich 504 hinein zu gelangen. Mit anderen Worten können gemäß der in Fig.βB gezeigten Potentialverhältnisse, wie sie sich in Abwesenheit einer externen elektrischen Spannung ergeben, keine Ladungsträger auf die Ladungsspeicher-Schicht 512 aufgebracht werden oder von dieser entfernt werden. In Hinblick auf die Verwendung der Schicht-Anordnung 500 als Speicher-Einheit, bei der die Speicher-Informationen in der Ladungsspeicher-Schicht 512 speicherbar ist, repräsentiert Fig.βB einen Betriebszustand, in dem mittels der in der Ladungsspeicher-Schicht 512 gespeicherten Ladungsträger eine Datenmenge gespeichert ist, und in dem diese Ladungsträger aufgrund des hohen elektrischen Widerstands der Potentialtopf- Schichten 507, 508 mit gegeneinander verstimmten
Energieniveaus 600a, 600b bzw. 601a, 601b vor einem Abfließen von der Ladungsspeicher-Schicht 512 geschützt sind.
In Fig.βC ist ein Diagramm 615 gezeigt, das die Potentialverhältnisse entlang der Schicht-Anordnung 500 in einem Zustand schematisch darstellt, in der die in Fig.βA gezeigte Spannung U0 zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 angelegt ist. Der Gate-Bereich 504 befindet sich unverändert auf einem Potential von ungefähr OeV. Entlang der ersten Tunnel-Schicht 509 fällt ein geringer
Anteil der zwischen dem Gate-Bereich 504 und der
Ladungsspeicher-Schicht 512 angelegten elektrischen Spannung
U0 ab, was in Fig.βC mittels eines leicht abgeschrägten Potentialverlaufs innerhalb der ersten Tunnel-Schicht 509 dargestellt ist. Die an die erste Tunnel-Schicht 509 angrenzende erste Potentialtopf-Schicht 507 weist
Energieniveaus auf, die gegenüber dem in Fig.βB gezeigten
Szenario verschoben sind. In Fig.βB ist das erste Energieniveau 600a gezeigt, das nun auf einem Potential von ungefähr OeV befindlich ist. Die an die erste Potentialtopf- Schicht 507 angrenzende zweite Tunnel-Schicht 510 weist wie die erste Tunnel-Schicht 509 einen leicht schrägen Potentialverlauf auf, der den Spannungsabfall entlang der zweiten Tunnel-Schicht 510 darstellt. Die an die zweite
Tunnel-Schicht 510 angrenzende zweite Potentialtopf-Schicht 508 weist ebenfalls verschobene Energieniveaus auf. In Fig.βC sind die drei untersten Energieniveaus 601a, 601b, 601c gezeigt, wie sie sich bei der angelegten elektrischen Spannung U0 ergeben. Die an die zweite Potentialtopf-Schicht 508 angrenzende dritte Tunnel-Schicht 511 weist wie die zuvor beschriebenen Tunnel-Schichten 509, 510 einen schräg abfallenden Potentialverlauf auf. Die an die dritte Tunnel- Schicht 511 angrenzende Ladungsspeicher-Schicht 512 ist auf einem negativen elektrischen Potential befindlich, welches im Wesentlichen der Spannung U0 zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 entspricht.
Wie in Fig.βC gezeigt, sind das erste Energieniveau 600a der ersten Potentialtopf-Schicht 507 und das zweite Energieniveau 601b der zweiten Potentialtopf-Schicht 508 infolge der zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 angelegten elektrischen Spannung U0 (vgl. Fig.βA) auf dem gleichen Potential befindlich. Daher sind auf dem Gate-Bereich 504 befindliche Ladungsträger in der Lage, die drei Tunnel- Schichten 509, 510, 511 resonant zu durchtunneln und die auf gleichem elektrischen Potential befindlichen Potentialtopf- Schichten 507, 508 zu durchlaufen, um so auf die Ladungsspeicher-Schicht 512 gelangen zu können. Dies ist in Fig.βC durch den Strompfad 616 symbolisiert. Daher entspricht der in Fig.βC gezeigte Betriebszustand dem Fall, dass eine als Speicher-Element verwendete Schicht-Anordnung 500 programmiert wird, d.h. dass in die Ladungsspeicher-Schicht 512 der Schicht-Anordnung 500 Ladungsträger injiziert werden.
Nochmals bezugnehmend auf Fig.βA ist festzustellen, dass typische Stromdichten eines zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 fließenden elektrischen Stroms in der Größenordnung von 10 A/cm2 liegen. In Fig.βA ist der Stromfluss zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 in Abhängigkeit einer dazwischen angelegten elektrischen Spannung U dargestellt. Die Spannung U0, bei welcher der Wert des Tunnelstroms ein Maximum erreicht, entspricht dem Fall von Fig.βC, in dem ein
Energieniveau 600a der ersten Potentialtopf-Schicht 507 exakt mit einem Energieniveau 601b der zweiten Potentialtopf-Schicht 508 übereinstimmt. Im Falle der Schicht-Anordnung 500 ist
Die Energieniveaus 600a, 600b, 601a, 601b, 601c sind nicht unendlich schmal, sondern weisen eine gewisse Breite auf. Daher fließt ein Tunnelstrom zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 auch dann, wenn die Energieniveaus 600a und 601b der Potentialtopf-Schichten 507 und 508 nicht ganz exakt, aber doch annähernd im Rahmen der Breiten der Energieverteilungen übereinstimmen. Daher weist die Strom-Spannungs-Charakteristik aus Fig.βA eine gewisse
Halbwertsbreite ΔU0 auf.
Im Folgenden wird ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Betreiben der Schicht- Anordnung 500 als Datenspeicher beschrieben.
Gemäß dem Verfahren werden in die Ladungsspeicher-Schicht 512 Ladungsträger eingebracht, aus dieser entfernt, oder es wird ermittelt, ob in der Ladungsspeicher-Schicht 512 eine Menge von Ladungsträgern eingebracht ist. Gemäß dem Verfahren zum Betreiben der Schicht-Anordnung 500 als Datenspeicher wird eine Datenmenge von 1 Bit in den durch die Ladungsspeicher-Schicht 512 ausgebildeten Datenspeicher einprogrammiert, indem mittels Anliegens einer ProgrammierSpannung zwischen dem Gate-Bereich 504 und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 Ladungsträger in die Ladungsspeicher-Schicht 512 injiziert werden .
In der obigen Beschreibung ist auf eine zwischen dem Gate- Bereich 504 und der Ladungsspeicher-Schicht 512 herrschenden Potentialdifferenz (elektrische Spannung) abgestellt. In der Praxis wird eine externe elektrische Spannung allerdings nicht zwischen den Gate-Bereich 504 und die Ladungsspeicher-Schicht 512 angelegt, sondern zwischen den Gate-Bereich 504 einerseits und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 andererseits. Diese elektrische Spannung fällt dann sukzessive entlang der Schichtstruktur 505 ab, sodass auch zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 ein Potentialunterschied vorliegt. Die Größe der
ProgrammierSpannung, die zwischen dem Gate-Bereich 504 und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 angelegt wird, ist also etwas höher zu wählen als die zwischen dem Gate-Bereich 504 und der Ladungsspeicher-Schicht 512 angestrebte Potentialdifferenz U0=2,4V. Wie oben beschrieben, können bei der Potentialdifferenz U0 Ladungsträger von dem Gate-Bereich 504 auf die Ladungsspeicher-Schicht 512 fließen, deren Menge die gespeicherte Information kodiert.
Gemäß dem Verfahren zum Betreiben der Schicht-Anordnung 500 als Datenspeicher wird eine Datenmenge von 1 Bit aus dem durch die Ladungsspeicher-Schicht 512 ausgebildeten Datenspeicher von 1 Bit ausgelesen, indem eine Auslesespannung zwischen den Source-Bereich 502 und den Drain-Bereich 503 angelegt wird, indem ein für das Vorhandensein bzw. Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht 512 charakteristisches elektrisches Signal erfasst wird, und indem unter Verwendung des elektrischen Signals ermittelt wird, ob eine vorgegebene Menge an Ladungsträgern in der Ladungsspeicher-Schicht 512 enthalten ist oder nicht. Gemäß dem beschriebenen Ausführungsbeispiel wird als charakteristisches elektrisches Signal der zwischen dem Source-Bereich 502 und dem Drain- Bereich 503 fließende elektrische Strom erfasst.
Um die Funktionalität des Ausleseverfahrens zu beschreiben, ist in Fig.5A ein Kanal-Bereich 513 in dem Substrat 501 zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 schematisch eingezeichnet. Die elektrische Leitfähigkeit des Kanal-Bereichs 513 hängt gemäß dem Prinzip eines Feldeffekt- Transistors von der Anzahl der Ladungsträger ab, die in der Ladungsspeicher-Schicht 512 vorliegend sind. Sind in dem vorangegangenen Programmierverfahren Ladungsträger in die Ladungsspeieher-Schicht 512 eingebracht worden, so weist der Kanal 513 einen anderen Wert der elektrischen Leitfähigkeit auf als bei einem Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht 512, und bei einer festen Auslesespannung zwischen dem Source-Bereich 502 und dem Drain- Bereich 503 fließt zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 ein elektrischer Strom einer anderen Stromstärke als bei einem Fehlen von Ladungsträgern in der
Ladungsspeicher-Schicht 512. Die elektrische Stromstärke kann mittels eines in Fig.5A nicht gezeigten Mittels zum Erfassen des elektrischen Stroms ermittelt werden. Einem Zustand der als Speicher-Element betriebenen Schicht-Anordnung 500 mit in der Ladungsspeicher-Schicht eingebrachten Ladungsträgern wird ein logischer Wert „1" zugeordnet.
Sind dagegen in einem vorangehenden Programmierverfahren in die LadungsSpeicher-Schicht 512 Ladungsträger nicht eingebracht worden, so weist die elektrische Leitfähigkeit des Kanal-Bereichs 513 einen anderen Wert auf als im Falle von in der Ladungsspeicher-Schicht 512 eingebrachten Ladungsträgern, und bei einer festen, zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 angelegten elektrischen Spannung fließt zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 ein elektrischer Strom einer anderen Stromstärke als bei Anwesenheit von Ladungsträgern in der Ladungsspeicher-Schicht 512, wobei der elektrische Strom mittels des Mittels zum Erfassen des elektrischen Stroms erfasst wird. Dem elektrischen Strom zwischen dem Source-Bereich 502 und dem Drain-Bereich 503 bei einem Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht 512 wird ein logischer Wert „0" zugeordnet .
Auf die beschriebene Weise kann also eine Datenmenge von
1 Bit, die in der Ladungsspeicher-Schicht 512 gespeichert ist, verfahrensgemäß ausgelesen werden.
Gemäß dem beschriebenen Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Betreiben der Schicht- Anordnung 500 als Speicher-Element wird eine Datenmenge von 1 Bit in dem durch die Ladungsspeicher-Schicht 512 ausgebildeten Datenspeicher von 1 Bit gelöscht, indem mittels Anlegens einer Löschspannung zwischen dem Gate-Bereich 504 und dem Source-Bereich 502 und/oder dem Drain-Bereich 503 in der Ladungsspeicher-Schicht 512 gespeicherte Ladungsträger aus dieser entfernt werden.
Zu diesem Zweck wird zwischen dem Gate-Bereich 504 einerseits und den Source-Bereich 502 und/oder dem Drain-Bereich 503 andererseits eine elektrische Löschspannung angelegt, infolge derer sich die in Fig.βB gezeigten Potentialverhältnisse derart verschieben, dass auf der Ladungsspeicher-Schicht 512 befindliche Ladungsträger auf den Gate-Bereich 504 abfließen können .
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Bezugszeichenliste
100 PLED-Speicherzelle
101 Substrat 102 Source-Bereich
103 Drain-Bereich
104 elektrisch isolierender Bereich
105 Ladungsspeicher-Bereich
106 Tunnel-Schichten 107 halbleitende Bereiche
108 Elektrode
109 seitliche Gate-Elektrode
200 Resonanz-Tunneldiode
201 n+-dotiertes Silizium-Substrat 202 erste Tunnelbarriere
203 Potentialtopf-Schicht 203a erstes Energieniveau
203b zweites Energieniveau
204 zweite Tunnelbarriere 205 elektrisch isolierende Schicht
206 Elektrode
207 Pfeil
300 Schicht-Anordnung 301 Elektroden-Bereich 302 Ladungsspeicher-Schicht
303 erste Potentialtopf-Schicht 303a Energieniveau
304 zweite Potentialtopf-Schicht 304a erstes Energieniveau 304b zweites Energieniveau
305 erste Tunnel-Schicht
306 zweite Tunnel-Schicht
307 dritte Tunnel-Schicht
308 elektrischer Stromfluss 309 elektrischer Stromfluss
400 Schicht-Anordnung
401 erster Elektroden-Bereich
402 zweiter Elektroden-Bereich 403 Schichtstruktur
404 elektrisch isolierende Schicht
405 erste Potentialtopf-Schicht
406 zweite Potentialtopf-Schicht 407 erste Tunnel-Schicht
408 zweite Tunnel-Schicht
409 dritte Tunnel-Schicht
410 Ladungsspeicher-Schicht 500 Schicht-Anordnung 501 Substrat
502 Source-Bereich
503 Drain-Bereich
504 Gate-Bereich
505 Schichtstruktur 506 elektrisch isolierende Schicht
507 erste Potentialtopf-Schicht
508 zweite Potentialtopf-Schicht
509 erste Tunnel-Schicht
510 zweite Tunnel-Schicht 511 dritte Tunnel-Schicht
512 Ladungsspeicher-Schicht
513 leitender Kanal 520 Schicht-Anordnung 521 Substrat 522 Source-Bereich
523 Drain-Bereich
524 Gate-Bereich
525 Schichtstruktur
526 elektrisch isolierende Schicht 527 erste Potentialtopf-Schicht
528 zweite Potentialtopf-Schicht
529 erste Tunnel-Schicht
530 zweite Tunnel-Schicht
531 dritte Tunnel-Schicht 532 Ladungsspeicher-Schicht
600a erstes Energieniveau 600b zweites Energieniveau
601a erstes Energieniveau
601b zweites Energieniveau
601c drittes Energieniveau
610 Diagramm
615 Diagramm
616 Strompfad

Claims

Patentansprüche
1. Schicht-Anordnung
• mit einer zwischen einem ersten und einem zweiten Elektroden-Bereich angeordneten Schichtstruktur mit o einer auf dem ersten Elektroden-Bereich angeordneten elektrisch isolierenden Schicht; o einer Mehrzahl von Potentialtopf-Schichten mit jeweils mindestens einem diskreten Energieniveau, wobei jede Potentialtopf-Schicht beidseitig von einer Tunnel-Schicht bedeckt ist; o einer Ladungsspeicher-Schicht zwischen der elektrisch isolierenden Schicht und den Potentialtopf-Schichten; • bei der die Potentialtopf-Schichten derart eingerichtet sind, dass deren diskrete Energieniveaus o in Abwesenheit einer elektrischen Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich derart gegeneinander versetzt sind, dass die Potentialtopf-Schichten elektrisch isolierend sind; o bei einer angelegten vorgegebenen elektrischen
Spannung zwischen dem ersten Elektroden-Bereich und dem zweiten Elektroden-Bereich derart verschoben sind, dass ein resonantes Tunneln von elektrischen
Ladungsträgern zwischen dem zweiten Elektroden- Bereich und der Ladungsspeicher-Schicht ermöglicht ist .
2. Schicht-Anordnung nach Anspruch 1, bei welcher der erste oder der zweite Elektroden-Bereich
• ein Substrat;
• einen Source-Bereich in einem ersten Oberflächenbereich des Substrats; und • einen Drain-Bereich in einem zweiten Oberflächenbereich des Substrats aufweist, wobei die Schichtstruktur auf der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist.
3. Schicht-Anordnung nach Anspruch 2, bei der das Substrat mit dem Source-Bereich und dem Drain- Bereich den ersten Elektroden-Bereich bildet.
4. Schicht-Anordnung nach Anspruch 2, bei der das Substrat mit dem Source-Bereich und dem Drain- Bereich den zweiten Elektroden-Bereich bildet.
5. Schicht-Anordnung nach einem der Ansprüche 1 bis 4, bei der zumindest ein Teil der Potentialtopf-Schichten jeweils eine Dicke zwischen ungefähr lnm und ungefähr 5nm aufweist .
6. Schicht-Anordnung nach einem der Ansprüche 1 bis 5, bei der zumindest ein Teil der Tunnel-Schichten jeweils eine Dicke zwischen ungefähr 0 , 5nm und ungefähr 2nm aufweist.
7. Schicht-Anordnung nach einem der Ansprüche 1 bis 6, bei der die elektrisch isolierende Schicht eine Dicke von ungefähr lOnm aufweist.
8. Schicht-Anordnung nach einem der Ansprüche 1 bis 7, bei der die elektrisch isolierende Schicht aus Siliziumdioxid hergestellt ist.
9. Schicht-Anordnung nach einem der Ansprüche 1 bis 8, bei der die Tunnel-Schichten aus einer oder einer Kombination der chemischen Verbindungen
• Kalziumdifluorid; • Siliziumdioxid; und
• Siliziumnitrid hergestellt sind.
10. Schicht-Anordnung nach einem der Ansprüche 1 bis 9, bei der die Potentialtopf-Schichten aus einem oder einer Kombination der chemischen Elemente bzw. chemischen Verbindungen
• Silizium;
• Galliumphosphid
• Aluminiumphosphid; und
• Cadmiumdifluorid hergestellt sind.
11. Schicht-Anordnung nach einem der Ansprüche 1 bis 10, bei welcher der erste und/oder der zweite Elektroden-Bereich aus einem oder einer Kombination der chemischen Elemente bzw. chemischen Verbindungen
• Silizium; und
• Kobaltdisilizid hergestellt sind.
12. Schicht-Anordnung nach einem der Ansprüche 1 bis 11, bei der die Potentialtopf-Schichten derart eingerichtet sind, dass benachbarte Energieniveaus einer Potentialtopf-Schicht voneinander jeweils um eine Energiedifferenz von ungefähr leV getrennt sind.
13. Schicht-Anordnung nach einem der Ansprüche 1 bis 12, bei der die Potentialtopf-Schichten derart eingerichtet sind, dass die energetische Tiefe der Potentialtöpfe ungefähr zwischen 2eV und 3eV ist.
14. Schicht-Anordnung nach einem der Ansprüche 1 bis 13, bei der aneinander angrenzende Schichten unterschiedliche Kristallgitterstrukturen aufweisen und diese benachbarten Schichten aufeinander gitterangepasst sind.
15. Feldeffekt-Transistor mit einer Schicht-Anordnung nach einem der Ansprüche 2 bis 14.
16. Speicher-Einheit mit einer Schicht-Anordnung nach einem der Ansprüche 1 bis 14, bei der die Speicher-Information in der Ladungsspeicher- Schicht speicherbar ist.
17. Speicher-Anordnung mit einer Mehrzahl von Speicher-Einheiten nach Anspruch 16.
18. Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher
• mit einer Schicht-Anordnung o mit einem Substrat; o mit einem Source-Bereich in einem ersten Oberflächenbereich des Substrats; o mit einem Drain-Bereich in einem zweiten
Oberflächenbereich des Substrats; o mit einer zwischen der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain-Bereich einerseits und einem Gate-Bereich andererseits angeordneten Schichtstruktur mit
■ einer elektrisch isolierenden Schicht auf dem Gate-Bereich oder auf der Oberfläche des Substrats zumindest teilweise zwischen dem Source-Bereich und dem Drain-Bereich; ■ einer Mehrzahl von Potentialtopf-Schichten mit jeweils mindestens einem diskreten Energieniveau, wobei jede Potentialtopf- Schicht beidseitig von einer Tunnel-Schicht bedeckt ist; ■ einer Ladungsspeicher-Schicht zwischen der elektrisch isolierenden Schicht und den Potentialtopf-Schichten; o bei der die Potentialtopf-Schichten derart eingerichtet sind, dass deren diskrete Energieniveaus
■ in Abwesenheit einer elektrischen Spannung zwischen dem Gate-Bereich und dem Source- Bereich und/oder dem Drain-Bereich derart gegeneinander versetzt sind, dass die Potentialtopf-Schichten elektrisch isolierend sind;
■ bei einer angelegten vorgegebenen elektrischen Spannung zwischen dem Gate-Bereich und dem Source-Bereich und/oder dem Drain-Bereich derart verschoben sind, dass ein resonantes Tunneln von elektrischen Ladungsträgern zwischen dem zweiten Elektroden-Bereich und der Ladungsspeicher-Schicht ermöglicht ist;
• bei dem in die Ladungsspeicher-Schicht Ladungsträger eingebracht werden, aus dieser entfernt werden oder ermittelt wird, ob in der Ladungsspeicher-Schicht eine Menge von Ladungsträgern eingebracht ist.
19. Verfahren nach Anspruch 18, bei dem eine Datenmenge von einem Bit in den durch die Ladungsspeicher-Schicht ausgebildeten Datenspeicher einprogrammiert wird, indem mittels Anlegens einer ProgrammierSpannung zwischen den Gate-Bereich und den Source- Bereich und/oder den Drain-Bereich Ladungsträger in die Ladungsspeicher-Schicht injiziert werden.
20. Verfahren nach Anspruch 19, bei dem eine ProgrammierSpannung von zwischen ungefähr 3V und ungefähr 5V angelegt wird.
21. Verfahren nach einem der Ansprüche 18 bis 20, bei dem eine Datenmenge von einem Bit aus dem durch die Ladungsspeicher-Schicht ausgebildeten Datenspeicher von einem Bit ausgelesen wird, indem
• eine Auslesespannung zwischen den Source-Bereich und den Drain-Bereich angelegt wird; • ein für das Vorhandensein bzw. Fehlen von Ladungsträgern in der Ladungsspeicher-Schicht charakteristisches elektrisches Signal erfasst wird;
• unter Verwendung des elektrischen Signals ermittelt wird, ob eine vorgegebene Menge an Ladungsträgern in der Ladungsspeicher-Schicht enthalten ist oder nicht.
22. Verfahren nach Anspruch 21, bei dem als charakteristisches elektrisches Signal der zwischen dem Source-Bereich und dem Drain-Bereich fließende elektrische Strom erfasst wird.
23. Verfahren nach einem der Ansprüche 18 bis 22, bei dem eine Datenmenge von einem Bit in den durch die Ladungsspeicher-Schicht ausgebildeten Datenspeicher von einem Bit gelöscht wird, indem mittels Anlegens einer Löschspannung zwischen den Gate-Bereich und den Source-Bereich und/oder den Drain-Bereich in der Ladungsspeicher-Schicht gespeicherte Ladungsträger aus dieser entfernt werden.
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