DE60225068T2 - Rauschreduktionstechnik für transistoren und kleine anordnungen benutzend episodische agitation - Google Patents

Rauschreduktionstechnik für transistoren und kleine anordnungen benutzend episodische agitation Download PDF

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Description

  • Die vorliegende Erfindung betrifft allgemein Transistoren und kleine elektronische Bauelemente, darunter computerlesbare Speicherbauelemente, die sowohl statisch gelesen werden können, wie es bei Lesemodellen für statische RAMs anzutreffen ist, oder dynamisch, wie bei dynamischen RAMs, bei denen eine Vorladung, gefolgt von einer Signalentwicklung genutzt wird, und betrifft spezieller Verfahren zum Reduzieren von Rauschen beim Lesen des Informationsgehalts dieser.
  • Bei nichtflüchtigen Halbleiterspeichern, beispielsweise EEPROMs oder Flash-Speichern, wurde die Menge an Daten, die pro Speicherzelle gespeichert werden, erhöht, um die Speicherdichte zu erhöhen. Gleichzeitig haben sich die Betriebsspannungen solcher Bauelemente verringert, um die Leistungsaufnahme zu reduzieren. Dies führt dazu, dass eine größere Anzahl von Zuständen in einem kleineren Bereich von Spannungs- oder Stromwerten gespeichert wird. Da der Spannungs- oder Stromabstand zwischen Datenzuständen abnimmt, werden die Auswirkungen von Rauschen beim Lesen dieser Zellen wesentlicher. Beispielsweise können Schwankungen des Schwellspannungswertes, die in einer EEPROM-Zelle eines binären Speichers, der mit 5 Volt betrieben wird, akzeptabel sind, bei einem Bauelement, das bei 3 Volt betrieben wird, mit vier oder mehr speicherbaren Bits pro Zelle nicht mehr akzeptabel sein. Einige Konsequenzen des Rauschens bei einem nichtflüchtigen Speicher sowie Verfahren zum Behandeln dieser sind in US-Patent Nr. 6,044,019 beschrieben.
  • Herkömmlich werden physisch größere Transistoren für sensitive analoge Anwendungen genutzt, wogegen digitale Schaltungen, bei denen physisch kleine digitale Transistoren genutzt werden, die in einem binären Modus arbeiten, unempfindlich für die existierenden geringen Rauschpegel sind. Selbst nichtflüchtige Speicher mit vier Speicherpegeln (2 Bits/Zelle) weisen ausreichend große Lesetoleranzen auf, um in der Mehrzahl der Fälle gegenüber diesem Rauschen allgemein immun zu sein. Da die Baugröße von Speicherbauelementen jedoch kontinuierlich gesunken ist, sind nicht-makroskopische Effekte, beispielsweise Auswirkungen eines einzelnen Elektrons oder Quanteneffekte, zunehmend wesentlich geworden, und haben das Rauschproblem verschlimmert.
  • Verschiedene Aspekte der Funktionsweise solcher maßstäblich kleinen Bauelemente werden in den folgenden Dokumenten diskutiert:
    • [1] "Random Telegraph Noise in Deep-Submicrometer MOSFETS" von K. K. Huang, et. al., IEEE Electron Device Letters, Bd. 11, Nr. 2, Februar 1990;
    • [2] "Effects of Oxide traps, interface traps, and border traps an metal-oxide-semiconductor devices" von D. M. Fleetwood, et. al., J. Appl. Phys., Bd. 73, Nr. 10, 15. Mai 1993;
    • [3] "Quantum Effects an the Extraction of MOS Oxide Traps by 1/f Noise Measurements" von Andrea Pacelli, et. al., IEEE Transactions an Electron Devices, Bd. 46, Nr. 5, Mai 1999, S. 1029 ff;
    • [4] "In Depth Exploration of Si-SeO2 Interface Traps in MOS Transistors Using the Charge Pumping Technique" von Daniel Bauza, et. al., IEEE Transactions an Electron Devices, Bd. 44, Nr. 12, Dezember 1997, S. 2262 ff;
    • [5] "Critical Discussion an Unified 1/f Noise Models for MOSFETs" von Ewout P. Vandamme, et. al., IEEE Transactions an Electron Devices, Bd. 47, Nr. 11, November 2000, S. 2146ff;
    • [6] "A Solution for Current-Voltage Characteristics of Multiple Coupled Mesoscopic Tunnel Junctions", von N. Mokhlesi et al., Superlattices and Microstructures, Bd. 21, Nr. 1, S. 15–19 (1997);
    • [7] "Capacitive nature of atomic-sized structures", von G. J. lafrate et al., Physical Review B, Bd. 52, Nr. 15, S. 10 733, 15. Oktober 1995-I;
    • [8] "1/f noise reduction of metal-oxide-semiconductor transistors by cycling from inversion to accumulation", von I. Bloom, et al., Applied Physics Letters 58 (15) 15. April 1991;
    • [9] "The decrease of "random telegraph signal" noise in metal-oxide-semiconductor field effect transistors when cycled from inversion to accumulation", von B. Dierickx, et al., Journal of Applied Physics, 71 (4), 15. Februar 1992;
    • [10] "MOSFET 1/f Noise Measurement Under Switched Bias Conditions", von A. P. van der Wel, et al., IEEE Electron Device Letters, Bd. 21, Nr. 1, Januar 2000;
    • [11] "Reducing MOSFET 1/f Noise and Power Consumption by Switched Biasing", von Eric A. M. Klumperink, et al., IEEE Journal of Solid-State Circuits, Bd. 35, Nr. 7, Juli 2000, wenngleich in diesen Veröffentlichungen kein spezielles praktisches Verfahren zur Reduktion von Rauschen zur Nutzung in Speichersystemen präsentiert wird.
  • Außerdem wird auf die internationale Patentbeschreibung Nr. WO 01/27931 Bezug genommen, welche einen Prozess beschreibt, bei dem an eine Speicherzelle, die für einen Leseprozess ausgewählt ist, ein Satz Spannungen angelegt wird, darunter eine erste Steuergate-Spannung, und die Stromstärke der Zelle ausgelesen wird. Die Steuergate-Spannung wird danach auf einen zweiten Pegel (oder eine "Sprungstufe") erhöht, und die Stromstärke wird erneut gelesen und der Prozess wird wiederholt. Es wird eine Reihe von herkömmlichen Leseintervallen gelehrt, bei denen die Lesespannungen, die an eine Speicherzelle angelegt werden, konstant gehalten werden und der Zellenstrom gemessen wird, wobei die Steuergate-Spannung auf die nächste Stufe in der Reihe zwischen diesen Intervallen springt.
  • Wenngleich die Folgen von Rauschen durch solche Verfahren wie in Patent Nr. 6,044,019 vermindert oder behandelt werden können, und zwar mit einem Fehlerkorrekturcode (ECC) oder einer anderen äquivalenten Fehlerbehandlung wie beispielsweise in US-Patent Nr. 5,418,752 beschrieben, könnten Verfahren zum Reduzieren von Rauschen, das in dem mesoskopischen Bereich zwischen dem makroskopischen und dem mikroskopischen Bereich entsteht, für Speicher Vorteile bringen.
  • Erfindungsgemäß umfasst ein Verfahren zum Betreiben eines nichtflüchtigen Speichers das Anlegen eines Satzes von Spannungen (Vaper, Vper) an eine Speichereinheit des nichtflüchtigen Speichers während eines Intervalls (t) und das Bestimmen der Leitungscharakteristika (I, VBL) der Speichereinheit in Reaktion auf den Satz von Spannungen, wobei der Satz von Spannungen einen Lesespannungszustand (Vaper) sowie eine zeitlich variierende Anregungsstimulus(Vper)-Komponente, die sich von dem Lesespannungszustand unterscheidet, umfasst.
  • Das erfindungsgemäße Verfahren kann genutzt werden, um den Dateninhalt eines nichtflüchtigen Speichers zu lesen, wobei bei dem Verfahren das Intervall ein Leseintervall darstellt, die gemessene Charakteristik einen Parameterwert darstellt, der mit dem Dateninhalt der Speichereinheit des Speichers während des Leseintervalls in Zusammenhang steht und den Beitrag einer Rauschkomponente beinhaltet, und wobei der während des Leseintervalls an die Speichereinheit des Speichers angelegte Pegel des Stimulus den Parameterwert beeinflusst, wodurch der Beitrag der Rauschkomponente reduziert wird.
  • Ein nichtflüchtiger Speicher entsprechend der Erfindung umfasst eine Speichereinheit, einen Leseverstärker, der mit der Speichereinheit verbunden ist, um den Zustand der Speichereinheit unter Ansprechen auf einen Satz Lesespannungen (Vaper, Vper) zu bestimmen, und Treiber, die mit der Speichereinheit verbunden sind, um den Satz Lesespannungen an die Speichereinheit anzulegen, wobei der Satz Lesespannungen umfasst: einen Lesespannungszustand (Vaper) und einen zeitlich variierenden Anregungsstimulus-Spannungszustand (Vper), wobei sich der zeitlich variierende Anregungsstimulus-Spannungszustand von dem Lesespannungszustand unterscheidet.
  • Gemäß der vorliegenden Erfindung werden Verfahren zum weiteren Reduzieren des beim Lesen eines nichtflüchtigen Speicherbauelements inhärenten Betrags an Rauschen dargelegt, wobei ein zeitlich variierender Anregungsstimulus, nachfolgend als "episodischer Stimulus" bezeichnet, als Teil des Leseprozesses an einen oder mehrere Anschlüsse der Zelle angelegt wird. Zusätzlich zu den als Teil des Leseprozesses normalerweise an die Zelle angelegten Spannungspegeln kann eine zeitlich variierende Spannung an die Zelle angelegt werden. Bei einer Gruppe exemplarischer Ausführungsformen wird ein einzelner Satz oder werden mehrere Sätze alternierender Spannungen an einen oder an mehrere Anschlüsse einer Speicherzelle mit Floating-Gate unmittelbar vor der Signalintegrationszeit eines Leseprozesses oder während dieser angelegt. Bei anderen Ausführungsformen kann eine beliebige andere reproduzierbare externe oder interne Anregung angewandt werden, die wiederholbar ist und deren gemittelte Wirkung (von einer Integrationszeit zur nächsten Integrationszeit) hinreichend konstant bleibt, sodass sich insgesamt ein Rauschreduktionseffekt ergibt. Andere Anregungsstimuli, die insgesamt eine Rauschreduktionswirkung haben können, sind extern oder intern erzeugte Photonen, Phononen und Magnetfelder.
  • Weitere Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung spezieller repräsentativer Ausführungsformen deutlich werden, die beispielshalber angegeben werden und bei denen auf die beigefügten Zeichnungen Bezug genommen wird, wobei die
  • 1A–D Beispiele des Rauschverhaltens bei der gemessenen Stromstärke einer Speicherzelle zeigen.
  • Die 2A–C sind schematische Darstellungen einer Grenzflächenzustand-Einfangstelle bei einer Speicherzelle mit Floating-Gate.
  • 3 zeigt eine vereinfachte Ausführungsform der vorliegenden Erfindung.
  • Die 4A–D zeigen eine spezielle Ausführungsform einer Speicherzellenstruktur.
  • Die 5A–C veranschaulichen zwei spezielle Leseprozesse.
  • 6 zeigt eine weitere Ausführungsform einer Speicherzellenstruktur.
  • Die 7A–C veranschaulichen Leseprozesse für die Struktur aus 6.
  • Die Speicherkapazität von nichtflüchtigen Halbleiterspeichern hat sich sowohl durch die Verringerung der physischen Größe der einzelnen Komponenten der Schaltungen, welche die Speicherzelle umfassen, als auch durch Erhöhung der Menge an Daten, die in einer einzelnen Speicherzelle gespeichert werden können, vergrößert. Beispielsweise können Bauelemente wie solche, die in den US-Patenten 5,712,180 und 6,103,573 sowie in den US-Patenten 6,426,893 und US 6,522,263 beschrieben sind, die alle an die SanDisk Corp. übertragen sind, vier oder mehr logische Bits pro physikalischem Speichertransistor mit Floating-Gate speichern. Für den Fall von 4 logischen Bits wird es bei diesem Speicher erforderlich sein, dass auf jedem Floating-Gate einer von sechzehn möglichen Speicherzuständen kodiert werden kann. Jeder einzelne dieser Speicherzustände entspricht einem eindeutigen Wert oder genauer einem schmalen Bereich von Werten für gespeicherte Ladung auf dem Floating-Gate, der hinreichend von den Ladungsspeicher-Wertebereichen der benachbarten Zustände getrennt ist, um diesen deutlich von den benachbarten Zuständen wie auch sämtlichen anderen Zuständen zu unterscheiden. Dies gilt sowohl für einen normalen Lesevorgang als auch für einen Verifizierungslesevorgang, der als Teil eines Programmiervorgangs erfolgt.
  • Eine Reihe von Verfahren zum Lesen von Speicherzellen sind in US-Patent 6,538,922 und in US-Patent 6,747,892 beschrieben, die an die SanDisk Corp. übertragen sind. Die erste dieser Anmeldungen beschreibt das Lesen des Inhalts der Speicherzelle mit einer Auflösung von 7 Bit oder höher zur Nutzung in einem 4-Bit-Speicher. Wenn diese Anzahl von Pegeln in einem Fenster von 3 Volt der Betriebsspannungen enthalten ist, wie es bei Niederspannungsbauelementen zu finden ist, führt dies zum Erfordernis einer Auflösungsfähigkeit von ungefähr 25 mV und einem Abstand von 200 mV von Zustand zu Zustand. In diesem Bereich können Rauschpegel, die früher akzeptabel waren, nun dazu führen, dass der Zustand der Zelle mit einem Fehler von einem oder mehreren Zustandspegeln gelesen wird.
  • Die 1A–D stellen Beispiele für Rauschfluktuationen beim Lesen einer Speicherzelle dar. 1A zeigt den Fall, bei dem der Wert eines bestimmten Parameters, der für den Zustand der Speicherzelle kennzeichnend ist, in diesem Fall die Stromstärke I(t), um einen gewissen Mittelwert <I> schwankt. In diesem Fall kann, wenn die Signalentwicklungszeit um ein Mehrfaches länger als die typische Zeitskala der Schwankungen ist, ein relativ rauschfreier Wert für den Zustand der Zelle bestimmt werden. Die Signalentwicklungszeit stellt das Zeitintervall dar, über welches die Messgröße, die für den Zustand der Zelle kennzeichnend ist, entwickelt wird. Die Messgröße kann der Wert der Zellenansteuerstromstärke sein, die Schwellspannung der Zelle, der in einer festen Zeitspanne erzeugte Spannungsabfall der Bitleitung oder die Zeitspanne, die zum Erzeugen eines festen Betrages des Spannungsabfalls an der Bitleitung erforderlich ist. Einige Verfahren zum Bestimmen eines relativ exakten Wertes für den Zustand der Zelle sind in US-Patent Nr. 6,044,019 beschrieben, aus welchem 1A angepasst übernommen ist.
  • Weitere Leseverfahren, die weitergehend mit diesen anderen Verfahren kombiniert werden können, sind in einem gleichzeitig anhängigen US-Patent mit dem Titel "Reducing the Effects of Noise in Non-Volatile Memories Through Multiple Reads" von Carlos J. Gonzalez und Daniel C. Guterman beschrieben, das gleichzeitig mit der vorliegenden Anmeldung eingereicht worden ist und als US 6,621,739 erteilt worden ist. Da mit diesen anderen Verfahren Rauschkomponenten mit unterschiedlichen Charakteristika behandelt werden können, sollten diese als einander und die vorliegende Erfindung ergänzend betrachtet werden.
  • In einigen Fällen ist festgestellt worden, dass das Rauschen betragsmäßig nicht um einen einzigen Mittelwert herum normalverteilt ist, sondern eine bimodale Charakteristik zu haben scheint, wie etwa in den 1B, 1C und 1D gezeigt ist und in dem im Hintergrund-Abschnitt zitierten Dokument [1] diskutiert wird. Die 1B und 1C zeigen das Beispiel der gemessenen Stromstärke von einer Speicherzelle, bei welcher die Stromstärke um einen Wert von beispielsweise 1 μA schwankt, aber mit einer Anzahl von Spitzen mit ungefähr gleichem Betrag von beispielsweise 0,10 μA. in 1B liegen die Spitzen bei einer höheren Stromstärke, ausgehend von einem Basiswert, in 1C liegen die Spitzen bei einer niedrigeren Stromstärke, und in 1D weisen die durch die Rauschquelle bestimmten höheren und niedrigeren Leitungsgrade vergleichbare Zeitcharakteristiken auf. In allen drei Fällen schwankt die Dauer dieser stochastisch. Sowohl während der Zeit der Spitzen als auch im Zeitraum zwischen diesen existiert zusätzlich Rauschen der in 1A zu sehenden Art. Da die Baugröße von Speicherbauelementen fortlaufend geschrumpft ist, sind nicht-makroskopische Effekte, wie beispielsweise Effekte durch ein einzelnes Elektron oder Quanteneffekte, zunehmend wichtig geworden und verschlimmern die Probleme mit Rauschen durch das Eintragen dieser kurzzeitigen Spitzen, die im mesoskopischen Bereich entstehen. Der Betrag und der Schwankungsbereich der Dauer der Spitzen werden von dem speziellen Mechanismus, durch den diese entstehen, abhängen.
  • Wenn die Dauer der Spitzen im Vergleich zu der Integrationsperiode (d. h. der Signalentwicklungszeit) des Leseprozesses kurz genug ist, wie beispielsweise in US-Patent 6,044,019 beschrieben ist, oder wenn die Spitzen häufig genug auftreten, sodass während jeder Integrationsperiode grob statistisch betrachtet die gleiche Anzahl von Rauschspitzen vorhanden sind, kann die zeitlich mittelnde Integrationszeit bewirken, dass der Einfluss des Rauschens vernachlässigbar wird. Es ist jedoch festgestellt worden, dass in einigen Fällen eine Speicherzelle Rauschen mit charakteristischen Zeitkonstanten aufweisen kann, die mit Zeitspannen vergleichbar sind oder wesentlich länger sind als diejenigen, über welche sich praktische Integrationsperioden erstrecken. In diesem Fall kann das Rauschen einen inakzeptabel starken Einfluss auf den resultierenden Lesewert haben. Wenn beispielsweise, Bezug nehmend auf 1D, die Integrationsperiode vergleichbar mit der typischen Zeit ist, während der sich ein Rauschereignis manifestiert (z. B. sich eine höhere Stromstärke ergibt) oder kleiner als diese ist, wird es typischerweise zwei unterschiedliche Lesewerte geben, in Abhängigkeit davon, zu welchem Zeitpunkt der Lesevorgang erfolgt. Dadurch kann die Auflösung, mit welcher der Dateninhalt der Zelle gelesen werden kann, stark eingeschränkt sein.
  • Betrachten wir zum Beispiel eine Klasse von Anwendungen im Zusammenhang mit Flash-Speicher-Zellen. Bei der Beobachtung von Transistorrauschen an Transistoren verschiedener Größen und Typen (sowohl Flash-Zellen unterschiedlicher Generationen als auch NMOS-Transistoren) ist beobachtet worden (man vergleiche beispielsweise das Dokument [1] aus dem Hintergrund), das die Stärke des Rauschens umgekehrt proportional zur Breite des Transistors ist und auch in analoger Weise mit der Länge des Transistors in Beziehung gesetzt werden kann, sodass das Rauschen mit der Skalierung des Transistors zunimmt. Die Schwellspannung, VTH, eines Transistors kann einige Male gelesen werden, und durch jeweiliges Messen der verschiedenen Werte für VTH, wenn die Messung erfolgt, können die Folgen des Transistorrauschens untersucht werden. Um VTH mithilfe eines Halbleiter-Parameteranalysators zu messen, können verschiedene Werte für die Gate/Steuergate-Spannung, VG, überstrichen werden, um nach demjenigen Wert für VG zu suchen, der zu einem vorgegebenen Wert einer Drain-zu-Source-Stromstärke führt (z. B. 1 μA). Wenn die Messung für VTH oft wiederholt wird, werden anhand jeder Messung geringfügig unterschiedliche Werte für VTH festgestellt. Es lässt sich außerdem beobachten, dass bei Nutzung längerer Integrationszeiten und/oder bei Überstreichen von VG mit kleineren Schritten das Rauschen nicht notwendigerweise oder merklich reduziert wird. Alternativ können an sämtliche Transistoranschlüsse feste Spannungen angelegt werden, um zahlreiche (z. B. tausende) wiederholte DC-Stromstärkemessungen vorzunehmen. Insgesamt bleibt die Stromstärke im Groben konstant. Wenn jedoch mit einer feinen Auflösungsskala beobachtet wird, werden Schwankungen erkannt, die oft inakzeptable Grade an Rauschen sowohl bei analogen Bauelementen als auch bei nichtflüchtigen Mehrpegel-Speicherzellen darstellen, insbesondere wenn die Anzahl der Speicherpegel 8 oder mehr beträgt (d. h. drei oder mehr Bits pro Zelle). Es lässt sich feststellen, dass ein Bruchteil der Speicherzellen in einem Speicherarray rauschfrei ist. Dies ist eine Folge der Rauschquellenpopulation bei einer großen Stichprobe von Bauelementmessungen, die tendenziell einer Normalverteilung mit einer charakteristischen Standardabweichung entspricht. Bei einem Bauelement mit einem Verhalten, wie es in den 1B und 1C gezeigt ist, werden die Transistoren ein Rauschen zeigen, das normalverteilt ist, zuzüglich einiger Stromstärkewerte, die aus der Normalverteilung herausfallen, welche den schmalen Rauschspitzen entsprechen; und bei einem Bauelement mit einem Verhalten, wie es in 1D gezeigt ist, wird das Rauschen eine Verteilung aufweisen, die eher einer bimodalen als einer Normalverteilung entspricht. Bei bestimmten Stromstärkewerten (entsprechend einem speziellen Gatespannungswert) sind viele Transistoren relativ rauschfrei, und bei anderen Stromstärkewerten zeigen sie mehr Rauschen. Einige Transistoren sind bei den meisten Stromstärkewerten rauschbehaftet.
  • Beim Beispiel einer Flash-Zelle könnte zumindest eine Quelle für dieses Rauschen in so genannten Interface State Traps, (IST-Grenzflächenzustand-Einfangstellen) bestehen. Wenngleich die Verfahren gemäß der vorliegenden Erfindung zum Reduzieren von Rauschen aus vielen Quellen in vielen unterschiedlichen Systemen angewandt werden können, soll der IST-Fall etwas detaillierter diskutiert werden, um zu zeigen, wie mit diesen Verfahren Rauschen reduziert werden kann, das aufgrund eines bestimmten Mechanismus entsteht.
  • Nimmt man die übliche Benennung zur Grundlage, die zum großen Teil gemäß dem Stand der Technik praktiziert wird (man vergleiche beispielsweise das Dokument [2] aus dem Hintergrund), so wird der Begriff Interface State Traps locker verwendet. Streng genommen umfasst das, was hier als Grenzflächenzustände (Interface States) bezeichnet wird, nicht nur Grenzflächenzustände, die unmittelbar auf der Grenzfläche Si/SiO2 liegen, sondern auch Randeinfangstellen, die sich in dem Oxid und bis zu 30 Å bis 40 Å von der Grenzfläche entfernt befinden. Elektrisch gesehen stellen sowohl Grenzzustände als auch Grenzflächenzustände (entsprechend der strikten Nomenklatur) umschaltende Zustände dar, wogegen tiefe Oxidfallen feste Zustände darstellen. Umschaltende Zustände können bisweilen durch ein Elektron belegt sein und können zu anderen Zeitpunkten leer sein, wogegen feste Zustände bei normalen Betriebstemperaturen tendenziell ihren Zustand über lange Zeiträume hin beibehalten. Beim standardmäßigen CMOS-Prozess und beim Prozess für eine EEPROM-Zelle ist es typisch, den Wafer einem Wasserstofftemperprozess zu unterziehen. Im Ergebnis des Wasserstofftemperprozesses kann die Dichte von Grenzflächenzustand-Einfangstellen an der Grenzfläche zwischen dem Substrat und dem Floating-Gate-Oxid typischerweise auf bis zu 1 × 1010 cm2/eV reduziert werden. Da die Bandlücke von Silicium ungefähr 1 eV beträgt, kommt dieser dem Stand der Technik entsprechende geringe Wert für die Dichte von Grenzflächenzustand-Einfangstellen (ISTs) im Mittel 1 IST unter dem Gate jedes Transistors für ein Gate mit einer Länge von 0,1 μm und einer Breite von 0,1 μm gleich. Das bedeutet, dass die Mehrzahl der Flash-Speicher-Zellen, bei denen die Ausdehnung des aktiven Kanals momentan geringfügig größer als 0,1 μm ist, von einer oder mehreren ISTs befallen ist. Folglich wird es, egal wie groß der Wert für den vorgegebenen Betrag der Drain/Source-Stromstärke ist, welcher der Definition von VTH entspricht (typischerweise im breiten Bereich von 400 pA bis 2 μA) tendenziell immer einige Transistoren geben, die bei jedem beliebigen gewählten Wert für die Stromstärke ein IST-getriebenes Rauschen zeigen.
  • Die Quelle der Art von Rauschen, der sich die vorliegende Erfindung zuwendet, ist häufig mikroskopisch (z. B. einzelne Atomdefekte, Grenzflächeneinfangstellen und freie Bindungen – man vergleiche Dokument [2] des Hintergrundabschnitts, S. 5060 ff.). Die Einflussbereiche dieser mikroskopischen Defekte sind mesoskopisch in dem Sinne, dass die elektrischen Feldlinien, die von einer geladenen Einfangstelle ausgehen, sich über mesoskopische Distanzen hin erstrecken (z. B. über Hunderte von Ångstroms – man vergleiche Dokument [3] des Hintergrund-Abschnitts, 4, S. 1032). Da elektronische Bauelemente auf Sub-Mikrometer-Dimensionen miniaturisiert sind, werden die Effekte von zufälligen Einfang-/Freigabe-Ereignissen bedeutsamer, wenn die Dimensionen der Bauelemente mit den mesoskopischen Dimensionen der Einflussbereiche dieser stochastischen mikroskopischen Phänomene vergleichbar werden.
  • Ein Grund dafür, dass durch die Verfahren gemäß der vorliegenden Erfindung das Rauschen reduziert wird, kann in Folgendem bestehen: Durch Anlegen eines variierenden Signals wird die Speicherzelle über kürzere Intervalle viel härter angeschaltet als im Vergleich zum Lesen bei Gleichspannung (DC). Das Lesesignal wird während der hohen Werte des Anregungsstimulus entwickelt, und während dieser kurzen Intervalle wird die Speicherzelle viel härter angeschaltet, indem die Zelle in eine starke Inversion getrieben wird. Die Ladungsdichte in dem Kanal ist bei starker Inversion höher. Das bedeutet, dass die Ladung der Inversionsschicht effektiver die Feldlinien, die von einer geladenen Einfangstelle auf der Grenzfläche SiO2/Si oder nahe dieser ausgehen, abschirmen kann. Außerdem gilt, je stärker die Inversion ist, desto dicker ist die Inversionsschicht und desto größer ist diese Komponente des Drain-zu-Source-Stroms, der in tieferen Regionen von der Grenzfläche aus fließt. Diese tieferen Ströme werden in größerem Ausmaß von den zufälligen Einfang-/Freigabe-Ereignissen an der Oberfläche abgeschirmt.
  • Die 2A und 2B stellen vereinfachte schematische Darstellungen einer Grenzflächenzustand-Einfangstelle in einem generischen Floating-Gate-Transistor dar. Diese Figuren zeigen einen Floating-Gate-Speicher von der Seite in 2A und von oben in 2B. Diese zeigen ein Steuergate (Control Gate) CG 201 angeordnet über einem Floating-Gate 203, das sich wiederum über dem Kanal des Substrats 205 befindet. Wenn Source S und Drain D vorgespannt sind und eine Spannung an das Steuergate angelegt wird, fließt ein Strom zwischen Source und Drain, dessen Stärke durch die auf dem Floating-Gate gespeicherte Menge an Ladung bestimmt wird. Von oben betrachtet hat die Kanalfläche unter den beiden Gates eine Breite W und eine Länge L.
  • Die Fläche zwischen dem Floating-Gate FG 203 und dem Substrat 205 wird von dem Floating-Gate-Dielektrikum eingenommen. Die Grenzfläche zwischen dem Dielektrikum und dem Substrat führt zu einer Diskontinuität der Struktur auf jeder Seite der Grenzfläche, die zu einer Stelle für eine Grenzflächenzustand-Einfangstelle führen kann. Die Verteilungsdichte solcher Einfangstellen in der Richtung senkrecht zur Oberfläche lässt sich als grob gaußsche Verteilung mit Zentrierung an der Grenzfläche feststellen (man vergleiche das Dokument [4] aus dem Hintergrund-Abschnitt, 2). Eine Darstellung einer solchen Stelle ist in den 2A und 2B bei 211 gezeigt.
  • Wenn eine Stelle von einem Elektron belegt ist, führt das aufgrund der Elektron-Elektron-Abstoßung zu einer Coulomb-Barriere, die sich in den Kanal hinein erstreckt. Infolgedessen reduziert sich die effektive Kanalbreite um einen Betrag ΔW. Zum Beispiel entsprechen die Spitzen bei den stochastischen Peaks aus 1B dem Elektronen-Freigabezustand, und das Basis-Stromstärkeniveau entspricht dem eingefangenen Zustand. Die Lebensdauer eines Einfangzustands steht mit dem Abstand der Einfangstelle von dem nächstliegenden Leiter in Zusammenhang (man vergleiche Dokument [1], Gleichung 5). In der derzeitigen Literatur gibt es weiterhin Debatten zum Thema der Quelle für die Änderung der Stromstärke, die sich durch Einfang- oder Freigabeereignisse ergibt. Die Änderung kann als Änderung der effektiven Mobilität modelliert werden, als eine Änderung der Ladungsträgerkonzentration in der Inversionsschicht oder als beides (man vergleiche die Dokumente [1], [5]). Man könnte die Änderung der Stromstärke auch als Resultat der Änderung der effektiven Breite, Länge und/oder des elektrischen Feldes modellieren. Ein exakteres Modell würde ein komplexes dreidimensionales Bauelement berücksichtigen, das bei dem derzeitigen Skalierungsgrad drastisch durch den Belegungszustand einer einzigen Einfangstelle beeinflusst wird. Der Ladungszustand der Einfangstelle kann jeden Term, der in der Gleichung für die Stromstärke des Bauelements auftritt, beeinflussen (z. B. ID = W μeff q Ninv Ex aus Dokument [5], Gleichung 1). Selbst die Gleichung für die Stromstärke, die für ein kleines Bauelement gültig sein mag, das defektfrei ist, ist möglicherweise nicht mehr gültig für das gleiche kleine Bauelement, wenn dieses durch eine Einfangstelle beeinträchtigt ist, deren Zustand die Stromstärke des Bauelements ändert. Bei Gleichungen, die typischerweise genutzt werden, um die Stromstärke eines Bauelements zu modellieren, wird eine einheitliche Struktur des Bauelements in einer oder mehreren Dimensionen angenommen. Wenn der Einflussbereich des Defekts mit den aktiven Dimensionen des Bauelements vergleichbar ist, werden ansonsten gültige Annahmen und Gleichungen ungültig. Für eine Zelle mit mehreren Einfangstellen werden sich die Effekte jeder Stelle dem Basisniveau überlagern.
  • Das Verhalten einer gegebenen Einfangstelle wird von den Vorspannungsbedingungen abhängen, die zum Lesen der Zelle genutzt werden. Wie schematisch in 2C gezeigt ist, ist die Einfangstelle 211 kapazitiv mit Source (S), Drain (D), dem Substrat (Sub) und dem Gate (G) gekoppelt, wobei die Kopplung des Steuergates zu der Einfangstelle typischerweise über ein dazwischen liegendes Floating-Gate besteht. Die Einfangstelle kann in unterschiedlichem Maße durch Änderung des Pegels an jedem dieser Anschlüsse beeinflusst werden. Viele Auswirkungen der Einfangstellen können als leitfähige Inseln modelliert werden, wie eingehender in Dokument [6] diskutiert ist.
  • Bei einer exemplarischen Ausführungsform wird unmittelbar vor der Signalentwicklungszeit (Integrationszeit) des Leseprozesses oder während dieser eine alternierende Spannung an einen oder mehrere Anschlüsse des Bauelements angelegt. Weitere externe Anregungen, die wiederholbar sind und deren mittlere Wirkung (von einer Integrationszeit zur nächsten Integrationszeit) konstant bleibt, können bei anderen Implementierungen genutzt werden. Das allgemein bekannte Phänomen des Quantentunnelns stellt den für den Einfang-/Freigabevorgang verantwortlichen Mechanismus an tieferen Randeinfangstellen dar, deren Verbindung zu dem nächstliegenden Leiter schwach genug ist, um eine Ladungslokalisierungswirkung zu gewährleisten. Was den Widerstand gegenüber dem Tunneln betrifft, so bedeutet dies, dass der Tunnelwiderstand größer sein muss als das Widerstandsquantum RQ = h/(2e2) = 12,9 kΩ bei Barrieren dünner als 4 nm, wobei der dominante Tunnelmechanismus das direkte Tunneln darstellt, wie es beim Einfangen/Freigeben an lokalen Randeinfangstellen der Fall ist. Viele der tieferen Oxid-Einfangstellen sind ebenfalls weniger als 4 nm von dem nächstliegenden Leiter oder der nächsten Halbleitergrenzfläche entfernt. Einige Beispiele für den nächstliegenden Leiter/die nächstliegende Halbleitergrenzfläche sind der Kanal, die Unterseite des Floating-Gate oder die Unterseite des Auswahlgate. Ein zeitlich variierendes Anregungssignal kann Rauschen reduzieren, wenn es gelingt, den diskreten Energiezustand der einzelnen Einfangstelle/des Defekts/der Verunreinigung zu dem Quasi-Fermi-Niveau (FN,P) des Kommunikationspunkts des nächstliegenden Leiters um einige wenige kBT in jedem Zyklus des Anregungssignals zu verschieben, wobei kB die Boltzmann-Konstante ist und T die Temperatur ist. Dies gilt, weil, wenn die für die Übertragung von Elektronen über die Barriere erforderliche Energie kleiner als kBT wäre, eine solche Einfangstelle dann sehr kurze Zeitkonstanten besitzen würde, wodurch die Zustände während jeder gegebenen Integrationszeit häufig umschalten würden und dadurch nicht wesentlich zum Rauschen beitragen. Dies basiert auf dem Zeitmittelungsprinzip des Zentralen Grenzwertsatzes, der später ausgeführt wird. Der Kommunikationspunkt zu dem nächstliegenden Leiter ist derjenige Punkt in dem Kanal, auf dem Floating-Gate, dem Auswahlgate oder dem Steuergate, welcher nahe genug der Einfangstelle liegt, sodass ein Elektronentunneln zwischen der Einfangstelle und diesem Punkt auftreten kann. Bei den meisten Anwendungen sollte eine Energieverschiebung von ±3 kBT ausreichend sein.
  • Wenn die Barriere nicht dick genug ist oder die Energiebarriere nicht hoch genug ist (d. h. wenn der Widerstand kleiner als RQ ist), dann stellt das Tunneln möglicherweise nicht den Mechanismus der Elektronenkommunikation des Defekts mit der nächstliegenden Elektrode dar. Dies kann für die Randeinfangstellen zutreffen, die sehr nahe der Grenzfläche liegen, oder für diejenigen, die auf der Halbleiterseite der Grenzfläche liegen. Es sollte auch erwähnt werden, dass für solche Einfangstellen, selbst wenn möglicherweise keine physikalische Barriere existiert, die einen hohen Widerstand bietet, die Energiebarriere aus der Energie resultieren kann, die erforderlich ist, um die Ladung auf eine Potentialsenke atomarer Dimensionen einzugrenzen. Mit anderen Worten ist es möglich, dass keine isolierende(n) Atomschicht(en) zwischen dem Defekt und der nahe liegenden Elektrode vorhanden ist/sind; aber selbst in einem solchen Fall kann Energie erforderlich sein, um ein Elektron an die Defektstelle zu bringen oder um ein Elektron von der Defektstelle zu entfernen. In einem gegebenen System kann diese erforderliche Energie aus einem oder beiden von zwei unterschiedlichen Phänomene resultieren, nämlich der Größenquantisierung und der Ladungsquantisierung. Die Größenquantisierung gewinnt Bedeutung, wenn die Abmessungen einer Potentialsenke mit der Fermi-Wellenlänge der Elektronen in der Senke vergleichbar werden. Die Ladungsquantisierung gewinnt Bedeutung, wenn die Kapazität eines Defekts so klein wird, dass die Schwellenenergie der Coulomb-Barriere = (e2/2C) = der minimalen kapazitiven Energie, die beim Hinzufügen eines Elektrons zu einem System aus N Teilchen zu überwinden ist (Dokument [7], Gleichung 10) größer wird als kBT, wobei C die Gesamtkapazität der Einfangstelle zu der Außenumgebung ist. Wenngleich das Konzept der Kapazität normalerweise als räumlich nicht aufgelöster Parameter genutzt wird, der makroskopischen Systemen zugeordnet wird, kann die Kapazität auch in einem mikroskopischen Regime bis herunter auf atomares Niveau genutzt werden, wie in Dokument [7] beschrieben ist. Für den mikroskopischen Grenzfall kann die Kapazität als die Menge an Arbeit pro Ladungseinheit, ΔV, definiert werden, die erforderlich ist, um eine festgelegte Ladungsmenge, ΔQ, aus dem Vakuumniveau in das fragliche System zu bringen, wie in Dokument [7] beschrieben ist.
  • Im Allgemeinen sind für Elektronentunnelphänomene zwei Leiter erforderlich, die durch einen dünnen Isolator getrennt sind. Die beiden Seiten des Tunnelpfades, durch den Rauschen entsteht, sind die Einfangstelle/der Defekt selbst sowie irgendein anderer Leiter oder Halbleiter, beispielsweise eine weitere Einfangstelle, der Kanal eines Transistors, Drain, Source, ein Gate oder die leitfähige Seite der Grenzfläche Isolation/Halbleiter (z. B. die Seitenwand eines Flachgrabenisolationsbereichs (STI-Bereichs)). Grenzflächeneinfangstellen oder Randeinfangstellen entlang des Transistorskanals, insbesondere jene, die den Engstellen für Ströme näher liegen, tragen häufig hauptsächlich zum Rauschen des Transistors bei. In Abhängigkeit vom Typ des Transistors kann der Engpass für den Strom entlang des Kanals in der Nähe der Source-Seite oder im Falle der Ausführungsformen aus den 4A–D in der Lücke zwischen dem Floating-Gate und dem Auswahlgate liegen. Bei Raumtemperatur sind 6 kBT 156 mV. Um die Quasi-Fermi-Niveaus auf den beiden Seiten des Tunnelpfades um 156 mV zu versetzen, sind viel höhere Spannungsauslenkungen an einer nahe liegenden Elektrode erforderlich. Für den Fall von Flash-Speicher-Zellen kann das Steuergate die Elektrode der Wahl zum Anlegen des Wechselspannungs(AC)-Anregungssignals sein. Betrachten wir ein AC-Signal mit einer Amplitude von 1 V, das an das Steuergate angelegt wird. Von diesem 1 V kommt nur eine Amplitude von 0,5 V an dem Floating-Gate an (bei Annahme eines Kopplungsverhältnisses von Steuergate zu Floating-Gate von 50%). Für eine Einfangstelle auf der Grenzfläche, die sich in einer Tiefe von beispielsweise 1 nm in dem Oxid und 7,5 nm entfernt von dem Floating-Gate befindet (bei Annahme einer Kanaloxiddicke von 9,5 nm), beträgt der kapazitive Kopplungsgrad des Floating-Gate zu der Einfangstelle, die als sphärischer Leiter mit einem Radius von 5 Å modelliert wird, 10,4%. Dieses Ergebnis wurde mit einer Lösungssoftware für 3D-Poisson-Gleichungen mit dem Namen "Raphael", die von der Avanti Corp. vertrieben wird, erhalten. Die Kapazität zwischen Einfangstelle und Kanal wurde zu 2,56 × 10–19 F berechnet, die Kapazität zwischen Einfangstelle und Floating-Gate wurde 2,96 × 10–20 F berechnet, und die Gesamtkapazität der Einfangstelle wurde zu 2,85 × 10–19 F berechnet. Der Radius von 5 Å für die Einfangstelle stellt lediglich eine fundierte Vermutung dar. Außerdem mag die Annahme, dass die relative Dielektrizitätskonstante des Oxids einen konstanten Wert von 3,9 darstellt, in folgenden Sinne nicht gültig sein: die wenigen Atomlagen zwischen der Einfangstelle und dem Kanal können aus SiOx (im Gegensatz zu SiO2) bestehen. SiOx weist einen geringeren Gehalt an elementarem Sauerstoff auf als SiO2, wobei es einige Sauerstoff-Leerstellen aufweist. SiOx kann eine andere relative Dielektrizitätskonstante als SiO2 besitzen. Darüber hinaus kann die Poisson-Gleichung bei solchen kleinen Dimensionen ihre Gültigkeit verlieren. Bei Nutzung der vorstehenden Werte für die Kapazität ergibt sich, dass von einer Steuergate-Amplitude von 1,0 V nur 50 mV an der Einfangstelle ankommen. Da auch das Kanalpotential durch das an das Steuergate angelegte AC-Signal verändert wird, wird ein beträchtlicher Anteil der Amplitude des Signals verschwendet, da es nicht funktioniert, mit dieser eine Spannungsdifferenz zwischen der Einfangstelle und dem Kanal zu erzeugen. Zieht man dies in Rechnung, so wird sich die berechnete Spannung lediglich auf unter 50 mV verringern. Durch die Ineffizienzen beim Anlegen der erforderlichen Spannungsauslenkungen an die Rauschquellen (mit dem Ziel, die Potentialdifferenz zwischen den beiden Seiten der Tunnelbarrieren zu verändern) kann typischerweise das Anlegen von hohen Spannungsauslenkungen (im Bereich von mehreren Volt) notwendig sein, die an einen oder mehrere gegebene Anschlüsse angelegt werden, damit sich eine effektive Rauschunterdrückung ergibt. Das in der vorliegenden Anmeldung offenbarte Rauschreduktionsverfahren bleibt selbst dann gültig, wenn die Potentialbarriere zwischen der Einfangstelle und der nächstliegenden Elektrode derart beschaffen ist, dass Elektronen durch irgendeinen anderen Mechanismus als Tunneln an die Einfangstelle und von dieser weg gelangen. Das Konzept des Tunnelns ist nützlich beim Erklären der Tatsache, dass sich die mit dem Einfangen/Freigeben zusammenhängenden Zeitkonstanten über viele Größenordnungen hin erstrecken, die von weniger als einer Mikrosekunde bis zu vielen Jahren reichen.
  • Weitere Beispiel für episodische Anregungsstimuli, die insgesamt eine Rauschreduzierungswirkung haben können, sind extern oder intern erzeugte Photonen, Phononen und Magnetfelder. Die Rauschquellen, denen sich die vorliegende Erfindung zuwendet, sind von oft von mikroskopischer Natur, indem sie Einfangstellen und atomare Defekte in irgendeinem physischen Bereich des Bauelements umfassen. Durch stochastisches Elektron/Loch-Tunneln kann sich der Zustand einer Einfangstelle ändern. In Abhängigkeit von deren Position wird der Leerstand oder die Belegung einer Einfangstelle das Verhalten des Bauelements beeinflussen. Da Bauelemente auf mesoskopische Dimensionen und darunter verkleinert werden, werden die Effekte selbst einer einzigen Einfangstelle zunehmend bedeutsamer. Bei zukünftigen Generationen können diese Effekte zu einem solch dominanten Teil des Verhaltens des Bauelements werden, dass möglicherweise selbst ein zuverlässiger binärer Betrieb sehr kleiner Bauelemente nicht möglich ist. Wenn die mit dem Ändern des Zustands einer Einfangstelle verknüpften Zeitkonstanten in der Größenordnung der Signalintegrationszeit liegen oder länger als diese sind, werden die stochastischen Zustandsübergänge einer Einfangstelle eine Quelle für Rauschen darstellen. Wenn jedoch ausreichend starke Stimuli an einer Einfangstelle bereitgestellt werden können, um deren Zustand bedarfsweise zu ändern, wird durch Anlegen mehrerer Stimuli an die Einfangstelle während einer einzigen Signalintegrationszeit die Einfang stelle gezwungen, während jeder Integrationszeit mehrere unabhängige Entscheidungen zu treffen. Dies kann zu einem verringerten Rauschen des Bauelements führen, da jede Messung aus mehreren unabhängigen Teilmessungen bestehen wird. Da Einfangstellen ein gedächtnisartiges Verhalten zeigen, würde eine Alternative zum schnellen Wechsel zwischen Teilmessungen und anregenden Stimuli darin bestehen, zwischen zwei beliebigen Teilmessungen eine Zeitspanne lang zu warten, die länger als die charakteristischen Zeitkonstanten der Einfangstelle ist. Diese Wartezeit kann jedoch in vielen Fällen möglicherweise unvertretbar lang sein.
  • Eine beispielhafte Ausführungsform besteht darin, das System während der Integrationszeit durch Anlegen eines trapezförmigen AC-Signals an das Gate eines NMOS-Transistors anzuregen. In diesem Falle ist die effektive Integrationszeit auf die Zeit beschränkt, während der die Gatespannung hoch ist. Aufgrund des nichtlinearen Verhaltens des Transistors während des größten Teils der Abfallzeit, der gesamten niedrigen Zeit und des größten Teils der Anstiegszeit liegt die Gatespannung unterhalb der Schwellspannung, und der Drain-zu-Source-Strom ist zu gering, um wesentlich zur mittleren Gesamtstromstärke beizutragen. Nehmen wir beispielsweise an, dass während ¾ der Integrationszeit kein Stromfluss vorhanden ist. Um dies zu kompensieren und dennoch die gleiche mittlere Stromstärke wie beim standardmäßigen DC-Fall aufrechtzuerhalten, kann die Gatespannung während der hohen Zeit derart erhöht werden, dass der Wert der Stromstärke während der hohen Zeit 4 mal so groß wie der Wert der DC-Stromstärke ist.
  • Wenn zum Beispiel in einem Integrationsintervall 10 AC-Zyklen vorhanden sind, kann die folgende Situation beschrieben werden: Die Grenzflächen-Einfangstellen, die zum Rauschen beitragen, verhalten sich wie stochastische, unbeständige Mikro-Floating-Gates mit gedächtnisähnlichen Charakteristika. Wenn der Tunnelungswiderstand von der Einfangstelle zu dem Kanal hoch genug ist, kann die mittlere Belegungs-/Leerzeit der eingefangenen Ladung(en) in der Größenordnung der Integrationszeit oder darüber liegen. In einem solchen Fall kann bei aufeinanderfolgenden Messungen der gleiche Wert für den Zustand der Zelle gefunden werden. Bei einer Messung jedoch, die viel später erfolgt (mit einer Verzögerung dazwischen, die länger als die Lebensdauer des momentanen Belegungszustands der Einfangstelle ist), könnte ein anderer Zustand der Zelle festgestellt werden. Die gleiche Idee lässt sich auf eine einzige Signalentwicklungszeit (Integrationszeit entsprechend einem einzigen Verifizierungsvorgang) ausdehnen, und zwar in folgender Weise: Bei einer Ausführungsform werden während einer einzigen Integrationszeit mehrere AC-Signale an das Steuergate einer Flash-Speicher-Zelle angelegt. Wie zuvor erwähnt, ist der hohe Wert dieser Stimuli geringfügig höher als die DC-Lesespannung, der niedrige Wert ist um einige Volt niedriger als der hohe Wert, und die Dauer des niedrigen Werts ist hinreichend lang, dass für den Belegungszustand der Einfangstelle der leere Zustand erzwungen wird, wobei effektiv der Belegungszustand der Einfangstelle während eines Zeitraums des hohen Pegels zu dem Belegungszustand der Einfangstelle während der vorherigen Zeitspanne hohen Pegels randomisiert wird. Auf diese Weise wird eine einzige Signalentwicklungszeit aus mehreren Teil- Integrationszeiten (Zeiten hoher Pegel) zusammengesetzt, während welcher der Zustand der Einfangstelle unabhängig von dem Zustand der Einfangstelle während der vorherigen Teil-Integrationszeit ist. Daher besteht der Zweck der Zeiten mit hohem Pegel darin, insgesamt das Bitleitung-Spannungssignal über die Entladung der Bitleitung zu entwickeln, und der Zweck der dazwischen liegenden Zeiten mit niedrigem Pegel besteht darin, den Zustand der Einfangstelle während der einen Zeitspanne mit hohem Pegel von dem Zustand der Einfangstelle während der nächsten Zeitspanne mit hohem Pegel zu entkoppeln oder zu randomisieren. Bis zum Ende der Zeit mit niedrigem Pegel wird die Einfangstelle in ihren leeren Zustand gezwungen, und bei Anlegen des hohen Spannungswertes an das Steuergate wird die Einfangstelle eine neue Zufallsentscheidung dazu treffen, ob sie belegt wird oder frei bleibt. Da wir gerade nur Einfangstellen berücksichtigen, deren charakteristische Lebenszeiten mit der DC-Integrationszeit vergleichbar sind oder länger als diese sind, kann mit Sicherheit angenommen werden, dass für diese Einfangstellen der Zustand der Einfangstelle während jeder Teil-Integrationszeit üblicherweise für die Dauer dieser Teil-Integrationszeit gleich bleibt. Das Rauschen der zyklusinternen Messungen bleibt in dem Maße korreliert, in dem die Einfang/Freigabe-Lebenszeiten mit der Hoch-Zeit des Signals vergleichbar sind. Andererseits wird das Rauschen zwischen Zyklen nicht korreliert sein, solange der niedrige Wert deutlich niedriger ist als der hohe Wert und die Dauer des niedrigen Pegels mit der Dauer des hohen Pegels vergleichbar ist. Die Verteilung mehrerer AC-Messwerte für gemittelte Stromstärken, die jeweils durch Mitteln der Stromstärke über 10 unkorrelierte AC-Zyklen hin erhalten werden, wird im Vergleich zu der Verteilung der gleichen Anzahl von gemittelten DC-Stromstärkemesswerten, von denen jeder die gleiche Integrationszeit wie im AC-Fall aufweist, eine kleinere Varianz aufweisen.
  • Es ist allgemein bekannt, dass die Varianz des Verhaltens in einer Gruppe, die aus einzelnen Elementen besteht, größer ist als die Varianz des Verhaltens in einer Gruppe, die aus Elementen besteht, die aus einem Ensemble der gleichen Elemente zusammengesetzt sind. Dies wird als Zentraler Grenzwertsatz bezeichnet (man vergleiche S. 954–955 der fünften Edition von "Advanced Engineering Mathematics" von Erwin Kreyszig). Eine Variante einer Reihe von Varianten des Zentralen Grenzwertsatzes lautet folgendermaßen: Es seien X1, X2, ..., Xn unabhängige Zufallvariablen, mit der gleichen Verteilungsfunktion und daher dem gleichen Mittelwert μ und der gleichen Standardabweichung σ. Es sei An = (X1 + X2 + ... + Xn)/n. Dann ist die Zufallsvariable An für den Grenzfall großer n asymptotisch normal. Außerdem ist unabhängig vom Wert für n der Mittelwert von An gleich μ, und die Standardabweichung von An ist gleich (1/√n)σ. Dies impliziert, dass eine Messgröße, die sich aus dem Mittelwert von zum Beispiel 9 unabhängigen Teilmessungen zusammensetzt, eine Standardabweichung aufweisen wird, die dreimal kleiner sein wird als die inhärente Standardabweichung der Verteilung jeder der Teilmessungen. In diesem Zusammenhang sind Standardabweichung und Rauschen austauschbar. Das zentralste und effektivste Konzept, das hier präsentiert wird, ist die Nutzung der Möglichkeit, Rauschen zu reduzieren, indem über mehrere unabhängige Teilmessungen gemittelt wird. Die Spannungsauslenkungen (Anregungsstimuli) an einer beliebigen gewählten Elektrode ausgehend von der DC-Lesespannung für diese Elektrode werden in Abhängigkeit von dem Vorzeichen der Auslenkungen die Einfangstelle vorzugsweise füllen oder leeren. Mit diesem Effekt wird erzwungen, dass die Einfangstelle jedes Mal, wenn die Auslenkung zurück auf den Lesewert geführt wird, eine neue unabhängige Entscheidung bezüglich ihres Belegungszustandes trifft. Wenn Teilmessungen mit diesen randomisierten Spannungsauslenkungen verschachtelt werden, wird jede Teilmessung von dem Rest entkoppelt sein. Somit besteht die wesentliche Rolle der episodischen Anregungsstimuli darin, den Zustand der Einfangstelle während einer Teilmessung von dem Zustand der Einfangstelle während der nächsten Teilmessung zu entkoppeln. Das Vorzeichen der Auslenkung kann positiv oder negativ sein. Eine negative Auslenkung ist möglicherweise einfacher zu implementieren, in dem Sinne, dass das Bringen der Steuergate-Spannung auf einen Wert unterhalb der DC-Lesespannung normalerweise den Zellenstrom in einem n-Kanal-Transistor für die Dauer der negativen Anregungsstimuli abschaltet. Negative Auslenkungen mit einem ausreichend hohen Betrag werden jedoch oft das Anlegen von negativen Spannungen an eine bestimmte Elektrode erfordern, und dies lässt sich in einigen Systemen möglicherweise nicht einfach implementieren. Alternativ können positive Spannungsauslenkungen zur Anwendung kommen, um die Nutzung negativer Spannungen zu vermeiden. Bei positiven Auslenkungen würde jedoch die auf einem n-Kanal basierende Zelle während der positiven Auslenkungen viel stärker als gewünscht angeschaltet, und das Lesesignal würde sich während der Zeiten, während der die gewünschten DCm-Lesebedingungen angelegt werden, nicht richtig entwickeln. Um dieses Problem zu beheben, muss irgendein anderer Schalter auf dem Pfad des Transistorstroms den Zellenstrom während der positiven Auslenkungen abschalten. Bei der NAND-Architektur der Ausführungsform aus 6 können die Anregungsstimuli an eine ausgewählte Wortleitung angelegt werden, in welchem Fall der Schalter das existierende drainseitige Auswahlgate, das sourceseitige Auswahlgate, eine nicht ausgewählte Wortleitung in demselben Segment oder eine Kombination dieser sein kann. Für den Fall einer Architektur mit sourceseitiger Injektion mit doppeltem Floating-Gate (DFGSSI – Dual Floating Gate Source Side Injection) bei den Ausführungsformen aus den 4A–4D können die Anregungsstimuli an ein ausgewähltes Steuergate (bisweilen auch als Control Gate bezeichnet) angelegt werden. In diesem Fall kann der Schalter das Auswahlgate sein (d. h. die Wortleitung), das Transfergate (das andere Steuergate der beiden Floating-Gates, auch als übersteuerndes Steuergate bezeichnet), oder beide. Bei jeder gegebenen Architektur können entweder ein oder mehrere existierende Transistor(en) auf dem Strompfad als der/die erwähnte(n) Schalter genutzt werden, oder es können ein oder mehrere neue Schalttransistor(en) entworfen werden, um die Aufgabe des Abschaltens des Stroms des Bauelements für die Dauer der positiven Anregungsstimuli auszuführen.
  • Es können Einschränkungen existieren, beispielsweise die RC-Zeitkonstanten der Leitungen, welche die AC-Anregungsstimuli anlegen, oder die Leistungsanforderungen von ½CV2f. Zum Beispiel müssen im Falle der DFGSSI-Architektur bei der Ausführungsform aus den 4A–4D über tausend Steuer- oder Control-Gate-Leitungen mit hohen Frequenzen herauf- und heruntergefahren werden, um den Inhalt eines Sektors (512 Byte) zu lesen, wobei ein relativ großer Leistungsbetrag erforderlich ist, um die mehrfachen AC-Zyklen für die Anregungsstimuli bei jedem Verifizierungsschritt eines binären Suchlesevorgangs zu realisieren. Im Folgenden werden einige Methoden zum Vermindern dieses Problems aufgeführt. Die RC-Zeitkonstanten der Leitungen, welche die Anregungsstimuli anlegen, können durch Silicidierung der Polysiliciumleitungen reduziert werden, indem typische Polysiliciumleitungen in Metallleitungen umgewandelt werden oder indem die Längen von lokalen Leitungssegmenten reduziert werden und die Anregungsstimuli nur an lokale Segmente angelegt werden (mithilfe lokaler Booster-Platten oder Booster-Leitungen, die kapazitiv mit den interessierenden Leitungen gekoppelt werden). Es wurde festgestellt, dass mit dem vorstehenden Verfahren Rauschen reduziert werden kann, wenngleich die effektive Integrationszeit auf ein Viertel der DC-Integrationszeit beschnitten worden ist.
  • Unter DC-Lesebedingungen kann eine Probleme bereitende Einfangstelle entweder belegt oder leer sein. Der Einfachheit halber sei der Fall betrachtet, bei dem die Quasi-Fermi-Niveaus der Elektroneneinfangstelle und des nahe gelegenen Kanals unter DC-Lesebedingungen ausgerichtet sind. In diesem Fall ist die Einfangstelle im Mittel zu 50% der Zeit leer (vakant) (d. h. Pv = 0,5), und ist in den restlichen 50% der Zeit belegt (okkupiert) (d. h. Po = 0,5). Ferner sei angenommen, dass der Tunnelungswiderstand derart beschaffen ist, dass die mittlere Belegungszeit τo = 1000 μs beträgt. Die mittlere Leerstandszeit wird bei diesen Annahmen ebenfalls τv = 1000 μs betragen. Daher beträgt die mittlere Zeit zwischen der gleichen Art von Übergängen τT = 1000 + 1000 = 2000 μs, wobei τT die mittlere Zeit von einem Eintunnelereignis zu einem weiteren Eintunnelereignis oder von einem Heraustunnelereignis zu einem weiteren Heraustunnelereignis ist. Man beachte, dass wegen des Pauli-Ausschlussprinzips zwischen zwei beliebigen Eintunnelereignissen an dieselbe Einfangstelle ein Heraustunnelereignis aufgetreten sein muss. Bei Annahme einer DC-Leseintegrationszeit von 10 μs ist es möglich, dass bei einem Lesevorgang das Elektron als eingefangen festgestellt wird und bei einem anderen Lesevorgang dieses als freigegeben festgestellt wird. Die Wahrscheinlichkeiten für ein oder mehrere Tunnelungsereignis(se) innerhalb einer DC-Integrationszeit sind ziemlich gering. Wenn aber ein weiterer Lesevorgang einige Sekunden später ausgeführt wird, sind die Ergebnisse dieser beiden Lesevorgänge nicht korreliert. Daher besteht eine hohe Korrelation bezüglich des Zustands der Einfangstelle (Kurzzeitgedächtnis der Einfangstelle) innerhalb eines beliebigen einzelnen DC-Integrationsintervalls und eine geringe Korrelation zwischen Lesevorgängen, die mit längeren zwischen liegenden Zeitspannen (im Vergleich zu τT) ausgeführt werden.
  • Betrachten wir den Fall des AC-Lesens, bei dem die Steuergate-Spannung einer Flash-Speicher-Zelle 10 mal in einer trapezförmigen Impulsfolge mit einer Amplitude von einigen Volt und einer Periode von weniger als 1 μs variiert wird, sodass kein Verlust im Leseverhalten eintritt. Der hohe Spannungswert der Impulse sollte größer als der DC-Lesewert sein, sodass die Stromstärke während der Zeit mit hohem Pegel 4 mal höher ist als die Stromstärke während der Zeit mit niedrigem Pegel, aufgrund eines Tastgrads von 25%. Der niedrige Wert der Impulse sollte ausreichend niedrig sein, um nahezu zu garantieren, dass während jedes niedrigen Impulses das Elektron die Einfangstelle freimacht. Dadurch wird der Zustand der Einfangstelle während jeder Zeitspanne mit hohem Pegel unabhängig von dem Zustand der Einfangstelle während der vorherigen Zeitspanne mit hohem Pegel. Der Erörterung halber sei angenommen, dass jedes 1 V an dem Steuergate eine zehnfache Wirkung auf die Belegungswahrscheinlichkeit hat. Wenn also unter DC-Lesebedingungen Po = 0,5 und Pv = 0,5 sind, wird mit 1 Volt mehr an dem Steuergate Po gleich 0,95 und Pv wird 0,05. Durch ein weiteres Volt an dem Steuergate werden die Wahrscheinlichkeiten zu Po = 0,995 und Pv = 0,005. Wenn die Steuergate-Spannung ausgehend von der DC-Lesebedingung um 1 V reduziert wird, dann wird Po gleich 0,05 und Pv wird 0,95. Die Annahmen symmetrischer Eigenschaften für das Tunneln an die Einfangstelle und von dieser weg sowie der zehnfachen Änderung der Wahrscheinlichkeit pro 1 V sei hier zur Vereinfachung der Erklärung eingeführt. Die Gültigkeit dieser Annahmen hat keinen Einfluss auf die Effizienz des Rauschreduktionsverfahrens. Bei dem Beispiel von Grenzflächenzustand-Einfangstellen stellt das interessierende Fermi-Niveau das Kanal-Fermi-Niveau an einer Stelle in dem Kanal unmittelbar unterhalb des Grenzflächenzustands dar. Wenn das Energieniveau der Einfangstelle unterhalb des Fermi-Niveaus liegt, ist die Einfangstelle üblicherweise belegt und wird gelegentlich frei. In solchen Fällen liegt die DC-Lesestromstärke für den größten Teil der Zeit bei einem gewissen Basiswert und weist gelegentliche Spitzen nach oben von kurzer Dauer auf. Alternativ ist, wenn das Energieniveau der Einfangstelle oberhalb des Fermi-Niveaus liegt, die Einfangstelle üblicherweise nicht belegt und wird gelegentlich belegt. In solchen Fällen liegt die Stromstärke im überwiegenden Teil der Zeit bei einem gewissen Basiswert und weist gelegentliche Spitzen nach unten von kurzer Dauer auf. Je energetisch ungünstiger es ist, dass ein Einfangereignis (oder Freigabeereignis) auftritt, desto länger bleibt der anfängliche Leer-(oder Einfang-)Zustand erhalten. Die Differenz ΔE = (Ef – Ei) = (Efinal – Einitial) zwischen der Gesamtenergie Ei des Systems vor dem Einfang/Freigabe-Ereignis und der Gesamtenergie Ef des Systems danach bestimmt die Wahrscheinlichkeit für dieses Ereignis. Je größer ΔE ist, desto weniger wahrscheinlich ist das Übergangsereignis und desto länger bleibt der Anfangszustand mit der Energie Ei erhalten. Wenn ΔE negativ ist, ist die Lebensdauer des Zustands Ei kurz.
  • Je negativer der Wert ΔE ist, desto kürzer ist die Lebensdauer des Zustands Ei. ΔE setzt sich aus zumindest zwei Komponenten zusammen: 1) der Differenz der elektrostatischen Energie vor und nach dem Übergang; 2) der Arbeit, die durch die Energiezufuhr verrichtet wird, um ein Elektron über eine resistive Tunnelbarriere zu heben, wobei auf den beiden Seiten der Barriere zwei unterschiedliche Potentiale vorhanden sind. Wenn zum Beispiel die elektrostatische Komponente von ΔE viel kleiner als kBT ist, der Tunnelungswiderstand RT aber groß ist, dann ist die Wahrscheinlichkeit für ein Tunneln pro Zeiteinheit gering und die Lebensdauer sowohl des belegten als auch des Leerzustands ist lang. In solchen Fällen liegt über lange Zeitspannen hin die Stromstärke ungefähr in der Hälfte der Zeit bei einem bestimmten hohen Wert und liegt in der Hälfte der Zeit bei einem bestimmten niedrigen Wert, mit entweder häufigen oder seltenen Übergängen zwischen den beiden Werten, in Abhängigkeit von dem Tunnelungswiderstand der Einfangstelle.
  • Kommen wir auf das Rauschreduktionsverfahren gemäß der exemplarischen Ausführungsform zurück, so kann das alternierende Signal eine Reihe von unterschiedlichen Wellenformen aufweisen, darunter, aber nicht ausschließlich, eine Sinuswellenform, eine Rechteckwellenform oder eine Trapezwellenform. Da das Ansprechverhalten der Zelle nichtlinear ist, ist es möglich, dass die periodischen und die nicht-periodischen Anteile der an einen Anschluss angelegten Spannung kombiniert nicht denselben Mittelwert ergeben wie der DC-Anteil allein. Zum Beispiel zeigt 3 schematisch das Beispiel einer periodischen Störung (Vper), die zusammen mit einer nicht-periodischen Spannung (Vaper) an das Gate angelegt wird. Die kombinierte Wellenform 307 braucht nicht symmetrisch zu dem Pegel (313) zu sein, den man nutzen würde, um denselben Datenzustand ohne den AC-Anteil zu messen. Da die Peaks eine sättigende Wirkung haben können, wenn sie zu hoch sind, wird die kombinierte Wellenform derart angeordnet, dass sie an den extremen Peaks hinreichend hoch und niedrig ist. Darüber hinaus braucht keine ganzzahlige Anzahl von Zyklen für den periodischen Teil genutzt zu werden. Solange die Wellenform für einen gegebenen Zustand, der gemessen werden soll, reproduzierbar ist und den gewünschten Effekt erzielt, kann sie genutzt werden.
  • Um den gewünschten Einfang/Freigabe-Vorgang zu erzielen, wird bei den exemplarischen Ausführungsformen eine Wellenform mit einem Tastgrad von 50% genutzt, um die Lesevorgänge zu dekorrelieren, da die Hauptwirkung an der Unterkante und der Oberkante des Zyklus eintritt. Aus diesem Grund kann es vorzuziehen sein, eine Rechteck- oder Trapezwelle zu nutzen, da bei diesen im Vergleich zu einer sinusförmigen oder Dreieckwellenform ein größerer Anteil des Tastgrads auf den Peak-Niveaus liegt. Wenngleich bei einer Rechteckwellenform die Peak-Werte maximiert sind, hat eine Rechteckwellenform in der Praxis den Nachteil einer Überschwingung (Gibbs-Phänomen), die insbesondere auf der hohen Seite unerwünschte Auswirkungen in Bezug auf die Reproduzierbarkeit haben kann. Folglich stellt eine Trapezwellenform oft den besten Kompromiss dar.
  • Wenngleich 3 zum Zwecke der Erklärung zeigt, dass der Stimulus an das Gate angelegt wird, kann der Stimulus bei anderen Ausführungsformen an einen anderen Anschluss angelegt werden. Wie in 2C gezeigt ist, kann das Spannungsniveau an einer Einfangstelle durch Änderung der Spannung an irgendeinem Anschluss der Zelle geändert werden, der einen gewissen Anteil dieser Spannung in einer bevorzugten Weise an eine der beiden leitfähigen Entitäten auf jeder Seite der Tunnelgrenzfläche bringen kann. Beispielsweise kann sie an das Substrat angelegt werden, was ermöglicht, den Stimulus an viele Zellen gleichzeitig anzulegen, und womit außerdem eine Störung von an das Gate angelegten Lesespannungen vermieden wird. Weitere Beispiele werden nachstehend für verschiedene Zellenausbildungsformen diskutiert.
  • Die Schaltungen, welche die verschiedenen Spannungen einstellen, werden Teil der Decoder und der Schaltungstreiber sein, welche die peripheren Elemente in dem Schaltungsarray bilden. Diese sind eingehender in den US-Patenten 5,172,338 und 5,272,669 sowie in den US-Patenten 5,712,180 und 6,103,573 und in den US-Patenten 6,426,893 und US 6,512,263 beschrieben, und auf diese wird im Zusammenhang mit der Ausführungsform mit mehreren Floating-Gates Bezug genommen.
  • Der Zustand der Speichereinheit kann mithilfe einer Reihe unterschiedlicher Parameter bestimmt werden. Bei den obigen Beispielen kann die Bestimmung des Niveaus der gespeicherten Ladung einer Zelle über eine Stromstärkemessung erfolgen, wobei die Stärke des Leitvermögens derselben unter Nutzung fester Vorspannungsbedingungen ermittelt wird. Alternativ kann eine solche Bestimmung durch Ermittlung der Schwellspannung erfolgen, wobei das Einsetzen des Leitvermögens mithilfe variierter Vorspannungsbedingungen des Steuergates ermittelt wird. Diese Methoden stellen eine Reihe der geläufigeren Ansätze dar.
  • Alternativ könnte die Bestimmung dynamisch erfolgen, indem dafür gesorgt wird, dass die durch das Ladungsniveau der Zelle bestimmte Ansteuerstärke die Entladungsrate eines dynamisch gehaltenen (z. B. durch einen Vorladekondensator) Leseknotens steuert. Durch Ermitteln der Zeit bis zum Erreichen eines gegebenen Entladungsniveaus wird der Wert der gespeicherten Ladung bestimmt. In diesem Fall ist der Parameter, der für den Zustand der Zelle kennzeichnend ist, eine Zeit. Dieser Ansatz ist in US-Patent Nr. 6,222,762 und in der US-Patentanmeldung mit dem Titel "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices", die bereits durch Bezugnahme einbezogen worden ist, beschrieben. Bei einem weiteren alternativen Verfahren wird der Zustand der Speichereinheit mithilfe der Frequenz als Parameter bestimmt, ein Ansatz, der in US-Patent Nr. 6,044,019 beschrieben ist.
  • Ansätze mit Ermittlung der Stromstärke sind eingehender in US-Patent 5,172,338 dargelegt und können bei den verschiedenen nachstehend beschriebenen Ausführungsformen zur Anwendung kommen. Im größten Teil der folgenden Darlegung wird jedoch ein Ansatz mit Ermittlung der Schwellspannung, Vth, genutzt (alternativ als Spannungseingrenzung bezeichnet), da damit die Leseauflösung verbessert wird, die Stromstärke und folglich die mit massiv parallelen Lesevorgängen verknüpfte Leistung niedrig gehalten wird und die Anfälligkeit für einen hohen Bitleitungswiderstand minimiert wird. Der Ansatz mit Ermittlung von Vth, oder Spannungseingrenzung, ist vollständiger in US-Patent Nr. 6,222,762 dargelegt. Ein weiteres Verfahren zur Spannungsermittlung, bei dem die Spannung an der Source-Elektrode für eine feste Drain-Spannung unter Ansprechen auf eine gegebene Gate-Spannung beobachtet wird, ist die Source-Folgetechnik, die zum Beispiel in US-Patent 6,538,922 beschrieben ist.
  • Ein binäres Suchverfahren oder ein langsameres lineares Suchverfahren können angewandt werden, um den Zustand der Zelle festzustellen. Bei solchen Schemata wird sich ein Lesevorgang aus mehreren Verifizierungsvorgängen zusammensetzen. Jeder Verifizierungsvorgang besteht darin, eine bestimmte DC-Steuergate-Spannung an die Zelle anzulegen und zu überprüfen, ob die Zelle bei dem angelegten Wert der Steuergate-Spannung AN oder AUS ist. Eine Reihe solcher Verifizierungsvorgänge, die mit intelligent ausgewählten Steuergatewerten erfolgen, werden dann den Lesevorgang ausmachen. Jede Verifizierung kann auf mehrerlei unterschiedliche Weise erfolgen, beispielsweise Stromstärkeermittlung gegenüber Spannungsermittlung, dynamischer Ermittlung gegenüber statischer Ermittlung und Ermittlung der Zeit bis zum Einsetzen gegenüber der Ermittlung einer festen Zeit. Die meisten dieser Varianten sind bereits diskutiert oder zitiert worden. Eine dynamische Ermittlung bei fester Zeit würde aus der folgenden Ereignisabfolge bestehen: 1) Anlegen einer gewünschten Spannung an das Steuergate und Halten desselben auf dieser Spannung bis nach dem Beenden des Lesens; 2) Vorladen der Bitleitung auf eine festgelegte Spannung; 3) Freigeben der Bitleitung, wobei gestattet wird, dass die Spannung der Bitleitung durch den Zellenstrom abgesenkt wird; 4) nachdem eine feste Zeitspanne ab dem Freigabeereignis abgelaufen ist, Zwischenspeichern des Zustands der Zelle basierend darauf, ob die Spannung der Bitleitung oberhalb oder unterhalb eines vorgegebenen Wertes liegt; 5) die Steuergate-Spannung kann nun entweder auf ihren Bereitschaftswert zurückgeführt werden oder kann auf den nächsten gewünschten Wert, für einen weiteren Verifizierungsvorgang, gezwungen werden.
  • Bei einer Ausführungsform kann jedem Verifizierungsschritt des Lesevorgangs ein Einzelimpuls-Anregungsstimulus vorausgehen, oder auch mehrere Impulse des Anregungsstimulus unmittelbar vor dem Beginn der Integration, was als Vorkonditionierung bezeichnet werden kann. Alternativ oder zusätzlich können einzelne oder mehrere Impulse während der Integrationszeit als Anregungsstimuli angelegt werden. Eine Vorkonditionierung allein kann die folgenden Vorteile haben: Durch einen einzigen vorkonditionierenden Spannungsimpuls nach unten können die meisten Einfangstellen in ihren Leerzustand versetzt werden. Wenn eine größere Mehrzahl der Einfangstellen derart beschaffen ist, dass unter DC-Lesebedingungen deren Verweilzeiten im leeren Zustand länger als die Verweilzeiten im belegten Zustand sind und auch vergleichbar der Integrationszeit oder länger als diese sind, kann/können ein oder mehrere ins Negative gehende Vorkonditionierungsimpuls(e) eine das Rauschen reduzierende Gesamtwirkung haben. Dies kann für einige isolierende Stoffe und einige typische DC-Lesebedingungen der Fall sein. Wenn eine größere Mehrzahl von Einfangstellen derart beschaffen ist, dass unter DC-Lesebedingungen deren Verweilzeiten im belegten Zustand länger als deren Verweilzeiten im leeren Zustand sind und auch mit der Integrationszeit vergleichbar sind oder länger als diese sind, kann/können ein oder mehrere ins Positive gehende Vorkonditionierungsimpuls(e) eine insgesamt das Rauschen reduzierende Wirkung haben. Dies kann für einige isolierende Materialien und einige typische DC-Lesebedingungen der Fall sein. Wenngleich es in einigen Fällen sein kann, dass Materialien tendenziell die ins Negative gehenden Vorkonditionierungsimpulse begünstigen, gibt es immer viele Ausnahmen von der Regel. Andererseits kann/können ein oder mehrere ausreichend starke, ins Positive gehende Vorkonditionierungsimpuls(e) eine insgesamt das Rauschen reduzierende Wirkung haben, da dieser (diese) weitreichend sein können, bis hin zur Widerherstellung der zurückliegenden Zustände des ersten Verifizierungsvorgangs unmittelbar nach einem Programmierungsimpuls. Wenn man weiß, dass verschiedene Einfangstellen unterschiedliche parasitäre Kurzzeitgedächtnisse aufweisen, kann durch die Fähigkeit, zumindest teilweise die kurzzeitig zurückliegenden Bedingungen unmittelbar vor der ersten Verifizierung nach dem letzten Programmierungsimpuls wiederherzustellen, Rauschen reduziert werden. Aus Messungen einer Palette von Transistoren, mit denen verschiedene Prozesstechnologien abgedeckt werden, lässt sich beobachten, dass das Vorkonditionieren von begrenzter Wirkung ist und dass die effektivste Möglichkeit zum Reduzieren von Rauschen darin besteht, während jeder Messung mehrere dekorrelierende Impulse anzulegen, sodass jede Messung einen Mittelwert mehrerer unabhängiger Teilmessungen darstellt. Je größer die Anzahl der unabhängigen Teilmessungen ist, die in jeder Messung enthalten sind, desto geringer ist das der Messung zuzuordnende Rauschen. Wie bereits erwähnt, wird, wenn N die Anzahl der Teilmessungen ist, aus der jede Messung besteht, das Rauschen um einen Faktor (1/√N) reduziert. Bei N = 9 kann die Amplitude des Rauschens bei der Messung von Vth eines Transistors um einen Faktor 3 reduziert werden, und zwar unmittelbar basierend auf dem Zentralen Grenzwertsatz. Wenn ein Faktor 10 der Rauschreduzierung erforderlich ist, sollte N auf einen Wert 100 erhöht werden. Wie zu ersehen ist, kann dieses Verfahren der Rauschreduzierung bei einigen Ausführungsformen im Hinblick auf die benötigte Energie und die zum Ausführen sämtlicher dieser unabhängigen Messungen erforderliche Zeit aufwändiger sein. Eine Möglichkeit, dies zu vermindern, besteht darin, die Anregungsstimuli nur bei den empfindlicheren Verifizierungsschritten eines binären Suchlesevorgangs anzulegen.
  • Eine alternative Ausführungsform basiert auf der Idee eines wiederholten Lesens, und zwar folgendermaßen: Viele Technologien stützen sich auf eine Fehlerkontrollkodierung (ECC), um einen Fehler beim Lesen beispielsweise eines Speichersektors zu markieren. Die Anregungsstimuli könnten nur beim erneuten Lesen eines Sektors aufgerufen werden, nachdem der erste Versuch zum Lesen des Sektors zu viele Fehler ergeben hat, als dass diese unmittelbar zu korrigieren wären oder überhaupt zu korrigieren wären. Alternativ kann zwischen zwei beliebigen Lesevorgängen für den Sektor ein einzelner Dekorrelationsimpuls angelegt werden. Nachdem eine Reihe von Lesevorgängen an demselben Sektor auf diese Weise ausgeführt worden sind, können die rauschbehafteten Zellen als diejenigen identifiziert werden, deren Zustände von einem Lesevorgang zum nächsten voneinander abweichen. Das Identifizieren der Adresse der rauschbehafteten Zellen ermöglicht die folgenden beiden Ansätze zum Wiedergewinnen der Daten: 1) Mit Kenntnis der Adressen der rauschbehafteten Zellen vergrößern sich die Möglichkeiten des ECC drastisch, indem sich der Grad der erforderlichen Fehlererkennung reduziert und diese Fähigkeiten auf die Fehlerkorrektur umgelenkt werden; 2) unterschiedliche Kombinationen benachbarter Datenzustände für die rauschbehafteten Zellen können in die ECC-Maschine eingespeist werden, bis der ECC keine Fehler zeigt. Eine Grauskalierung der Zustände einer Speicherzelle ermöglicht, dass die Nachbarzustände für einen beliebigen Zustand sich von diesem Zustand um exakt 1 Bit unterscheiden, wodurch die Belastung für den ECC, die auf Übergängen zum nächst benachbarten Zustand beruht, wie sie durch Zellenrauschen induziert werden können, weiter reduziert wird.
  • Gemäß dem im Hintergrund zitierten Stand der Technik (man vergleiche z. B. die Dokumente [8], [9], [10] und [11]) ist erkannt worden, dass durch zyklische Änderung der an einen MOS-Transistor angelegten Spannung zwischen starker Inversion und Akkumulation das 1/f-Rauschen, das bei starker Inversion beobachtet wird, reduziert wird, wenngleich in keinem der zitierten Dokumente ein praktisches Rauschreduktionsverfahren zur Nutzung in Speichersystemen angegeben ist. Außerdem bieten die verschiedenen Aspekte der vorliegenden Erfindung einen weiteren Fortschritt im Fachgebiet in mehrerlei Weise: 1) der zyklische Wechsel von Inversion zu Akkumulation stellt nur eine Teilgruppe der möglichen Varianten von Spannungsbeträgen und Richtungen dar, die als Anregungsstimulus angelegt werden können; 2) eine variierende Spannung stellt nur eine Form eines Anregungsstimulus dar; 3) entsprechend dem Stand der Technik wird kein spezielles praktisches Rauschreduzierungsverfahren angegeben, wogegen die Erfindung des vorliegenden Patents eine Reihe detaillierter Verfahren anbietet, mit welchen die Anwendung dieser und vieler weiterer neuer Ideen bei beispielsweise nichtflüchtigen Speichern praktikabel wird; 4) nirgendwo im Stand der Technik findet sich die Idee, dass die stärksten rauschreduzierenden Wirkungen durch Nutzung mehrer Anregungsstimuli während einer einzigen Integrationszeit zu erreichen sind; 5) nirgendwo im Stand der Technik ist der Zentrale Grenzwertsatz zur Erklärung der Effizienz mehrerer Anregungsstimuli erwähnt. Der über den Stand der Technik hinausgehende Fortschritt der vorliegenden Erfindung liegt in der Generalisierung jeder Art von Anregung unter vorteilhafter Ausnutzung des Zentralen Grenzwertsatzes zur unbegrenzten Reduzierung des Rauschens auf Kosten einer ausmittelnden größeren Anzahl von Teilmessungen, was nicht nur eine Generalisierung auf einen zyklischen Wechsel zwischen Akkumulation und Inversion bedeutet, sondern auch auf eine zyklische Änderung zwischen der DC-Betriebsspannung und einem beliebigen anderen (höheren oder niedrigeren) Wert am Gate, eine Generalisierung auf eine zyklische Änderung nicht nur am Gate sondern an einem beliebigen Anschluss eines Bauelements, eine Generalisierung auf eine beliebige Art von elektronischem Bauelement im Gegensatz zu lediglich MOSFETs, wie in einer Reihe von Implementierungen spezifiziert ist.
  • Bei einer bevorzugten Ausführungsform wird eine trapezförmige Wellenform genutzt, bei der die Zeit mit niedrigem Pegel, die Anstiegszeit, die Zeit mit hohem Pegel und die Abfallzeit jeweils ein Viertel der Periode der Wellenform ausmachen. Je größer die Amplitude des Signals ist, desto größer ist die Möglichkeit, Rauschen zu unterdrücken. Der hohe Pegel des Signals wird durch die VTH des Transistors bestimmt und darf die VTH nicht stark übersteigen, wenn das AC-Signal während des Integrationsintervalls angelegt wird, da dies dazu führt, dass der Transistor vollständig angeschaltet ist, unabhängig von seinem Datenzustand.
  • Bei noch einer weiteren Ausführungsform, bei der mehrere Impulse genutzt werden, deren niedriger Wert den DC-Lesewert darstellt und deren hoher Wert viel höher ist, können diese in einer einzigen Integrationszeit angelegt werden. Dafür ist das Vorhandensein eines weiteren Ansteuerelements auf dem Pfad des Zellenstroms erforderlich, beispielsweise eines separaten Auswahlgates in einer NOR-Architektur. Dieses Ansteuerelement muss ausgeschaltet sein, um während der gesamten Zeit, in der die Gatespannung deutlich über die VTH der Zelle angehoben wird, den ansonsten exzessiven Zellenstrom zu stoppen. Bei einer NAND-Architektur kann dieses Ansteuerelement eine nicht ausgewählte Wortleitung in dem ausgewählten NAND-Strang darstellen, den Source-Auswahltransistor oder den Drain-(Bitleitungs-)Auswahltransistor. Bei einer Ausführungsform mit zwei Floating-Gates gemäß den 4A–4D kann das Ansteuerelement das Control-(d. h. Steuer-)Gate des nicht ausgewählten Floating-Gate in einer Speichereinheit oder das Auswahlgate darstellen.
  • Dieses Verfahren bedeutet ein Abgehen von der gemäß dem Stand der Technik vorherrschenden Praxis der Reduzierung von Rauschen durch Beruhigen des Systems vor und nach dem Lesen. Mit dieser Technik sind hohe Aktivitätsgrade möglich und stellen sich als vorteilhaft heraus, solange die Aktivität während jeder Leseperiode immer reproduzierbar ist oder die Periode des zugehörigen Stimulus viel kürzer als die Integrationszeit ist. Wenn das episodische Signal auf redproduzierbare Weise mit dem Integrationsintervall synchronisiert werden kann, kann die Periode des Signals derart ausgeweitet werden, dass sie mit der Integrationszeit vergleichbar wird. Eine Synchronisation kann dazu führen, dass die prozentuale Dauer des hohen Pegels während eines Integrations intervalls über verschiedene Integrationsintervalle hin konstant bleibt. Es ist festgestellt worden, dass bei Anlegen von AC-Signalen an das Gate oder an das Substrat eines Transistors Rauschen beträchtlich reduziert werden kann. Mit AC-Wellenformen, die mit dem Integrationsintervall synchronisiert sind, wird selbst bei einem Zyklus pro Integrationszeit das Rauschen in vielen Fällen deutlich reduziert.
  • Bis hierher basierte die vorliegende Diskussion auf einer Ausführungsform, bei der generische Zellen mit Floating-Gate gemäß den 2A und 2B genutzt werden, sie lässt sich aber auch allgemeiner auf Zellen mit anderem Aufbau anwenden, da die verschiedenen Aspekte der vorliegenden Erfindung nicht speziell vom Zellentyp abhängen. Beispielsweise gibt es EEPROM-Zellen, die ein Auswahlgate zusätzlich zu dem Steuergate enthalten (z. B. die DFGSSI-Architektur). Insbesondere wird bei einer weiteren exemplarischen Ausführungsform, die ein Auswahlgate enthält, auch eine Zelle mit einer Struktur mit mehreren Floating-Gates genutzt. Nichtflüchtige Speicherzellen mit dieser Struktur sind in den US-Patenten 5,712,180 und 6,103,573 sowie den US-Patenten 6,426,893 und US 6,572,263 beschrieben. Die 4A–D sind angepasst aus US-Patent 5,712,180 übernommen und zeigen eine solche Zelle.
  • Die 4A und 4B zeigen eine Draufsicht bzw. eine Querschnittsansicht einer Ausführungsform einer Speicherzelleneinheit mit mehreren Floating-Gates. Wie in der Querschnittsansicht aus 4B gezeigt ist, ist ein Kanal der Zelle zwischen den beiden Source/Drain-Bereichen der Bitleitungen BL1 711 und BL2 712 ausgebildet. Der Kanal ist in drei Bereiche unterteilt: einen linken Floating-Gate-Kanal 761 unterhalb des linken Floating-Gate FGL12 781 und des linken Steuergate CGL2 771, einen rechten Floating-Gate-Kanal 763 unterhalb des rechten Floating-Gate FGR12 783 und des rechten Steuergate CGR2 773 und, zwischen diesen, einen Auswahlkanal 762 unterhalb des Auswahltransistors T12 772.
  • Wie in 4A gezeigt ist, überkreuzen bei dieser Struktur die Wortleitungen, wie etwa SG1 720, die Bitleitungen, wie etwa BL1 711 und BL2 712, um das Array zu bilden. Die Lage der Speicherzellen in dem Array ist dann durch den Schnittpunkt dieser Leitungen definiert; zum Beispiel liegt die Zelle aus 4B mit dem Auswahltransistor T12 772 entlang der Wortleitungen SG1 720 zwischen BL1 711 und BL2 712. Die Steuergates sind jedoch jetzt entlang der Spalten parallel zu den Bitleitungen verbunden, anstatt entlang der Zeilen wie bei den herkömmlicheren Architekturen. Wenn somit eine Spannung an die Steuergate-Leitung CGL2 771 angelegt wird, wird diese Spannung nicht nur an das Gate der den Transistor T12 772 enthaltenden Zelle angelegt, sondern auch an die linken Steuergates sämtlicher Zellen in der Spalte zwischen den Bitleitungen BL1 711 und BL2 712. 4C stellt ein Schaltungsschema dar, das eine Ausführungsform eines Arrays aus solchen Speicherzellen wie denen aus den 4A und 4B darstellt, wobei 4C eine Äquivalenzschaltung für diese Speicherzellen darstellt. Die Floating-Gates 781 und 783 der Zelle können unabhängig programmiert und gelesen werden. Weitere Details zur Funktionsweise einer solchen Zelle sind in den Referenzdokumenten angegeben.
  • Bei der Zelle aus den 4A–C können Grenzflächenzustand-Einfangstellen irgendwo entlang des Kanals auf der Grenzfläche Substrat/Dielektrikum oder in der Nähe dieser liegen. Dies kann unter einem der Floating-Gates, unter dem Auswahlgate oder in den Lücken zwischen den Gates, wie bei der Stelle 799 aus 4B, der Fall sein. Die Stelle wird in unterschiedlicher Stärke kapazitiv mit sämtlichen Anschlüssen aus 4C wie auch mit dem Substrat gekoppelt sein. Zusätzlich zur Stimulation durch Änderung des Pegels an den Control-(Steuer-)Gates, Source, Drain und dem Substrat bietet die Einführung eines Auswahlgate einen weiteren Anschluss, an welchen ein episodischer Stimulus angelegt werden kann. Die direkte kapazitive Kopplung zu dem Auswahlgate wird für Einfangstellen im Bereich des Auswahlkanals unter dem Auswahlgate am stärksten sein, wird aber auch Stellen in dem Floating-Gate-Kanal beeinflussen, sowohl über eine Rand-Feldkopplung als auch über die Kopplung der Stelle mit dem Floating-Gate, welches wiederum kapazitiv mit dem Auswahlgate gekoppelt ist (C31L und C31R in 4C). Dies gilt auch bei Speicherbauelementen mit einem einzigen Floating-Gate, die einen Auswahltransistor umfassen.
  • Die Zellen aus den 4A–C sind matrixartig, also als Array, angeordnet, wie in 4D gezeigt ist. Bei einer exemplarischen Ausführungsform wird ein AC-Trapezsignal an die Wortleitungen angelegt (z. B. an 720), die mit den Auswahlgates verbunden sind (z. B. 772), oder alternativ wird das AC-Signal an das Substrat anstatt an die Control-(Steuer-)Gates (771 und 773) angelegt. Es wurde festgestellt, dass eine Modulation der Auswahlgate-Spannung von einem niedrigen Wert von 0 V auf einen hohen Wert von 6 V bei einigen Zellen eine Rauschreduktion bewirkt.
  • Das Realisieren des AC-Signals an den Wortleitungen wie beispielsweise 720 hat mehrere Vorteile. Für jeden Sektor, der gelesen wird, welcher typischerweise hunderte bis tausende Zellen enthalten kann, die parallel gelesen werden, braucht nur eine Wortleitung angesteuert zu werden. Für den Fall, dass die Leitungen, die mit einer Spalte von Floating-Gates verbunden sind (z. B. die "Steuerleitungen" wie etwa 771 oder 773), durch ein periodisches Signal angesteuert werden, müssen die Steuerleitungen sämtlicher Zellen, die parallel gelesen werden, gleichzeitig hoch- und heruntergesteuert werden. Damit ergibt sich eine Leistungsaufnahme von (½ CV2f) für jede Leitung, wobei f die Frequenz des periodischen Signals ist, V dessen Amplitude ist und C die Gesamtkapazität der Leitung ist. Dies würde für den Fall AC-getriebener Control-(Steuer-)Gates zu einer hohen Leistungsaufnahme führen. Außerdem würden sämtliche nicht ausgewählte Zellen an denselben Steuerleitungen potentiell störenden Bedingungen ausgesetzt.
  • Wiederum auf die 4A–4D Bezug nehmend, besteht ein weiterer Vorteil des Ansteuerns des Auswahlgates durch Anlegen des episodischen Stimulus über die Wortleitung darin, dass bei einem typischen Lese- oder Verifizierungsprozess die herkömmliche Betriebsspannung der Wortleitung allgemein bei einem bestimmten festen Wert, zum Beispiel 5 V, liegt, unabhängig von den gelesenen Zellendaten. Damit ist in einfacher Weise das Anlegen eines Signals mit einer Amplitude von 6 V mit einem festen hohen (6 V) und niedrigen (0 V) Wert möglich. Die Lesespannung am Steuergate, andererseits, ist bei vielen Leseverfahren daten-(zustands-)abhängig, beispielsweise bei denen, die in den vorstehend durch Bezugnahme einbezogenen Anmeldungen beschrieben sind. Für Zustände mit einer niedrigen Schwellspannung des Steuergate führt ein AC-Signal mit hoher Amplitude dazu, dass der niedrige Wert des Signals negativ wird. Dies kann bei vielen Bauelementen möglicherweise schwer zu implementieren sein und könnte möglicherweise Störungen eintragen. Es gibt auch weitere mit dem Schaltungsdesign in Zusammenhang stehende Komplikationen bei der episodischen Stimulation der Control-(Steuer-)Gates während der Integrationsperiode des Leseprozesses, wodurch die Stimulation am Auswahlgate während der Lese-(Integrations-)Zeit potenziell einfacher zu implementieren ist.
  • Verfahren zum Lesen von Speicherzellen sind in US-Patent 6,583,922 und in US-Patent 6,747,892 sowie in den in diesen Anmeldungen enthaltenen Referenzdokumenten beschrieben.
  • Beim Lesen einer nichtflüchtigen Speicherzelle, egal ob als Teil eines Lesevorgangs oder als Teil der Verifizierungsphase eines Programmiervorgangs wird es typischerweise mehrere Phasen geben. Diese umfassen das Anlegen von Spannungen an die Zelle in solcher Weise, dass diese geeignet vorgespannt ist, um deren Dateninhalt ermitteln oder messen zu können, worauf eine Integrationsperiode folgt, in welcher ein Parameter gemessen wird, der mit dem Zustand der Zelle in Zusammenhang steht. Bei einer EEPROM-Zelle ist der Parameter gewöhnlich eine Spannung oder die Source-Drain-Stromstärke, kann aber auch eine Zeit oder eine Frequenz sein, welche durch den Zustand der Zelle bestimmt wird. Ein Beispiel für eine Ausführungsform für die Lesespannungen bei diesem Messprozess ist schematisch in 5A gezeigt.
  • 5A zeigt den Spannungspegel an einer Bitleitung eines Speicherarrays, beispielsweise der BL1 711 in 4D. In der ersten Phase werden die Gatespannungen an die Zellen angelegt. In der zweiten Phase werden die Bitleitungen der Zellen, die gelesen werden sollen, auf einen vorgegebenen Pegel aufgeladen. Die Integrationszeit stellt die dritte Phase dar, beginnend zu einem Zeitpunkt t = 0, in welcher sich die Bitleitung über die Zelle entlädt und der Spannungspegel mit einer Rate abfällt, die vom Zustand der Zelle abhängt. Nach einem Zeitpunkt t = t' wird der Spannungspegel an der Bitleitung in Bezug auf einen Referenzpegel Vref gemessen. Wenn die Spannung bei Vref oder darüber liegt, wie bei der Leitung 501, wird die Zelle als in einem Aus-Zustand befindlich betrachtet. Wenn die Spannung unterhalb Vref liegt, wie bei Leitung 503, wird die Zelle als in einem An-Zustand befindlich betrachtet, und folglich wird angenommen, dass die Spannung an dem Steuergate oberhalb der Schwellspannung der Zelle liegt.
  • Bei Einbeziehung des Rauschens wird diese Situation komplizierter, wie in 5B gezeigt ist. 5B zeigt genau den Integrationsabschnitt aus 5A, aber mit Einbeziehung des Rauschens für die Spannungsabfall-Leitungen 501 und 503. Wie beide Leitungen zeigen, können die auf Rauschen beruhenden Fluktuationen ein fehlerhaftes Auslesen zum Zeitpunkt t' bewirken, wenn eine Schwankung in einer Richtung auftritt, die zu einem fehlerhaften Lesen führen würde. Da die Leitungen 501 und 503 im Zeitverlauf divergieren, wird ein Erhöhen der Integrationszeit zu einem größeren Abstand führen, aber auf Kosten langsamerer Lesezeiten. Außerdem ist das Maß, bis auf welches t' ausgedehnt werden kann, begrenzt, da die Spannungen letztendlich einen untersten Wert erreichen. Ein alternativer Ansatz, wie er in der Patentanmeldung mit dem Titel "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices" beschrieben ist, ist in 5C gezeigt. Bei dieser Variante wird die Zelle derart vorgespannt, dass der Einsatzpunktpegel Vref bei demselben Wert liegt wie der Vorspannungspegel der zweiten Phase. Auf diese Weise divergiert im Zeitverlauf der Aus-Zustand (501) weiter von dem An-Zustand (503), ohne dass die beiden Linien einen untersten Wert erreichen. Ist eine ausreichende Integrationszeit gegeben, so wird der An-Zustand einen untersten Wert erreichen, und der Aus-Zustand wird einen obersten Wert erreichen, wenn genügend Integrationszeit gegeben ist.
  • Der mit Bezug auf die 5A–C beschriebene Prozess stellt lediglich eines von vielen Leseverfahren dar. In Abhängigkeit von dem zum Lesen der Zelle genutzten Verfahren kann die zweite Lesephase, die Vorladephase, mit der ersten Phase kombiniert werden. Außerdem variiert bei unterschiedlichen Verfahren sowohl der Parameter, der gemessen wird, als auch die Art, wie er gemessen wird. Zum Beispiel stellt der bei dem Verfahren aus US-Patent Nr. 6,044,019 gemessene Parameter eine Frequenz dar, welche für die während der Integrationsperiode akkumulierte Gesamtstrommenge kennzeichnend ist.
  • Das Verfahren entsprechend der vorliegenden Erfindung kann auf mehrerlei Weise bei beliebigen dieser Leseverfahren implementiert werden. Beispielsweise kann bei einer Gruppe von Ausführungsformen ein einzelner oder periodischer Stimulus in einer der früheren Phasen des Leseprozesses angelegt werden, sodass der Zustand der Zelle vor dem Beginn der Integrationsphase randomisiert wird. Dies könnte entweder vor dem Anlegen der Gatespannungen oder während des Einstellens der Gatespannungen oder während der Vorladephase oder einer Kombination dieser Phasen erfolgen. Die Integrationsphase kann dann ohne gleichzeitiges Aussetzen gegenüber einer episodischen Stimulation ausgeführt werden.
  • Bei einer weiteren Gruppe von Ausführungsformen wird die Stimulation während der eigentlichen Integrationsphase angelegt, entweder beginnend vor t = 0 (wie in den 5A–5C gegeben), in einer früheren Phase, und mit Fortsetzung in die Integrationsphase hinein, oder indem der Stimulus vollständig zwischen t = 0 und t' liegt. In einigen Fällen kann es, wenn der Stimulus vollständig in der Integrationsperiode enthalten ist, leichter werden, die Störung zu reproduzieren. Zum Beispiel könnte bei der Zelle mit zwei Floating-Gates, die mit Bezug auf die 4A–D beschrieben worden ist, während einer vorgegebenen Anzahl von Zyklen, zum Beispiel n, eine periodische Spannungsschwingung zwischen den Kanal anschaltenden und ausschaltenden Bedingungen an das Auswahlgate 772 angelegt werden, während welcher Zeit der gesamte Strom, der über das Integrationszeitintervall fließt, gemessen wird. Dies führt dazu, dass der Lesewert der Integration von N unabhängigen Teillesewerte kürzerer Dauer entspricht, wobei die Kanal-Anschaltintervalle bei dem Ansatz mit periodischer Spannung mit den DC-Lesebedingungen abgeglichen werden.
  • Eine weitere Anordnung von Speicherzellen mit Floating-Gates ist eine NAND-Architektur, beispielsweise diejenige, die in US-Patent US 2003 002348 beschrieben ist. In 6 ist ein NAND-Array gezeigt, das aus dieser Anmeldung angepasst übernommen ist. Diese Figur zeigt Spalten mit in diesem Beispiel vier Speicherzellen, die zwischen ein Paar Auswahltransistoren geschaltet sind, sodass die Bitleitungen BL0 bis BIN gebildet sind. Die Leitungen SGD_i und SGS_i sind mit den Drain- bzw. Source-Auswahltransistoren jeder Spalte verbunden, und die Steuergates der Speicherzellen in jeder Zeile sind entlang einer gegebenen Wortleitung WL_i verbunden. Um zum Beispiel die Zelle 601 in Spalte 1, Zeile 1 zu lesen, wird die Bitleitung BL1 auf einen Pegel VBL vorgeladen, die Auswahltransistoren und nicht ausgewählten Wortleitungen werden auf eine Durchlassspannung Vpass gelegt, die ausreicht, um sämtliche Transistoren in Spalte 1 außer 601 vollständig anzuschalten, und die ausgewählte Wortleitung WL1_i wird auf eine (hier datenabhängige) Lesespannung VWL gelegt. Die Bitleitung BL1 entlädt sich dann mit einer Rate, die durch den Dateninhalt des Speicherelements 601 bestimmt wird.
  • Je größer die Amplitude des Signals ist, desto größer ist die Fähigkeit, Rauschen zu unterdrücken. Der hohe Pegel des Signals wird durch die VTH des Transistors bestimmt und darf die VTH nicht stark übersteigen, wenn der episodische Stimulus während des Integrationsintervalls angelegt wird, da dies dazu führt, dass der Transistor unabhängig von seinem Datenzustand vollständig an ist. Diese Einschränkung kann aufgehoben werden, indem während des Anlegens von Stimuli, die VTH übersteigen, ein Transistor auf dem Pfad des Stroms unabhängig abgeschaltet wird, wie bereits diskutiert. Bei einer ersten Gruppe von Ausführungsformen werden Impulse genutzt, deren niedriger Wert der DC-Lesewert ist und deren hoher Wert viel höher ist, und diese können in einer einzigen Integrationszeit angelegt werden. Das Ansteuerelement muss ausgeschaltet werden, um während sämtlicher Zeiten, in denen die Gatespannung deutlich über die VTH der Zelle getrieben wird, den ansonsten übermäßigen Zellenstrom zu stoppen. Dieses Ansteuerelement kann eine nicht ausgewählte Wortleitung in dem NAND-Strang der Spalte, der Source-Auswahltransistor oder der Drain-(Bitleitungs-)Auswahltransistor sein. Dies ist in den 7A und 7B gezeigt.
  • 7A zeigt einen episodischen Stimulus, der aus einem einzigen trapezförmigen Impuls besteht, der an die einzelne Wortleitung angelegt wird, welcher der Spannung VWL entspricht. Die ausgewählte Wortleitung wird während der Vorlade- und der Signalentwicklungsphase auf einem normalen Lesewert gehalten, wobei der Stimulus während der Belastungsperiode angelegt wird. Der Impuls erreicht einen exemplarischen Wert von 8 V, ein Wert, bei dem der ausgewählte Transistor auf dieser Wortleitung vollständig anschalten würde und die Bitleitung schnell entladen würde, unabhängig von dem in dem Transistor gespeicherten Datenzustand. Um dies zu verhindern, wird die Wellenform Vpass an einen der anderen Transistoren in der Spalte angelegt. Indem dieser andere Transistor während der Belastungsperiode auf eine Spannung deutlich unterhalb seiner Schwellspannung gelegt wird, wird er ausgeschaltet, und die Ladung der Bitleitung bleibt erhalten. Die anderen Transistoren können auf dem standardmäßigen Durchlasswert, hier 5 V, belassen werden. Die resultierende Spannung an der Bitleitung VBL ist in der oberen Wellenform gezeigt. Sie wird anfänglich in diesem Beispiel auf einen Wert von 0,8 V vorgeladen, an welcher Stelle sie mit einer Rate abzufallen beginnt, die durch die Beziehung zwischen dem Zustand der ausgewählten Zelle und dem Lesewert an der Bitleitung bestimmt wird. Vpass wird dann auf niedrigen Pegel gebracht, wodurch VBL stetig bleiben kann, während VWL mit 8 V belastet wird. Die ausgewählte Wortleitung wird dann auf ihren Lesewert zurückgeführt, Vpass wird auf 5 V zurückgeführt und die Signalentwicklung kann sich fortsetzen, bis der Parameterwert bei t' festgehalten wird.
  • 7B ähnelt der 7A, außer dass jetzt mehrere Impulse oberhalb der Lesespannung an die Wortleitung angelegt werden. Ein entsprechender Satz an Einsenkungen bei Vpass wird genutzt, um den Pegel auf VBL beizubehalten, während diese Impulse angelegt werden. Das resultierende Verhalten auf der Bitleitung besteht darin, dass der Abfall von VBL durch einen Satz ebener Terrassen, wenn Vpass bei 0 V liegt, unterbrochen wird.
  • 7C zeigt ein Beispiel für eine alternative Gruppe von Ausführungsformen. In diesem Fall werden die Auswahltransistoren und sämtliche nicht ausgewählten Wortleitungen auf dem konstanten Durchlasswert von hier 5 V gehalten, wie durch den konstanten Wert von Vpass gezeigt ist. Der Stimulus auf der ausgewählten Wortleitung stellt nun eine Serie von Impulsen dar, bei denen VWL ausgehend von dem Leewert nach unten, auf beispielsweise –6 V, gebracht wird. Wie zuvor bleibt die resultierende Wellenform von VBL während der Impulse eben, es ist aber kein zusätzliches Signal Vpass erforderlich, da der Stimulus die beiden Funktionen erfüllt, die notwendige stimulierende Spannung anzulegen und das Leitvermögen auszuschalten.
  • Wenngleich die Diskussion bis hierher auf Ausführungsformen konzentriert war, bei denen EEPROM-Zellen für das Speicherbauelement genutzt werden, kann sie auch auf andere Ausführungsformen angewandt werden, bei denen ähnlich beeinflussbare Quellen für Rauschen ein Problem darstellen, darunter magnetische und optische Medien. Die vorliegende Erfindung kann weitreichende Anwendung bei allen Arten von Bauelement/Transistor-Lesevorgängen finden, darunter, aber nicht ausschließlich, bei Sub-0,1-μm-Transistoren, Einzelelektronentransistoren, Nanotransistoren auf organischer/Kohlenstoffbasis und Molekulartransistoren. Zum Beispiel könnte die vorliegende Erfindung auch für solche NROM- und MNOS-Zellen vorteilhaft sein, wie sie in US-Patent 5,768,192 von Eitan bzw. US-Patent Nr. 4,630,086 von Sato et al. beschrieben sind, oder für solche magnetischen RAM- und FRAM-Zellen, wie sie in US-Patent 5,991,193 von Gallagher et al. bzw. in US-Patent Nr. 5,892,706 von Shimizu et al. beschrieben sind. Für diese anderen Typen von Speicherelementen können sich die speziellen Mechanismen zum Bestimmen des Parameters, welcher den Zustand des Elements widerspiegelt, unterscheiden, zum Beispiel würden bei einem magnetischen Medium magnetische Eigenschaften gemessen und bei einer CD-ROM oder anderen optischen Medien würden optische Eigenschaften gemessen, der nachfolgende Prozess würde aber in einfacher Weise aus den vorstehenden Beispielen folgen. Mithilfe dieses Ansatzes können existierende Materialsysteme, die unpraktisch sind, weil sie unter einer hohen Dichte an Rauschquellen leiden, beispielsweise Stellen mit Einfang-/Freigabe-Übergängen an Grenzflächen oder anderweitig in atomarem Maßstab, zu brauchbaren Technologien für eine Speicherung mit hoher Dichte oder für Kleinsignalanwendungen werden. Da mit fortgesetzter Miniaturisierung immer kleinere Bauelemente erzeugt werden, wird das stochastische (Quanten-)Verhalten der den Bauelementen eigenen Fluktuationen bedeutsamer, und das vorliegende Verfahren bietet eine potentielle Möglichkeit zum Reduzieren des Einflusses des sich daraus ergebenden Rauschens in einem zugehörigen System, indem dessen stochastische Natur beseitigt oder reduziert wird.
  • Eine noch weitere Anwendung der vorliegenden Erfindung kann darin bestehen, einheitlichere Leitungscharakteristika (die z. B. statistischen Schwankungen der Schwellspannung VTH unterliegen) bei sehr kleinen Transistoren mit bedeutsamen Dotierstoff- Fluktuationseffekten zu erzeugen. Hierbei kann die VTH bei makroskopisch identischen Transistoren aufgrund der mikroskopisch variierenden Positionen des Dotierstoffs unterschiedlich sein. Die Standardabweichung einer Stichprobe solcher VTHs, die unter DC-Bedingungen erhalten wird, kann reduziert werden, indem das vorliegend offenbarte Rauschreduktionsverfahren genutzt wird. Zum Beispiel können sich durch Dotierstoff-Fluktuationseffekte übermäßige Schwankungen im Verhalten einer Gruppe von ansonsten identischen Bauelementen ergeben. Ein Beispiel dafür wäre die erhöhte Spannbreite der Schwellspannung einer Gruppe von Transistoren, die eigentlich identisch sein sollten. Die Auswirkungen von Dotierstoff-Fluktuationen nehmen in dem Maße zu, wie sich die Abmessungen von Bauelementen verringern, bis zu dem Punkt hin, dass in dem aktiven Teil eines Bauelements einige wenige Dotierstoffatome vorhanden sind. Dies kann zu uneinheitlichen Stromdichten in Maßstäben führen, die den Dimensionen der aktiven Bereiche des Bauelements nahekommen. Unterschiedliche DC-Spannungen, die an das Gate oder die Drain-Elektrode eines exemplarischen Bauelements angelegt werden, können zu neuen dominanten Stromleitpfaden führen. Mit anderen Worten kann/können sich durch das Ändern von Vorspannungen der/die Pfad(e) des geringsten Widerstands verschieben. Wenn unterschiedliche DC-Vorspannungen das Verhalten eines Bauelements ändern, hat das zeitliche Variieren der Vorspannung den gleichen Effekt wie das Weitergehen zu einem neuen Bauelement. Wiederum kann auf den Zentralen Grenzwertsatz verwiesen werden, um die mögliche Reduzierung der Verhaltensvarianz unter AC-Bedingungen im Gegensatz zu DC-Bedingungen zu erklären.
  • Andere Formen episodischer Stimuli, welche den Zustand der Zelle oder den Wert des gemessenen Parameters beeinflussen, können ebenfalls genutzt werden. Wie bereits erwähnt, sind andere Anregungsstimuli, die eine insgesamt rauschreduzierende Wirkung haben können, extern oder intern erzeugte Photonen, Phononen, Magnetfelder, mechanische Schwingungen oder Spannungen und thermische Spannungen. Zum Beispiel können auch extern angelegte wechselnde elektrische und magnetische Felder genutzt werden, um Rauschen zu reduzieren. Insbesondere könnte ein alternierendes Magnetfeld in einer magnetischen Speicherzelle genutzt werden, bei der dieses die Zelle unmittelbar beeinflusst, oder selbst in einer Zelle mit Floating-Gate, bei welcher es die Zelle über induzierten Spannungen beeinflussen könnte. Ein Erhöhen der Temperatur könnte eine 1/f-Rauschreduktionswirkung haben, sie wird aber außerdem das thermische Rauschen erhöhen. Ein zyklischer Wechsel zwischen unterschiedlichen Temperaturen könnte ein Verfahren zum Reduzieren von Rauschen bieten. Bei allen diesen Fällen ermöglichen die Verfahren gemäß der vorliegenden Erfindung es, unter Nutzung eines periodischen oder AC-Stimulus den stationären oder DC-Kennwert einer Speicherzelle mit reduziertem Rauschen zu lesen.

Claims (32)

  1. Verfahren zum Betreiben eines nichtflüchtigen Speichers, umfassend: Anlegen eines Satzes von Spannungen (Vaper, Vper) an eine Speichereinheit (601) des nichtflüchtigen Speichers während eines Intervalls (t), und Bestimmen der Leitungscharakteristika (I, VBL) der Speichereinheit in Reaktion auf den Satz von Spannungen, dadurch gekennzeichnet, dass der Satz von Spannungen einen Lesespannungszustand (Vaper) sowie eine zeitlich variierende Anregungsstimulus(Vper)-Komponente, die sich von dem Lesespannungszustand unterscheidet, umfasst.
  2. Verfahren nach Anspruch 1, wobei der Schritt des Bestimmens der Leitungscharakteristika das Messen einer Stromstärke, Spannung, Zeit und Frequenz umfasst.
  3. Verfahren nach Anspruch 1 oder Anspruch 2, wobei die Speichereinheit einen Floating-Gate-Transistor darstellt und der Satz von Spannungen ferner das Anlegen einer nichtperiodischen Spannung an ein erstes Steuergate (201, 771) des Transistors umfasst, wobei das Bestimmen der Leitungscharakteristika das Messen eines Parameters zwischen einem ersten und einem zweiten Source/Drain-Bereich (205) des Transistors während eines Leseintervalls umfasst.
  4. Verfahren nach Anspruch 3, wobei der episodische Stimulus an entweder das Steuergate des Transistors oder das Substrat des Transistors angelegt wird.
  5. Verfahren nach Anspruch 3 oder Anspruch 4, wobei der Floating-Gate-Transistor ferner ein Auswahlgate (772) umfasst und der episodische Stimulus an das Auswahlgate angelegt wird.
  6. Verfahren nach Anspruch 5, wobei der Floating-Gate-Transistor zwei Floating Gates aufweist, wobei ein erstes Steuergate (771) über dem ersten (781) der beiden Floating Gates angeordnet ist und ein zweites Steuergate (783) über dem zweiten (763) der beiden Floating Gates angeordnet ist, wobei das Auswahlgate (772) zwischen den beiden Steuergates liegt.
  7. Verfahren nach einem der Ansprüche 3 bis 6, wobei der Parameter entweder den Strom, der in einem Kanalbereich des Floating-Gate-Transistors fließt, oder eine Spannung, die zum Herstellen einer vorgegeben Stromstärke erforderlich ist, darstellt.
  8. Verfahren nach einem der Ansprüche 3 bis 7, wobei das Leseintervall eine erste Phase und eine darauffolgende zweite Phase umfasst, wobei die Messung eines Parameters während der zweiten Phase erfolgt und das Anlegen eines Satzes von Lesespannungswellenformen während der ersten Phase beginnt.
  9. Verfahren nach Anspruch 8, wobei der episodische Stimulus während entweder der ersten oder der zweiten Phase angelegt wird.
  10. Verfahren nach einem der Ansprüche 1 bis 8, wobei der episodische Stimulus eine Spannung darstellt, die entweder eine Sinuswellenform, eine Rechteckwellenform oder eine Trapezwellenform aufweist.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Speichereinheit entweder eine magnetische Speicherzelle, bei welcher der episodische Stimulus ein Magnetfeld ist, eine Molekulartransistor-Speichereinheit, eine Einelektronentransistor-Speichereinheit oder eine Nanotransistor-Speichereinheit darstellt.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bestimmen der Leitungscharakteristika der Speichereinheit folgende Schritte umfasst: Bestimmen der Leitungscharakteristika der Speichereinheit unter Ansprechen auf den Satz von Spannungen zum ersten Mal; und darauffolgendes Bestimmen der Leitungscharakteristika der Speichereinheit unter Ansprechen auf den Satz von Spannungen zum zweiten Mal, wobei die episodische Stimuluskomponente nur während der zweitmaligen Bestimmung angelegt wird.
  13. Verfahren nach Anspruch 12, wobei die nachfolgende zweitmalige Bestimmung der Leitungscharakteristika der Speichereinheit unter Ansprechen auf ein Ergebnis einer Fehlerkontrollcodierung erfolgt.
  14. Verfahren zum Lesen des Dateninhalts einer nichtflüchtigen Speichereinheit, umfassend: ein Verfahren entsprechend einem der vorhergehenden Ansprüche, wobei das Intervall ein Leseintervall darstellt, wobei die gemessene Charakteristik einen Parameterwert bemisst, der mit dem Dateninhalt der Speichereinheit während des Leseintervalls in Zusammenhang steht und den Beitrag einer Rauschkomponente umfasst, und wobei der während des Leseintervalls an die Speichereinheit angelegte Pegel des Stimulus den Parameterwert beeinflusst, wodurch sich der Beitrag der Rauschkomponente reduziert.
  15. Verfahren nach Anspruch 14, wobei die Speichereinheit einen Floating-Gate-Transistor darstellt und das Messen eines Parameterwertes das Anlegen einer nichtperiodischen Spannung an ein erstes Steuergate des Transistors umfasst, und wobei der Parameter zwischen einem ersten und einem zweiten Source/Drain-Bereich des Transistors gemessen wird.
  16. Verfahren nach Anspruch 15, wobei der episodische Stimulus entweder eine periodische Spannungswellenform oder einen einzelnen Spannungsimpuls darstellt.
  17. Verfahren nach Anspruch 16, wobei der episodische Stimulus eine periodische Spannungswellenform darstellt und wobei die periodische Spannung entweder eine Sinuswellenform, eine Rechteckwellenform oder eine Trapezwellenform aufweist.
  18. Verfahren nach Anspruch 16 oder Anspruch 17, wobei der episodische Stimulus eine periodische Spannungswellenform darstellt und wobei der Floating-Gate-Transistor ferner ein Auswahlgate umfasst und der episodische Stimulus an das Auswahlgate angelegt wird.
  19. Verfahren nach Anspruch 16 oder Anspruch 17, wobei der episodische Stimulus an das erste Steuergate des Transistors angelegt wird.
  20. Verfahren nach Anspruch 16 oder Anspruch 17, wobei der episodische Stimulus an das Substrat des Transistors angelegt wird.
  21. Verfahren nach einem der Ansprüche 14 bis 20, wobei das Anlegen eines episodischen Stimulus' unter Ansprechen auf ein Ergebnis einer Fehlerkontrollcodierung aufgerufen wird.
  22. Nichtflüchtiger Speicher, umfassend: eine Speichereinheit (601), einen Leseverstärker, der mit der Speichereinheit verbunden ist, um den Zustand der Speichereinheit unter Ansprechen auf einen Satz von Lesespannungen (Vaper, Vper) zu bestimmen, und Treiber, die mit der Speichereinheit verbunden sind, um den Satz von Lesespannungen an die Speichereinheit anzulegen, dadurch gekennzeichnet, dass der Satz von Lesespannungen umfasst: einen Lesespannungszustand (Vaper); und einen zeitlich variierenden Stimulus-Spannungszustand (Vper), wobei sich der zeitlich variierende Stimulus-Spannungszustand von dem Lesespannungszustand unterscheidet.
  23. Speicher nach Anspruch 22, wobei der Leseverstärker durch Abfühlen einer Stromstärke oder einer Spannung arbeitet.
  24. Speicher nach Anspruch 22 oder Anspruch 23, wobei die Speichereinheit einen Floating-Gate-Transistor darstellt.
  25. Speicher nach Anspruch 24, wobei der episodische Stimulus-Spannungszustand an entweder ein Steuergate des Transistors oder das Substrat des Transistors angelegt wird.
  26. Speicher nach Anspruch 24, wobei der Floating-Gate-Transistor ferner ein Auswahlgate umfasst und der episodische Stimulus-Spannungszustand an das Auswahlgate angelegt wird.
  27. Speicher nach Anspruch 26, wobei der Floating-Gate-Transistor zwei Floating Gates aufweist, wobei das erste Steuergate (771) über einem ersten (781) der beiden Floating Gates angeordnet ist und ein zweites Steuergate (783) über dem zweiten (763) der beiden Floating Gates angeordnet ist, wobei das Auswahlgate (772) zwischen den beiden Steuergates liegt.
  28. Speicher nach einem der Ansprüche 22 bis 26, wobei der Parameter entweder den Strom, der in einem Kanalbereich des Floating-Gate-Transistors fließt, oder eine Spannung, die zum Herstellen einer vorgegebenen Stromstärke erforderlich ist, darstellt.
  29. Speicher nach einem der Ansprüche 22 bis 27, wobei der episodische Stimulus-Spannungszustand eine periodische Spannung darstellt, die entweder eine Rechteckwellenform oder eine Trapezwellenform aufweist.
  30. Speicher nach einem der Ansprüche 22 bis 29, der einen Fehlerkontrollcode-Abschnitt umfasst, der mit dem Leseverstärker und mit den Treibern gekoppelt ist, wobei die Treiber den episodischen Stimulus-Spannungszustand unter Ansprechen auf ein Steuersignal von dem Fehlerkontrollcode-Abschnitt anlegen.
  31. Speicher nach einem der Ansprüche 22 bis 30, wobei die Speichereinheit entweder eine magnetische Speicherzelle, bei welcher der episodische Stimulus ein Magnetfeld ist, eine Molekulartransistor-Speichereinheit, eine Einelektronentransistor-Speichereinheit oder eine Nanotransistor-Speichereinheit darstellt.
  32. Speicher nach einem der Ansprüche 22 bis 31, wobei der nichtflüchtige Speicher ein Array aus Speichereinheiten umfasst, ein Element dessen die Speichereinheit darstellt, und wobei er eine Verstärkerleitung umfasst, die zwischen einen der Treiber und einen Abschnitt des Arrays geschaltet ist, welcher die Speichereinheit umfasst, wodurch der episodische Stimulus-Spannungszustand angelegt wird.
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