DE60225068T2 - NOISE REDUCTION TECHNOLOGY FOR TRANSISTORS AND SMALL ARRANGEMENTS USING EPISODIC AGITATION - Google Patents

NOISE REDUCTION TECHNOLOGY FOR TRANSISTORS AND SMALL ARRANGEMENTS USING EPISODIC AGITATION Download PDF

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Abstract

The present invention presents methods for reducing the amount of noise inherent in the reading of a non-volatile storage device by applying an episodic agitation (e.g. a time varying voltage) to some terminal(s) of the cell as part of the reading process. Various aspects of the present invention also extend to devices beyond non-volatile memories. According to one aspect of the present invention, in addition to the normal voltage levels applied to the cell as part of the reading process, a time varying voltage is applied to the cell. A set of exemplary embodiments apply a single or multiple set of alternating voltages to one or more terminals of a floating gate memory cell just prior to or during the signal integration time of a read process. In other embodiments, other reproducible external or internal agitations which are repeatable, and whose average effect (from one integration time to the next integration time) remains sufficiently constant so as to have a net noise reduction effect is applicable.

Description

Die vorliegende Erfindung betrifft allgemein Transistoren und kleine elektronische Bauelemente, darunter computerlesbare Speicherbauelemente, die sowohl statisch gelesen werden können, wie es bei Lesemodellen für statische RAMs anzutreffen ist, oder dynamisch, wie bei dynamischen RAMs, bei denen eine Vorladung, gefolgt von einer Signalentwicklung genutzt wird, und betrifft spezieller Verfahren zum Reduzieren von Rauschen beim Lesen des Informationsgehalts dieser.The The present invention relates generally to transistors and small ones electronic components, including computer-readable memory devices, which can be read both statically, as with reading models for static RAMs, or dynamically, as with dynamic RAMs, where a subpoena followed by a signal development used and special method for reducing noise reading the information content of this.

Bei nichtflüchtigen Halbleiterspeichern, beispielsweise EEPROMs oder Flash-Speichern, wurde die Menge an Daten, die pro Speicherzelle gespeichert werden, erhöht, um die Speicherdichte zu erhöhen. Gleichzeitig haben sich die Betriebsspannungen solcher Bauelemente verringert, um die Leistungsaufnahme zu reduzieren. Dies führt dazu, dass eine größere Anzahl von Zuständen in einem kleineren Bereich von Spannungs- oder Stromwerten gespeichert wird. Da der Spannungs- oder Stromabstand zwischen Datenzuständen abnimmt, werden die Auswirkungen von Rauschen beim Lesen dieser Zellen wesentlicher. Beispielsweise können Schwankungen des Schwellspannungswertes, die in einer EEPROM-Zelle eines binären Speichers, der mit 5 Volt betrieben wird, akzeptabel sind, bei einem Bauelement, das bei 3 Volt betrieben wird, mit vier oder mehr speicherbaren Bits pro Zelle nicht mehr akzeptabel sein. Einige Konsequenzen des Rauschens bei einem nichtflüchtigen Speicher sowie Verfahren zum Behandeln dieser sind in US-Patent Nr. 6,044,019 beschrieben.In non-volatile semiconductor memories, such as EEPROMs or flash memories, the amount of data stored per memory cell has been increased to increase the storage density. At the same time, the operating voltages of such devices have been reduced to reduce power consumption. This results in a larger number of states being stored in a smaller range of voltage or current values. As the voltage or current gap between data states decreases, the effects of noise in reading those cells become more significant. For example, fluctuations in the threshold voltage value acceptable in an EEPROM cell of a 5 volt binary memory may be unacceptable for a device operating at 3 volts with four or more storable bits per cell. Some consequences of noise in a nonvolatile memory and methods of handling this are in U.S. Patent No. 6,044,019 described.

Herkömmlich werden physisch größere Transistoren für sensitive analoge Anwendungen genutzt, wogegen digitale Schaltungen, bei denen physisch kleine digitale Transistoren genutzt werden, die in einem binären Modus arbeiten, unempfindlich für die existierenden geringen Rauschpegel sind. Selbst nichtflüchtige Speicher mit vier Speicherpegeln (2 Bits/Zelle) weisen ausreichend große Lesetoleranzen auf, um in der Mehrzahl der Fälle gegenüber diesem Rauschen allgemein immun zu sein. Da die Baugröße von Speicherbauelementen jedoch kontinuierlich gesunken ist, sind nicht-makroskopische Effekte, beispielsweise Auswirkungen eines einzelnen Elektrons oder Quanteneffekte, zunehmend wesentlich geworden, und haben das Rauschproblem verschlimmert.Become conventional physically larger transistors for sensitive used analog applications, whereas digital circuits in which physically small digital transistors are used in one binary Working mode, insensitive to the existing low noise level. Even non-volatile memory with four memory levels (2 bits / cell) have sufficiently large reading tolerances to, in the majority of cases across from to be generally immune to this noise. As the size of memory components but has dropped continuously, are non-macroscopic effects, for example, effects of a single electron or quantum effects, have become increasingly important, and have exacerbated the noise problem.

Verschiedene Aspekte der Funktionsweise solcher maßstäblich kleinen Bauelemente werden in den folgenden Dokumenten diskutiert:

  • [1] "Random Telegraph Noise in Deep-Submicrometer MOSFETS" von K. K. Huang, et. al., IEEE Electron Device Letters, Bd. 11, Nr. 2, Februar 1990;
  • [2] "Effects of Oxide traps, interface traps, and border traps an metal-oxide-semiconductor devices" von D. M. Fleetwood, et. al., J. Appl. Phys., Bd. 73, Nr. 10, 15. Mai 1993;
  • [3] "Quantum Effects an the Extraction of MOS Oxide Traps by 1/f Noise Measurements" von Andrea Pacelli, et. al., IEEE Transactions an Electron Devices, Bd. 46, Nr. 5, Mai 1999, S. 1029 ff;
  • [4] "In Depth Exploration of Si-SeO2 Interface Traps in MOS Transistors Using the Charge Pumping Technique" von Daniel Bauza, et. al., IEEE Transactions an Electron Devices, Bd. 44, Nr. 12, Dezember 1997, S. 2262 ff;
  • [5] "Critical Discussion an Unified 1/f Noise Models for MOSFETs" von Ewout P. Vandamme, et. al., IEEE Transactions an Electron Devices, Bd. 47, Nr. 11, November 2000, S. 2146ff;
  • [6] "A Solution for Current-Voltage Characteristics of Multiple Coupled Mesoscopic Tunnel Junctions", von N. Mokhlesi et al., Superlattices and Microstructures, Bd. 21, Nr. 1, S. 15–19 (1997);
  • [7] "Capacitive nature of atomic-sized structures", von G. J. lafrate et al., Physical Review B, Bd. 52, Nr. 15, S. 10 733, 15. Oktober 1995-I;
  • [8] "1/f noise reduction of metal-oxide-semiconductor transistors by cycling from inversion to accumulation", von I. Bloom, et al., Applied Physics Letters 58 (15) 15. April 1991;
  • [9] "The decrease of "random telegraph signal" noise in metal-oxide-semiconductor field effect transistors when cycled from inversion to accumulation", von B. Dierickx, et al., Journal of Applied Physics, 71 (4), 15. Februar 1992;
  • [10] "MOSFET 1/f Noise Measurement Under Switched Bias Conditions", von A. P. van der Wel, et al., IEEE Electron Device Letters, Bd. 21, Nr. 1, Januar 2000;
  • [11] "Reducing MOSFET 1/f Noise and Power Consumption by Switched Biasing", von Eric A. M. Klumperink, et al., IEEE Journal of Solid-State Circuits, Bd. 35, Nr. 7, Juli 2000, wenngleich in diesen Veröffentlichungen kein spezielles praktisches Verfahren zur Reduktion von Rauschen zur Nutzung in Speichersystemen präsentiert wird.
Various aspects of the operation of such scaled-down small components are discussed in the following documents:
  • [1] "Random Telegraph Noise in Deep Submicrometer MOSFETS" by KK Huang, et. al., IEEE Electron Device Letters, Vol. 11, No. 2, February 1990;
  • [2] "Effects of Oxide Traps, Interface Traps, and Border Traps on Metal-Oxide-Semiconductor Devices" by DM Fleetwood, et. al., J. Appl. Phys., Vol. 73, No. 10, May 15, 1993;
  • [3] "Quantum Effects on the Extraction of MOS Oxide Traps by 1 / f Noise Measurements" by Andrea Pacelli, et. al., IEEE Transactions on Electron Devices, Vol. 46, No. 5, May 1999, p. 1029 et seq;
  • [4] "In Depth Exploration of Si-SeO2 Interface Traps in MOS Transistors Using the Charge Pumping Technique" by Daniel Bauza, et. al., IEEE Transactions on Electron Devices, Vol. 44, No. 12, December 1997, p. 2262 et seq;
  • [5] "Critical Discussion on Unified 1 / f Noise Models for MOSFETs" by Ewout P. Vandamme, et. al., IEEE Transactions on Electron Devices, Vol. 47, No. 11, November 2000, p. 2146ff;
  • [6] "A Solution for Current-Voltage Characteristics of Multiple Coupled Mesoscopic Tunnel Junctions", by N. Mokhlesi et al., Superlattices and Microstructures, Vol. 21, No. 1, pp. 15-19 (1997);
  • [7] "Capacitive nature of atomic-sized structures," by GJ Lafrate et al., Physical Review B, Vol. 52, No. 15, p. 10, 733, October 15, 1995-I;
  • [8] "1 / f noise reduction of metal-oxide-semiconductor transistors by cycling from inversion to accumulation", by I. Bloom, et al., Applied Physics Letters 58 (15) April 15, 1991;
  • [9] "The decrease of" random telegraph signal "noise in metal oxide semiconductor field effect transistors when cycled from inversion to accumulation", by B. Dierickx, et al., Journal of Applied Physics, 71 (4), 15 February 1992;
  • [10] "MOSFET 1 / f Noise Measurement Under Switched Bias Conditions", by AP van der Wel, et al., IEEE Electron Device Letters, Vol. 21, No. 1, January 2000;
  • [11] "Reducing MOSFET 1 / f Noise and Power Consumption by Switched Biasing", by Eric AM Klumperink, et al., IEEE Journal of Solid-State Circuits, Vol. 35, No. 7, July 2000, albeit in these publications No special practical method for reducing noise for use in storage systems is presented.

Außerdem wird auf die internationale Patentbeschreibung Nr. WO 01/27931 Bezug genommen, welche einen Prozess beschreibt, bei dem an eine Speicherzelle, die für einen Leseprozess ausgewählt ist, ein Satz Spannungen angelegt wird, darunter eine erste Steuergate-Spannung, und die Stromstärke der Zelle ausgelesen wird. Die Steuergate-Spannung wird danach auf einen zweiten Pegel (oder eine "Sprungstufe") erhöht, und die Stromstärke wird erneut gelesen und der Prozess wird wiederholt. Es wird eine Reihe von herkömmlichen Leseintervallen gelehrt, bei denen die Lesespannungen, die an eine Speicherzelle angelegt werden, konstant gehalten werden und der Zellenstrom gemessen wird, wobei die Steuergate-Spannung auf die nächste Stufe in der Reihe zwischen diesen Intervallen springt.In addition, on the International Patent Specification No. WO 01/27931 Reference is made, which describes a process in which a set of voltages is applied to a memory cell selected for a read process, including a first control gate voltage, and the current strength of the cell is read out. The control gate voltage is then increased to a second level (or "step") and the current is read again and the process is repeated. A number of conventional read intervals are taught in which the read voltages applied to a memory cell are held constant and the cell current is measured, with the control gate voltage jumping to the next level in the series between these intervals.

Wenngleich die Folgen von Rauschen durch solche Verfahren wie in Patent Nr. 6,044,019 vermindert oder behandelt werden können, und zwar mit einem Fehlerkorrekturcode (ECC) oder einer anderen äquivalenten Fehlerbehandlung wie beispielsweise in US-Patent Nr. 5,418,752 beschrieben, könnten Verfahren zum Reduzieren von Rauschen, das in dem mesoskopischen Bereich zwischen dem makroskopischen und dem mikroskopischen Bereich entsteht, für Speicher Vorteile bringen.Although the consequences of noise can be reduced or treated by such methods as in Patent No. 6,044,019, with an error correction code (ECC) or other equivalent error handling such as in U.S. Patent No. 5,418,752 For example, methods for reducing noise that arises in the mesoscopic region between the macroscopic and microscopic regions could provide advantages for memory.

Erfindungsgemäß umfasst ein Verfahren zum Betreiben eines nichtflüchtigen Speichers das Anlegen eines Satzes von Spannungen (Vaper, Vper) an eine Speichereinheit des nichtflüchtigen Speichers während eines Intervalls (t) und das Bestimmen der Leitungscharakteristika (I, VBL) der Speichereinheit in Reaktion auf den Satz von Spannungen, wobei der Satz von Spannungen einen Lesespannungszustand (Vaper) sowie eine zeitlich variierende Anregungsstimulus(Vper)-Komponente, die sich von dem Lesespannungszustand unterscheidet, umfasst.According to the invention, a method of operating a nonvolatile memory comprises applying a set of voltages (V aper , V per ) to a memory unit of the nonvolatile memory during an interval (t) and determining the line characteristics (I, V BL ) of the memory unit in response to the set of voltages, wherein the set of voltages comprises a read voltage state (V aper ) and a time varying excitation stimulus (V per ) component different from the read voltage state.

Das erfindungsgemäße Verfahren kann genutzt werden, um den Dateninhalt eines nichtflüchtigen Speichers zu lesen, wobei bei dem Verfahren das Intervall ein Leseintervall darstellt, die gemessene Charakteristik einen Parameterwert darstellt, der mit dem Dateninhalt der Speichereinheit des Speichers während des Leseintervalls in Zusammenhang steht und den Beitrag einer Rauschkomponente beinhaltet, und wobei der während des Leseintervalls an die Speichereinheit des Speichers angelegte Pegel des Stimulus den Parameterwert beeinflusst, wodurch der Beitrag der Rauschkomponente reduziert wird.The inventive method can be used to save the data content of a non-volatile In the method, the interval is a read interval represents the measured characteristic represents a parameter value, the with the data content of the memory unit of the memory during the Reading interval and the contribution of a noise component includes, and wherein the during of the read interval applied to the memory unit of the memory Level of the stimulus affects the parameter value, reducing the contribution the noise component is reduced.

Ein nichtflüchtiger Speicher entsprechend der Erfindung umfasst eine Speichereinheit, einen Leseverstärker, der mit der Speichereinheit verbunden ist, um den Zustand der Speichereinheit unter Ansprechen auf einen Satz Lesespannungen (Vaper, Vper) zu bestimmen, und Treiber, die mit der Speichereinheit verbunden sind, um den Satz Lesespannungen an die Speichereinheit anzulegen, wobei der Satz Lesespannungen umfasst: einen Lesespannungszustand (Vaper) und einen zeitlich variierenden Anregungsstimulus-Spannungszustand (Vper), wobei sich der zeitlich variierende Anregungsstimulus-Spannungszustand von dem Lesespannungszustand unterscheidet.A nonvolatile memory according to the invention comprises a memory unit, a sense amplifier connected to the memory unit for determining the state of the memory unit in response to a set of read voltages (V aper , V per ) and drivers connected to the memory unit for applying the set of read voltages to the memory unit, the set of read voltages comprising: a read voltage state (V aper ) and a time varying excitation stimulus voltage state (V per ), the time varying excitation stimulus voltage state being different from the read voltage state.

Gemäß der vorliegenden Erfindung werden Verfahren zum weiteren Reduzieren des beim Lesen eines nichtflüchtigen Speicherbauelements inhärenten Betrags an Rauschen dargelegt, wobei ein zeitlich variierender Anregungsstimulus, nachfolgend als "episodischer Stimulus" bezeichnet, als Teil des Leseprozesses an einen oder mehrere Anschlüsse der Zelle angelegt wird. Zusätzlich zu den als Teil des Leseprozesses normalerweise an die Zelle angelegten Spannungspegeln kann eine zeitlich variierende Spannung an die Zelle angelegt werden. Bei einer Gruppe exemplarischer Ausführungsformen wird ein einzelner Satz oder werden mehrere Sätze alternierender Spannungen an einen oder an mehrere Anschlüsse einer Speicherzelle mit Floating-Gate unmittelbar vor der Signalintegrationszeit eines Leseprozesses oder während dieser angelegt. Bei anderen Ausführungsformen kann eine beliebige andere reproduzierbare externe oder interne Anregung angewandt werden, die wiederholbar ist und deren gemittelte Wirkung (von einer Integrationszeit zur nächsten Integrationszeit) hinreichend konstant bleibt, sodass sich insgesamt ein Rauschreduktionseffekt ergibt. Andere Anregungsstimuli, die insgesamt eine Rauschreduktionswirkung haben können, sind extern oder intern erzeugte Photonen, Phononen und Magnetfelder.According to the present Invention will provide methods for further reducing the reading of a nonvolatile Inherent to memory device Amount of noise, with a time-varying excitation stimulus, hereinafter referred to as "episodic Stimulus ", as part of the reading process to one or more ports of the cell is created. additionally to the voltage levels normally applied to the cell as part of the reading process a time-varying voltage can be applied to the cell. In a group of exemplary embodiments, a single Sentence or become several sentences alternating voltages to one or more terminals of a Floating gate memory cell immediately before the signal integration time a reading process or during this created. In other embodiments, any other reproducible external or internal stimuli are applied, which is repeatable and whose averaged effect (from an integration time to the next Integration time) remains sufficiently constant, so that overall gives a noise reduction effect. Other excitatory stimuli, the can have an overall noise reduction effect, are external or internal generated photons, phonons and magnetic fields.

Weitere Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung spezieller repräsentativer Ausführungsformen deutlich werden, die beispielshalber angegeben werden und bei denen auf die beigefügten Zeichnungen Bezug genommen wird, wobei dieFurther Features and advantages of the present invention will become apparent from the following description of specific representative embodiments which are given by way of example and in which on the attached Drawings reference is made, wherein the

1A–D Beispiele des Rauschverhaltens bei der gemessenen Stromstärke einer Speicherzelle zeigen. 1A -D show examples of the noise behavior in the measured current of a memory cell.

Die 2A–C sind schematische Darstellungen einer Grenzflächenzustand-Einfangstelle bei einer Speicherzelle mit Floating-Gate.The 2A -C are schematic representations of an interface state trapping site in a floating gate memory cell.

3 zeigt eine vereinfachte Ausführungsform der vorliegenden Erfindung. 3 shows a simplified embodiment of the present invention.

Die 4A–D zeigen eine spezielle Ausführungsform einer Speicherzellenstruktur.The 4A D show a specific embodiment of a memory cell structure.

Die 5A–C veranschaulichen zwei spezielle Leseprozesse.The 5A -C illustrate two special reading processes.

6 zeigt eine weitere Ausführungsform einer Speicherzellenstruktur. 6 shows a further embodiment of a memory cell structure.

Die 7A–C veranschaulichen Leseprozesse für die Struktur aus 6.The 7A -C illustrate reading processes for the structure 6 ,

Die Speicherkapazität von nichtflüchtigen Halbleiterspeichern hat sich sowohl durch die Verringerung der physischen Größe der einzelnen Komponenten der Schaltungen, welche die Speicherzelle umfassen, als auch durch Erhöhung der Menge an Daten, die in einer einzelnen Speicherzelle gespeichert werden können, vergrößert. Beispielsweise können Bauelemente wie solche, die in den US-Patenten 5,712,180 und 6,103,573 sowie in den US-Patenten 6,426,893 und US 6,522,263 beschrieben sind, die alle an die SanDisk Corp. übertragen sind, vier oder mehr logische Bits pro physikalischem Speichertransistor mit Floating-Gate speichern. Für den Fall von 4 logischen Bits wird es bei diesem Speicher erforderlich sein, dass auf jedem Floating-Gate einer von sechzehn möglichen Speicherzuständen kodiert werden kann. Jeder einzelne dieser Speicherzustände entspricht einem eindeutigen Wert oder genauer einem schmalen Bereich von Werten für gespeicherte Ladung auf dem Floating-Gate, der hinreichend von den Ladungsspeicher-Wertebereichen der benachbarten Zustände getrennt ist, um diesen deutlich von den benachbarten Zuständen wie auch sämtlichen anderen Zuständen zu unterscheiden. Dies gilt sowohl für einen normalen Lesevorgang als auch für einen Verifizierungslesevorgang, der als Teil eines Programmiervorgangs erfolgt.The storage capacity of non-volatile semiconductor memories has increased both by reducing the physical size of the individual components of the circuits comprising the memory cell and by increasing the amount of data that can be stored in a single memory cell. For example, components such as those shown in the U.S. Patents 5,712,180 and 6,103,573 as well as in the U.S. Patents 6,426,893 and US 6,522,263 described all of them to SanDisk Corp. transmit four or more logical bits per physical floating gate memory transistor. In the case of 4 logical bits, this memory will require that one of sixteen possible memory states be coded on each floating gate. Each of these memory states corresponds to a unique value, or more specifically, a narrow range of stored charge values on the floating gate, which is sufficiently separated from the charge storage value ranges of the adjacent states to be significantly different from the adjacent states as well as all other states differ. This applies to both a normal read operation and a verify read operation that occurs as part of a program operation.

Eine Reihe von Verfahren zum Lesen von Speicherzellen sind in US-Patent 6,538,922 und in US-Patent 6,747,892 beschrieben, die an die SanDisk Corp. übertragen sind. Die erste dieser Anmeldungen beschreibt das Lesen des Inhalts der Speicherzelle mit einer Auflösung von 7 Bit oder höher zur Nutzung in einem 4-Bit-Speicher. Wenn diese Anzahl von Pegeln in einem Fenster von 3 Volt der Betriebsspannungen enthalten ist, wie es bei Niederspannungsbauelementen zu finden ist, führt dies zum Erfordernis einer Auflösungsfähigkeit von ungefähr 25 mV und einem Abstand von 200 mV von Zustand zu Zustand. In diesem Bereich können Rauschpegel, die früher akzeptabel waren, nun dazu führen, dass der Zustand der Zelle mit einem Fehler von einem oder mehreren Zustandspegeln gelesen wird.A number of methods for reading memory cells are in U.S. Patent 6,538,922 and in U.S. Patent 6,747,892 described to SanDisk Corp. are transferred. The first of these applications describes reading the content of the memory cell with a resolution of 7 bits or higher for use in a 4-bit memory. If this number of levels is contained in a 3 volt window of operating voltages, as found in low voltage devices, this results in the requirement for a resolution capability of about 25 mV and a 200 mV separation from state to state. In this range, noise levels that were previously acceptable may now cause the state of the cell to be read with an error of one or more state levels.

Die 1A–D stellen Beispiele für Rauschfluktuationen beim Lesen einer Speicherzelle dar. 1A zeigt den Fall, bei dem der Wert eines bestimmten Parameters, der für den Zustand der Speicherzelle kennzeichnend ist, in diesem Fall die Stromstärke I(t), um einen gewissen Mittelwert <I> schwankt. In diesem Fall kann, wenn die Signalentwicklungszeit um ein Mehrfaches länger als die typische Zeitskala der Schwankungen ist, ein relativ rauschfreier Wert für den Zustand der Zelle bestimmt werden. Die Signalentwicklungszeit stellt das Zeitintervall dar, über welches die Messgröße, die für den Zustand der Zelle kennzeichnend ist, entwickelt wird. Die Messgröße kann der Wert der Zellenansteuerstromstärke sein, die Schwellspannung der Zelle, der in einer festen Zeitspanne erzeugte Spannungsabfall der Bitleitung oder die Zeitspanne, die zum Erzeugen eines festen Betrages des Spannungsabfalls an der Bitleitung erforderlich ist. Einige Verfahren zum Bestimmen eines relativ exakten Wertes für den Zustand der Zelle sind in US-Patent Nr. 6,044,019 beschrieben, aus welchem 1A angepasst übernommen ist.The 1A D represent examples of noise fluctuations in reading a memory cell. 1A Fig. 14 shows the case where the value of a certain parameter indicative of the state of the memory cell, in this case the current I (t), fluctuates by a certain average value <I>. In this case, if the signal development time is several times longer than the typical time scale of the fluctuations, a relatively noise-free value for the state of the cell can be determined. The signal development time represents the time interval over which the measurand, which is characteristic for the state of the cell, is developed. The measurand may be the value of the cell drive current, the threshold voltage of the cell, the bit line voltage drop generated in a fixed amount of time, or the time required to generate a fixed amount of bit line voltage drop. Some methods for determining a relatively exact value for the state of the cell are U.S. Patent No. 6,044,019 described from which 1A adapted adopted.

Weitere Leseverfahren, die weitergehend mit diesen anderen Verfahren kombiniert werden können, sind in einem gleichzeitig anhängigen US-Patent mit dem Titel "Reducing the Effects of Noise in Non-Volatile Memories Through Multiple Reads" von Carlos J. Gonzalez und Daniel C. Guterman beschrieben, das gleichzeitig mit der vorliegenden Anmeldung eingereicht worden ist und als US 6,621,739 erteilt worden ist. Da mit diesen anderen Verfahren Rauschkomponenten mit unterschiedlichen Charakteristika behandelt werden können, sollten diese als einander und die vorliegende Erfindung ergänzend betrachtet werden.Other reading methods that can be further combined with these other methods are described in a co-pending U.S. Patent entitled "Reducing the Effects of Noise in Non-Volatile Memories Through Multiple Reads" by Carlos J. Gonzalez and Daniel C. Guterman , which was filed simultaneously with the present application and as US 6,621,739 has been granted. Since noise components having different characteristics can be treated with these other methods, they should be considered as complementary to one another and the present invention.

In einigen Fällen ist festgestellt worden, dass das Rauschen betragsmäßig nicht um einen einzigen Mittelwert herum normalverteilt ist, sondern eine bimodale Charakteristik zu haben scheint, wie etwa in den 1B, 1C und 1D gezeigt ist und in dem im Hintergrund-Abschnitt zitierten Dokument [1] diskutiert wird. Die 1B und 1C zeigen das Beispiel der gemessenen Stromstärke von einer Speicherzelle, bei welcher die Stromstärke um einen Wert von beispielsweise 1 μA schwankt, aber mit einer Anzahl von Spitzen mit ungefähr gleichem Betrag von beispielsweise 0,10 μA. in 1B liegen die Spitzen bei einer höheren Stromstärke, ausgehend von einem Basiswert, in 1C liegen die Spitzen bei einer niedrigeren Stromstärke, und in 1D weisen die durch die Rauschquelle bestimmten höheren und niedrigeren Leitungsgrade vergleichbare Zeitcharakteristiken auf. In allen drei Fällen schwankt die Dauer dieser stochastisch. Sowohl während der Zeit der Spitzen als auch im Zeitraum zwischen diesen existiert zusätzlich Rauschen der in 1A zu sehenden Art. Da die Baugröße von Speicherbauelementen fortlaufend geschrumpft ist, sind nicht-makroskopische Effekte, wie beispielsweise Effekte durch ein einzelnes Elektron oder Quanteneffekte, zunehmend wichtig geworden und verschlimmern die Probleme mit Rauschen durch das Eintragen dieser kurzzeitigen Spitzen, die im mesoskopischen Bereich entstehen. Der Betrag und der Schwankungsbereich der Dauer der Spitzen werden von dem speziellen Mechanismus, durch den diese entstehen, abhängen.In some cases, it has been found that the noise is not normally distributed in magnitude around a single average, but appears to have a bimodal characteristic, such as in the 1B . 1C and 1D and discussed in the document cited in the Background section [1]. The 1B and 1C show the example of the measured current from a memory cell in which the current varies by a value of, for example, 1 μA, but with a number of peaks of approximately the same amount, for example, 0.10 μA. in 1B the peaks are at a higher current, starting from an underlying, in 1C the peaks are at a lower amperage, and in 1D For example, the higher and lower conductivities determined by the noise source have comparable time characteristics. In all three cases, the duration of these varies stochastically. Both during the time of the peaks and in the period between these there is additional noise in the 1A Since the size of memory devices has shrunk steadily, non-macroscopic effects, such as single electron effects or quantum effects, have become increasingly important and aggravate the problems with noise by introducing these transient spikes that arise in the mesoscopic range , The amount and range of the duration of the peaks will depend on the particular mechanism by which they are created.

Wenn die Dauer der Spitzen im Vergleich zu der Integrationsperiode (d. h. der Signalentwicklungszeit) des Leseprozesses kurz genug ist, wie beispielsweise in US-Patent 6,044,019 beschrieben ist, oder wenn die Spitzen häufig genug auftreten, sodass während jeder Integrationsperiode grob statistisch betrachtet die gleiche Anzahl von Rauschspitzen vorhanden sind, kann die zeitlich mittelnde Integrationszeit bewirken, dass der Einfluss des Rauschens vernachlässigbar wird. Es ist jedoch festgestellt worden, dass in einigen Fällen eine Speicherzelle Rauschen mit charakteristischen Zeitkonstanten aufweisen kann, die mit Zeitspannen vergleichbar sind oder wesentlich länger sind als diejenigen, über welche sich praktische Integrationsperioden erstrecken. In diesem Fall kann das Rauschen einen inakzeptabel starken Einfluss auf den resultierenden Lesewert haben. Wenn beispielsweise, Bezug nehmend auf 1D, die Integrationsperiode vergleichbar mit der typischen Zeit ist, während der sich ein Rauschereignis manifestiert (z. B. sich eine höhere Stromstärke ergibt) oder kleiner als diese ist, wird es typischerweise zwei unterschiedliche Lesewerte geben, in Abhängigkeit davon, zu welchem Zeitpunkt der Lesevorgang erfolgt. Dadurch kann die Auflösung, mit welcher der Dateninhalt der Zelle gelesen werden kann, stark eingeschränkt sein.When the duration of the peaks is short enough compared to the integration period (ie signal development time) of the reading process, such as in U.S. Patent 6,044,019 or if the peaks occur frequently enough such that, statistically speaking, the same number of noise spikes are present during each integration period, the time-averaged integration time may cause the influence of the noise to become negligible. However, it has been found that in some cases a memory cell may have noise with characteristic time constants that are comparable or substantially longer than those over time which span practical integration periods. In this case, the noise may have an unacceptably strong influence on the resulting read value. For example, with reference to FIG 1D For example, if the integration period is comparable to the typical time during which a noise event manifests itself (eg, a higher current level) or less than this, there will typically be two different read values, depending on when the read will occur he follows. This can severely limit the resolution with which the data content of the cell can be read.

Betrachten wir zum Beispiel eine Klasse von Anwendungen im Zusammenhang mit Flash-Speicher-Zellen. Bei der Beobachtung von Transistorrauschen an Transistoren verschiedener Größen und Typen (sowohl Flash-Zellen unterschiedlicher Generationen als auch NMOS-Transistoren) ist beobachtet worden (man vergleiche beispielsweise das Dokument [1] aus dem Hintergrund), das die Stärke des Rauschens umgekehrt proportional zur Breite des Transistors ist und auch in analoger Weise mit der Länge des Transistors in Beziehung gesetzt werden kann, sodass das Rauschen mit der Skalierung des Transistors zunimmt. Die Schwellspannung, VTH, eines Transistors kann einige Male gelesen werden, und durch jeweiliges Messen der verschiedenen Werte für VTH, wenn die Messung erfolgt, können die Folgen des Transistorrauschens untersucht werden. Um VTH mithilfe eines Halbleiter-Parameteranalysators zu messen, können verschiedene Werte für die Gate/Steuergate-Spannung, VG, überstrichen werden, um nach demjenigen Wert für VG zu suchen, der zu einem vorgegebenen Wert einer Drain-zu-Source-Stromstärke führt (z. B. 1 μA). Wenn die Messung für VTH oft wiederholt wird, werden anhand jeder Messung geringfügig unterschiedliche Werte für VTH festgestellt. Es lässt sich außerdem beobachten, dass bei Nutzung längerer Integrationszeiten und/oder bei Überstreichen von VG mit kleineren Schritten das Rauschen nicht notwendigerweise oder merklich reduziert wird. Alternativ können an sämtliche Transistoranschlüsse feste Spannungen angelegt werden, um zahlreiche (z. B. tausende) wiederholte DC-Stromstärkemessungen vorzunehmen. Insgesamt bleibt die Stromstärke im Groben konstant. Wenn jedoch mit einer feinen Auflösungsskala beobachtet wird, werden Schwankungen erkannt, die oft inakzeptable Grade an Rauschen sowohl bei analogen Bauelementen als auch bei nichtflüchtigen Mehrpegel-Speicherzellen darstellen, insbesondere wenn die Anzahl der Speicherpegel 8 oder mehr beträgt (d. h. drei oder mehr Bits pro Zelle). Es lässt sich feststellen, dass ein Bruchteil der Speicherzellen in einem Speicherarray rauschfrei ist. Dies ist eine Folge der Rauschquellenpopulation bei einer großen Stichprobe von Bauelementmessungen, die tendenziell einer Normalverteilung mit einer charakteristischen Standardabweichung entspricht. Bei einem Bauelement mit einem Verhalten, wie es in den 1B und 1C gezeigt ist, werden die Transistoren ein Rauschen zeigen, das normalverteilt ist, zuzüglich einiger Stromstärkewerte, die aus der Normalverteilung herausfallen, welche den schmalen Rauschspitzen entsprechen; und bei einem Bauelement mit einem Verhalten, wie es in 1D gezeigt ist, wird das Rauschen eine Verteilung aufweisen, die eher einer bimodalen als einer Normalverteilung entspricht. Bei bestimmten Stromstärkewerten (entsprechend einem speziellen Gatespannungswert) sind viele Transistoren relativ rauschfrei, und bei anderen Stromstärkewerten zeigen sie mehr Rauschen. Einige Transistoren sind bei den meisten Stromstärkewerten rauschbehaftet.For example, consider a class of applications related to flash memory cells. In observing transistor noise on transistors of various sizes and types (both different-generation flash cells and NMOS transistors), it has been observed (for example, see document [1] from the background) that the magnitude of the noise is inversely proportional to the width of the transistor and can also be related in an analogous manner to the length of the transistor, so that the noise increases with the scaling of the transistor. The threshold voltage, V TH , of a transistor can be read a few times, and by measuring the various values of V TH each time the measurement is made, the consequences of the transistor noise can be examined. To measure V TH using a semiconductor parameter analyzer, various values for the gate / control gate voltage, V G , can be swept to search for that value for V G that is at a given drain-to-source value. Current leads (eg 1 μA). When the measurement for V TH is repeated many times, slightly different values of V TH are found from each measurement. It can also be observed that using longer integration times and / or sweeping V G with smaller steps does not necessarily or significantly reduce the noise. Alternatively, fixed voltages may be applied to all transistor terminals to make numerous (eg, thousands) repeated DC current measurements. Overall, the current remains roughly constant. However, when observed with a fine resolution scale, fluctuations are detected which often represent unacceptable levels of noise in both analog and nonvolatile multi-level memory cells, especially when the number of memory levels 8th or more (ie three or more bits per cell). It can be seen that a fraction of the memory cells in a memory array are noise-free. This is a consequence of the noise source population in a large sample of device measurements, which tends to correspond to a normal distribution with a characteristic standard deviation. For a device with a behavior like that in the 1B and 1C 12, the transistors will exhibit noise that is normally distributed plus some current values falling out of the normal distribution corresponding to the narrow noise spikes; and for a device with a behavior like that in 1D is shown, the noise will have a distribution that corresponds more to a bimodal than a normal distribution. At certain current levels (corresponding to a particular gate voltage value), many transistors are relatively noise free, and at other current levels they exhibit more noise. Some transistors are noisy at most current levels.

Beim Beispiel einer Flash-Zelle könnte zumindest eine Quelle für dieses Rauschen in so genannten Interface State Traps, (IST-Grenzflächenzustand-Einfangstellen) bestehen. Wenngleich die Verfahren gemäß der vorliegenden Erfindung zum Reduzieren von Rauschen aus vielen Quellen in vielen unterschiedlichen Systemen angewandt werden können, soll der IST-Fall etwas detaillierter diskutiert werden, um zu zeigen, wie mit diesen Verfahren Rauschen reduziert werden kann, das aufgrund eines bestimmten Mechanismus entsteht.At the Example of a flash cell could at least one source for this noise in so-called interface state traps, (actual interface state trapping sites) consist. Although the methods according to the present invention to reduce noise from many sources in many different ways Systems can be applied should the IST case be discussed in more detail to show how noise can be reduced with these methods, due to of a particular mechanism arises.

Nimmt man die übliche Benennung zur Grundlage, die zum großen Teil gemäß dem Stand der Technik praktiziert wird (man vergleiche beispielsweise das Dokument [2] aus dem Hintergrund), so wird der Begriff Interface State Traps locker verwendet. Streng genommen umfasst das, was hier als Grenzflächenzustände (Interface States) bezeichnet wird, nicht nur Grenzflächenzustände, die unmittelbar auf der Grenzfläche Si/SiO2 liegen, sondern auch Randeinfangstellen, die sich in dem Oxid und bis zu 30 Å bis 40 Å von der Grenzfläche entfernt befinden. Elektrisch gesehen stellen sowohl Grenzzustände als auch Grenzflächenzustände (entsprechend der strikten Nomenklatur) umschaltende Zustände dar, wogegen tiefe Oxidfallen feste Zustände darstellen. Umschaltende Zustände können bisweilen durch ein Elektron belegt sein und können zu anderen Zeitpunkten leer sein, wogegen feste Zustände bei normalen Betriebstemperaturen tendenziell ihren Zustand über lange Zeiträume hin beibehalten. Beim standardmäßigen CMOS-Prozess und beim Prozess für eine EEPROM-Zelle ist es typisch, den Wafer einem Wasserstofftemperprozess zu unterziehen. Im Ergebnis des Wasserstofftemperprozesses kann die Dichte von Grenzflächenzustand-Einfangstellen an der Grenzfläche zwischen dem Substrat und dem Floating-Gate-Oxid typischerweise auf bis zu 1 × 1010 cm2/eV reduziert werden. Da die Bandlücke von Silicium ungefähr 1 eV beträgt, kommt dieser dem Stand der Technik entsprechende geringe Wert für die Dichte von Grenzflächenzustand-Einfangstellen (ISTs) im Mittel 1 IST unter dem Gate jedes Transistors für ein Gate mit einer Länge von 0,1 μm und einer Breite von 0,1 μm gleich. Das bedeutet, dass die Mehrzahl der Flash-Speicher-Zellen, bei denen die Ausdehnung des aktiven Kanals momentan geringfügig größer als 0,1 μm ist, von einer oder mehreren ISTs befallen ist. Folglich wird es, egal wie groß der Wert für den vorgegebenen Betrag der Drain/Source-Stromstärke ist, welcher der Definition von VTH entspricht (typischerweise im breiten Bereich von 400 pA bis 2 μA) tendenziell immer einige Transistoren geben, die bei jedem beliebigen gewählten Wert für die Stromstärke ein IST-getriebenes Rauschen zeigen.Taking the usual term as the basis, much of which is practiced in accordance with the prior art (for example, see document [2] in the background), the term interface state traps is loosely used. Strictly speaking, what are referred to herein as interface states includes not only interface states immediately adjacent to the Si / SiO 2 interface, but also edge capture sites located in the oxide and up to 30 Å to 40 Å from the surface Are located at the interface. Electrically, both boundary states and interface states (according to strict nomenclature) represent switching states, whereas deep oxide traps represent solid states. Switching states may sometimes be occupied by an electron and may be empty at other times, whereas fixed states at normal operating temperatures tend to maintain their state for long periods of time. In the standard CMOS process and in the process for an EEPROM cell, it is typical to subject the wafer to a hydrogen tempering process. As a result of the hydrogen annealing process, the density of interface state trapping sites at the interface between the substrate and the floating gate oxide can typically be reduced to as low as 1 x 10 10 cm 2 / eV. Since the bandgap of silicon is about 1 eV, this prior art small value for the density of interface state trapping sites (ISTs) is Means 1 is equal below the gate of each transistor for a gate having a length of 0.1 μm and a width of 0.1 μm. This means that the majority of the flash memory cells in which the extent of the active channel is currently slightly larger than 0.1 μm is affected by one or more ISTs. Thus, no matter how large the value for the given amount of drain / source current corresponding to the definition of V TH (typically in the wide range of 400 pA to 2 μA), there will always tend to be some transistors at any one selected value for the amperage show an IST-driven noise.

Die Quelle der Art von Rauschen, der sich die vorliegende Erfindung zuwendet, ist häufig mikroskopisch (z. B. einzelne Atomdefekte, Grenzflächeneinfangstellen und freie Bindungen – man vergleiche Dokument [2] des Hintergrundabschnitts, S. 5060 ff.). Die Einflussbereiche dieser mikroskopischen Defekte sind mesoskopisch in dem Sinne, dass die elektrischen Feldlinien, die von einer geladenen Einfangstelle ausgehen, sich über mesoskopische Distanzen hin erstrecken (z. B. über Hunderte von Ångstroms – man vergleiche Dokument [3] des Hintergrund-Abschnitts, 4, S. 1032). Da elektronische Bauelemente auf Sub-Mikrometer-Dimensionen miniaturisiert sind, werden die Effekte von zufälligen Einfang-/Freigabe-Ereignissen bedeutsamer, wenn die Dimensionen der Bauelemente mit den mesoskopischen Dimensionen der Einflussbereiche dieser stochastischen mikroskopischen Phänomene vergleichbar werden.The source of the type of noise to which the present invention is directed is often microscopic (e.g., single atomic defects, interface trapping sites, and free bonds - see document [2] of the Background section, pp. 5060 ff.). The areas of influence of these microscopic defects are mesoscopic in the sense that the electric field lines emanating from a charged trapping site extend over mesoscopic distances (eg, over hundreds of angstroms - see document [3] of the background section, 4 , P. 1032). As electronic devices are miniaturized to sub-micron dimensions, the effects of random capture / release events become more significant as the dimensions of the devices become comparable to the mesoscopic dimensions of the regions of influence of these stochastic microscopic phenomena.

Ein Grund dafür, dass durch die Verfahren gemäß der vorliegenden Erfindung das Rauschen reduziert wird, kann in Folgendem bestehen: Durch Anlegen eines variierenden Signals wird die Speicherzelle über kürzere Intervalle viel härter angeschaltet als im Vergleich zum Lesen bei Gleichspannung (DC). Das Lesesignal wird während der hohen Werte des Anregungsstimulus entwickelt, und während dieser kurzen Intervalle wird die Speicherzelle viel härter angeschaltet, indem die Zelle in eine starke Inversion getrieben wird. Die Ladungsdichte in dem Kanal ist bei starker Inversion höher. Das bedeutet, dass die Ladung der Inversionsschicht effektiver die Feldlinien, die von einer geladenen Einfangstelle auf der Grenzfläche SiO2/Si oder nahe dieser ausgehen, abschirmen kann. Außerdem gilt, je stärker die Inversion ist, desto dicker ist die Inversionsschicht und desto größer ist diese Komponente des Drain-zu-Source-Stroms, der in tieferen Regionen von der Grenzfläche aus fließt. Diese tieferen Ströme werden in größerem Ausmaß von den zufälligen Einfang-/Freigabe-Ereignissen an der Oberfläche abgeschirmt.One reason that noise is reduced by the methods of the present invention may be as follows: By applying a varying signal, the memory cell is turned on much harder over shorter intervals than when compared to DC reading. The read signal is developed during the high values of the excitation stimulus, and during these short intervals the memory cell is turned on much harder by driving the cell into a strong inversion. The charge density in the channel is higher at high inversion. That is, the charge of the inversion layer can more effectively shield the field lines emanating from or near a charged trapping site on the SiO 2 / Si interface. In addition, the stronger the inversion, the thicker the inversion layer and the larger the component of the drain-to-source current that flows in deeper regions from the interface. These lower currents are more largely shielded from the random surface capture / release events.

Die 2A und 2B stellen vereinfachte schematische Darstellungen einer Grenzflächenzustand-Einfangstelle in einem generischen Floating-Gate-Transistor dar. Diese Figuren zeigen einen Floating-Gate-Speicher von der Seite in 2A und von oben in 2B. Diese zeigen ein Steuergate (Control Gate) CG 201 angeordnet über einem Floating-Gate 203, das sich wiederum über dem Kanal des Substrats 205 befindet. Wenn Source S und Drain D vorgespannt sind und eine Spannung an das Steuergate angelegt wird, fließt ein Strom zwischen Source und Drain, dessen Stärke durch die auf dem Floating-Gate gespeicherte Menge an Ladung bestimmt wird. Von oben betrachtet hat die Kanalfläche unter den beiden Gates eine Breite W und eine Länge L.The 2A and 2 B FIG. 12 illustrates simplified schematic representations of an interface state trap in a generic floating gate transistor. These figures show a floating gate memory from the side in FIG 2A and from the top in 2 B , These show a control gate CG 201 arranged above a floating gate 203 , which in turn is above the channel of the substrate 205 located. When Source S and Drain D are biased and a voltage is applied to the control gate, a current flows between source and drain, the magnitude of which is determined by the amount of charge stored on the floating gate. Viewed from above, the channel area under the two gates has a width W and a length L.

Die Fläche zwischen dem Floating-Gate FG 203 und dem Substrat 205 wird von dem Floating-Gate-Dielektrikum eingenommen. Die Grenzfläche zwischen dem Dielektrikum und dem Substrat führt zu einer Diskontinuität der Struktur auf jeder Seite der Grenzfläche, die zu einer Stelle für eine Grenzflächenzustand-Einfangstelle führen kann. Die Verteilungsdichte solcher Einfangstellen in der Richtung senkrecht zur Oberfläche lässt sich als grob gaußsche Verteilung mit Zentrierung an der Grenzfläche feststellen (man vergleiche das Dokument [4] aus dem Hintergrund-Abschnitt, 2). Eine Darstellung einer solchen Stelle ist in den 2A und 2B bei 211 gezeigt.The area between the floating gate FG 203 and the substrate 205 is occupied by the floating gate dielectric. The interface between the dielectric and the substrate results in a discontinuity of the structure on each side of the interface, which may lead to a site for an interface state capture site. The distribution density of such trapping sites in the direction perpendicular to the surface can be determined as a roughly Gaussian distribution with centering at the interface (compare document [4] in the Background section, 2 ). An illustration of such a place is in the 2A and 2 B at 211 shown.

Wenn eine Stelle von einem Elektron belegt ist, führt das aufgrund der Elektron-Elektron-Abstoßung zu einer Coulomb-Barriere, die sich in den Kanal hinein erstreckt. Infolgedessen reduziert sich die effektive Kanalbreite um einen Betrag ΔW. Zum Beispiel entsprechen die Spitzen bei den stochastischen Peaks aus 1B dem Elektronen-Freigabezustand, und das Basis-Stromstärkeniveau entspricht dem eingefangenen Zustand. Die Lebensdauer eines Einfangzustands steht mit dem Abstand der Einfangstelle von dem nächstliegenden Leiter in Zusammenhang (man vergleiche Dokument [1], Gleichung 5). In der derzeitigen Literatur gibt es weiterhin Debatten zum Thema der Quelle für die Änderung der Stromstärke, die sich durch Einfang- oder Freigabeereignisse ergibt. Die Änderung kann als Änderung der effektiven Mobilität modelliert werden, als eine Änderung der Ladungsträgerkonzentration in der Inversionsschicht oder als beides (man vergleiche die Dokumente [1], [5]). Man könnte die Änderung der Stromstärke auch als Resultat der Änderung der effektiven Breite, Länge und/oder des elektrischen Feldes modellieren. Ein exakteres Modell würde ein komplexes dreidimensionales Bauelement berücksichtigen, das bei dem derzeitigen Skalierungsgrad drastisch durch den Belegungszustand einer einzigen Einfangstelle beeinflusst wird. Der Ladungszustand der Einfangstelle kann jeden Term, der in der Gleichung für die Stromstärke des Bauelements auftritt, beeinflussen (z. B. ID = W μeff q Ninv Ex aus Dokument [5], Gleichung 1). Selbst die Gleichung für die Stromstärke, die für ein kleines Bauelement gültig sein mag, das defektfrei ist, ist möglicherweise nicht mehr gültig für das gleiche kleine Bauelement, wenn dieses durch eine Einfangstelle beeinträchtigt ist, deren Zustand die Stromstärke des Bauelements ändert. Bei Gleichungen, die typischerweise genutzt werden, um die Stromstärke eines Bauelements zu modellieren, wird eine einheitliche Struktur des Bauelements in einer oder mehreren Dimensionen angenommen. Wenn der Einflussbereich des Defekts mit den aktiven Dimensionen des Bauelements vergleichbar ist, werden ansonsten gültige Annahmen und Gleichungen ungültig. Für eine Zelle mit mehreren Einfangstellen werden sich die Effekte jeder Stelle dem Basisniveau überlagern.When a site is occupied by an electron, this results in a Coulomb barrier due to the electron-electron repulsion that extends into the channel. As a result, the effective channel width is reduced by an amount ΔW. For example, the peaks at the stochastic peaks are equivalent 1B the electron-release state, and the base current level corresponds to the trapped state. The lifetime of a capture state is related to the distance of the capture site from the nearest conductor (compare document [1], equation 5). The current literature continues to debate the source of change in current that results from capture or release events. The change can be modeled as a change in effective mobility, a change in carrier concentration in the inversion layer, or both (compare documents [1], [5]). One could also model the change in current as a result of changing the effective width, length and / or electric field. A more accurate model would account for a complex three-dimensional device that is dramatically affected by the occupancy state of a single trapping location at the current scaling level. The charge state of the trap can affect any term that occurs in the component current equation (eg, ID = W μ eff q N inv E x from document [5], Equation 1). Even the equation for the current, which may be valid for a small device that is defect free, may no longer be valid for the same small device if it is affected by a trap whose state changes the device current. For equations that are typically used to model the current strength of a device, a unitary structure of the device is assumed in one or more dimensions. If the area of influence of the defect is comparable to the active dimension of the device, otherwise valid assumptions and equations will be invalidated. For a cell with multiple capture sites, the effects of each site will overlap the baseline level.

Das Verhalten einer gegebenen Einfangstelle wird von den Vorspannungsbedingungen abhängen, die zum Lesen der Zelle genutzt werden. Wie schematisch in 2C gezeigt ist, ist die Einfangstelle 211 kapazitiv mit Source (S), Drain (D), dem Substrat (Sub) und dem Gate (G) gekoppelt, wobei die Kopplung des Steuergates zu der Einfangstelle typischerweise über ein dazwischen liegendes Floating-Gate besteht. Die Einfangstelle kann in unterschiedlichem Maße durch Änderung des Pegels an jedem dieser Anschlüsse beeinflusst werden. Viele Auswirkungen der Einfangstellen können als leitfähige Inseln modelliert werden, wie eingehender in Dokument [6] diskutiert ist.The behavior of a given trap will depend on the bias conditions used to read the cell. As schematically in 2C is shown is the capture site 211 capacitively coupled to the source (S), drain (D), substrate (Sub), and gate (G), with the coupling of the control gate to the trap typically via an intervening floating gate. The trap can be influenced to varying degrees by changing the level at each of these ports. Many effects of trapping sites can be modeled as conductive islands, as discussed in more detail in document [6].

Bei einer exemplarischen Ausführungsform wird unmittelbar vor der Signalentwicklungszeit (Integrationszeit) des Leseprozesses oder während dieser eine alternierende Spannung an einen oder mehrere Anschlüsse des Bauelements angelegt. Weitere externe Anregungen, die wiederholbar sind und deren mittlere Wirkung (von einer Integrationszeit zur nächsten Integrationszeit) konstant bleibt, können bei anderen Implementierungen genutzt werden. Das allgemein bekannte Phänomen des Quantentunnelns stellt den für den Einfang-/Freigabevorgang verantwortlichen Mechanismus an tieferen Randeinfangstellen dar, deren Verbindung zu dem nächstliegenden Leiter schwach genug ist, um eine Ladungslokalisierungswirkung zu gewährleisten. Was den Widerstand gegenüber dem Tunneln betrifft, so bedeutet dies, dass der Tunnelwiderstand größer sein muss als das Widerstandsquantum RQ = h/(2e2) = 12,9 kΩ bei Barrieren dünner als 4 nm, wobei der dominante Tunnelmechanismus das direkte Tunneln darstellt, wie es beim Einfangen/Freigeben an lokalen Randeinfangstellen der Fall ist. Viele der tieferen Oxid-Einfangstellen sind ebenfalls weniger als 4 nm von dem nächstliegenden Leiter oder der nächsten Halbleitergrenzfläche entfernt. Einige Beispiele für den nächstliegenden Leiter/die nächstliegende Halbleitergrenzfläche sind der Kanal, die Unterseite des Floating-Gate oder die Unterseite des Auswahlgate. Ein zeitlich variierendes Anregungssignal kann Rauschen reduzieren, wenn es gelingt, den diskreten Energiezustand der einzelnen Einfangstelle/des Defekts/der Verunreinigung zu dem Quasi-Fermi-Niveau (FN,P) des Kommunikationspunkts des nächstliegenden Leiters um einige wenige kBT in jedem Zyklus des Anregungssignals zu verschieben, wobei kB die Boltzmann-Konstante ist und T die Temperatur ist. Dies gilt, weil, wenn die für die Übertragung von Elektronen über die Barriere erforderliche Energie kleiner als kBT wäre, eine solche Einfangstelle dann sehr kurze Zeitkonstanten besitzen würde, wodurch die Zustände während jeder gegebenen Integrationszeit häufig umschalten würden und dadurch nicht wesentlich zum Rauschen beitragen. Dies basiert auf dem Zeitmittelungsprinzip des Zentralen Grenzwertsatzes, der später ausgeführt wird. Der Kommunikationspunkt zu dem nächstliegenden Leiter ist derjenige Punkt in dem Kanal, auf dem Floating-Gate, dem Auswahlgate oder dem Steuergate, welcher nahe genug der Einfangstelle liegt, sodass ein Elektronentunneln zwischen der Einfangstelle und diesem Punkt auftreten kann. Bei den meisten Anwendungen sollte eine Energieverschiebung von ±3 kBT ausreichend sein.In an exemplary embodiment, an alternating voltage is applied to one or more terminals of the device immediately prior to or during the signal development time (integration time) of the reading process. Other external stimuli that are repeatable and whose mean effect (from one integration time to the next integration time) remains constant can be used in other implementations. The well-known phenomenon of quantum tunneling represents the mechanism responsible for the capture / release process at deeper edge capture sites, whose connection to the nearest conductor is weak enough to provide a charge localization effect. In terms of resistance to tunneling, this means that the tunneling resistance must be greater than the resistance quantum R Q = h / (2e 2 ) = 12.9 kΩ at barriers thinner than 4 nm, with the dominant tunneling mechanism being direct tunneling as is the case with trapping / releasing at local border traps. Many of the deeper oxide capture sites are also less than 4 nm from the nearest conductor or semiconductor interface. Some examples of the nearest conductor / semiconductor interface are the channel, the bottom of the floating gate, or the bottom of the select gate. A time-varying excitation signal may reduce noise if the discrete energy state of the single trap / defect / contaminant succeeds to the quasi-Fermi level (F N, P ) of the closest conductor communication point by a few k B T in each Shift cycle of the excitation signal, where k B is the Boltzmann constant and T is the temperature. This is because if the energy required to transfer electrons across the barrier were smaller than k B T, such a trap would then have very short time constants, which would cause the states to switch frequently during any given integration time, and thus not significantly to noise contribute. This is based on the time averaging principle of the Central Limit Theorem, which will be explained later. The communication point to the nearest conductor is the point in the channel, on the floating gate, the select gate, or the control gate, which is close enough to the trap so that electron tunneling can occur between the trap and this point. For most applications, an energy shift of ± 3k B T should be sufficient.

Wenn die Barriere nicht dick genug ist oder die Energiebarriere nicht hoch genug ist (d. h. wenn der Widerstand kleiner als RQ ist), dann stellt das Tunneln möglicherweise nicht den Mechanismus der Elektronenkommunikation des Defekts mit der nächstliegenden Elektrode dar. Dies kann für die Randeinfangstellen zutreffen, die sehr nahe der Grenzfläche liegen, oder für diejenigen, die auf der Halbleiterseite der Grenzfläche liegen. Es sollte auch erwähnt werden, dass für solche Einfangstellen, selbst wenn möglicherweise keine physikalische Barriere existiert, die einen hohen Widerstand bietet, die Energiebarriere aus der Energie resultieren kann, die erforderlich ist, um die Ladung auf eine Potentialsenke atomarer Dimensionen einzugrenzen. Mit anderen Worten ist es möglich, dass keine isolierende(n) Atomschicht(en) zwischen dem Defekt und der nahe liegenden Elektrode vorhanden ist/sind; aber selbst in einem solchen Fall kann Energie erforderlich sein, um ein Elektron an die Defektstelle zu bringen oder um ein Elektron von der Defektstelle zu entfernen. In einem gegebenen System kann diese erforderliche Energie aus einem oder beiden von zwei unterschiedlichen Phänomene resultieren, nämlich der Größenquantisierung und der Ladungsquantisierung. Die Größenquantisierung gewinnt Bedeutung, wenn die Abmessungen einer Potentialsenke mit der Fermi-Wellenlänge der Elektronen in der Senke vergleichbar werden. Die Ladungsquantisierung gewinnt Bedeutung, wenn die Kapazität eines Defekts so klein wird, dass die Schwellenenergie der Coulomb-Barriere = (e2/2C) = der minimalen kapazitiven Energie, die beim Hinzufügen eines Elektrons zu einem System aus N Teilchen zu überwinden ist (Dokument [7], Gleichung 10) größer wird als kBT, wobei C die Gesamtkapazität der Einfangstelle zu der Außenumgebung ist. Wenngleich das Konzept der Kapazität normalerweise als räumlich nicht aufgelöster Parameter genutzt wird, der makroskopischen Systemen zugeordnet wird, kann die Kapazität auch in einem mikroskopischen Regime bis herunter auf atomares Niveau genutzt werden, wie in Dokument [7] beschrieben ist. Für den mikroskopischen Grenzfall kann die Kapazität als die Menge an Arbeit pro Ladungseinheit, ΔV, definiert werden, die erforderlich ist, um eine festgelegte Ladungsmenge, ΔQ, aus dem Vakuumniveau in das fragliche System zu bringen, wie in Dokument [7] beschrieben ist.If the barrier is not thick enough or the energy barrier is not high enough (ie, if the resistance is less than R Q ), then tunneling may not be the mechanism of electron communication of the defect with the nearest electrode. This may apply to the edge capture sites which are very close to the interface, or those that lie on the semiconductor side of the interface. It should also be noted that for such trap sites, even though there may not be a physical barrier that provides high resistance, the energy barrier may result from the energy required to confine the charge to a potential well of atomic dimensions. In other words, it is possible that there is no insulating atomic layer (s) between the defect and the nearby electrode; but even in such a case, energy may be required to bring an electron to the defect site or to remove an electron from the defect site. In a given system, this required energy may result from one or both of two different phenomena, namely size quantization and charge quantization. Size quantization gains importance when the dimensions of a potential well are comparable to the Fermi wavelength of the electrons in the well. The charge quantization gains importance when the capacity of a defect becomes so small that the threshold energy of the Coulomb barrier = (e 2 / 2C) = the minimum capacitive energy to be overcome when adding an electron to a system of N particles (Document [7], Equation 10) becomes larger than k B T, where C the total capacity of the trap to the outside environment is. Although the concept of capacity is normally used as a spatially unresolved parameter assigned to macroscopic systems, capacity can also be used in a microscopic regime down to atomic level, as described in document [7]. For the microscopic limit, the capacity may be defined as the amount of work per unit load, ΔV, required to bring a fixed amount of charge, ΔQ, from the vacuum level into the system in question, as described in document [7].

Im Allgemeinen sind für Elektronentunnelphänomene zwei Leiter erforderlich, die durch einen dünnen Isolator getrennt sind. Die beiden Seiten des Tunnelpfades, durch den Rauschen entsteht, sind die Einfangstelle/der Defekt selbst sowie irgendein anderer Leiter oder Halbleiter, beispielsweise eine weitere Einfangstelle, der Kanal eines Transistors, Drain, Source, ein Gate oder die leitfähige Seite der Grenzfläche Isolation/Halbleiter (z. B. die Seitenwand eines Flachgrabenisolationsbereichs (STI-Bereichs)). Grenzflächeneinfangstellen oder Randeinfangstellen entlang des Transistorskanals, insbesondere jene, die den Engstellen für Ströme näher liegen, tragen häufig hauptsächlich zum Rauschen des Transistors bei. In Abhängigkeit vom Typ des Transistors kann der Engpass für den Strom entlang des Kanals in der Nähe der Source-Seite oder im Falle der Ausführungsformen aus den 4A–D in der Lücke zwischen dem Floating-Gate und dem Auswahlgate liegen. Bei Raumtemperatur sind 6 kBT 156 mV. Um die Quasi-Fermi-Niveaus auf den beiden Seiten des Tunnelpfades um 156 mV zu versetzen, sind viel höhere Spannungsauslenkungen an einer nahe liegenden Elektrode erforderlich. Für den Fall von Flash-Speicher-Zellen kann das Steuergate die Elektrode der Wahl zum Anlegen des Wechselspannungs(AC)-Anregungssignals sein. Betrachten wir ein AC-Signal mit einer Amplitude von 1 V, das an das Steuergate angelegt wird. Von diesem 1 V kommt nur eine Amplitude von 0,5 V an dem Floating-Gate an (bei Annahme eines Kopplungsverhältnisses von Steuergate zu Floating-Gate von 50%). Für eine Einfangstelle auf der Grenzfläche, die sich in einer Tiefe von beispielsweise 1 nm in dem Oxid und 7,5 nm entfernt von dem Floating-Gate befindet (bei Annahme einer Kanaloxiddicke von 9,5 nm), beträgt der kapazitive Kopplungsgrad des Floating-Gate zu der Einfangstelle, die als sphärischer Leiter mit einem Radius von 5 Å modelliert wird, 10,4%. Dieses Ergebnis wurde mit einer Lösungssoftware für 3D-Poisson-Gleichungen mit dem Namen "Raphael", die von der Avanti Corp. vertrieben wird, erhalten. Die Kapazität zwischen Einfangstelle und Kanal wurde zu 2,56 × 10–19 F berechnet, die Kapazität zwischen Einfangstelle und Floating-Gate wurde 2,96 × 10–20 F berechnet, und die Gesamtkapazität der Einfangstelle wurde zu 2,85 × 10–19 F berechnet. Der Radius von 5 Å für die Einfangstelle stellt lediglich eine fundierte Vermutung dar. Außerdem mag die Annahme, dass die relative Dielektrizitätskonstante des Oxids einen konstanten Wert von 3,9 darstellt, in folgenden Sinne nicht gültig sein: die wenigen Atomlagen zwischen der Einfangstelle und dem Kanal können aus SiOx (im Gegensatz zu SiO2) bestehen. SiOx weist einen geringeren Gehalt an elementarem Sauerstoff auf als SiO2, wobei es einige Sauerstoff-Leerstellen aufweist. SiOx kann eine andere relative Dielektrizitätskonstante als SiO2 besitzen. Darüber hinaus kann die Poisson-Gleichung bei solchen kleinen Dimensionen ihre Gültigkeit verlieren. Bei Nutzung der vorstehenden Werte für die Kapazität ergibt sich, dass von einer Steuergate-Amplitude von 1,0 V nur 50 mV an der Einfangstelle ankommen. Da auch das Kanalpotential durch das an das Steuergate angelegte AC-Signal verändert wird, wird ein beträchtlicher Anteil der Amplitude des Signals verschwendet, da es nicht funktioniert, mit dieser eine Spannungsdifferenz zwischen der Einfangstelle und dem Kanal zu erzeugen. Zieht man dies in Rechnung, so wird sich die berechnete Spannung lediglich auf unter 50 mV verringern. Durch die Ineffizienzen beim Anlegen der erforderlichen Spannungsauslenkungen an die Rauschquellen (mit dem Ziel, die Potentialdifferenz zwischen den beiden Seiten der Tunnelbarrieren zu verändern) kann typischerweise das Anlegen von hohen Spannungsauslenkungen (im Bereich von mehreren Volt) notwendig sein, die an einen oder mehrere gegebene Anschlüsse angelegt werden, damit sich eine effektive Rauschunterdrückung ergibt. Das in der vorliegenden Anmeldung offenbarte Rauschreduktionsverfahren bleibt selbst dann gültig, wenn die Potentialbarriere zwischen der Einfangstelle und der nächstliegenden Elektrode derart beschaffen ist, dass Elektronen durch irgendeinen anderen Mechanismus als Tunneln an die Einfangstelle und von dieser weg gelangen. Das Konzept des Tunnelns ist nützlich beim Erklären der Tatsache, dass sich die mit dem Einfangen/Freigeben zusammenhängenden Zeitkonstanten über viele Größenordnungen hin erstrecken, die von weniger als einer Mikrosekunde bis zu vielen Jahren reichen.In general, electron tunneling phenomena require two conductors separated by a thin insulator. The two sides of the tunnel path through which noise originates are the trap site / defect itself and any other conductor or semiconductor, such as another trap site, the channel of a transistor, drain, source, gate, or the isolation / semiconductor interface conductive site (eg, the sidewall of a shallow trench isolation area (STI area)). Interface capture sites or edge capture sites along the transistor channel, particularly those closer to the bottlenecks for currents, often contribute primarily to the noise of the transistor. Depending on the type of transistor, the bottleneck for the current along the channel near the source side or, in the case of the embodiments, may be out of the range 4A -D lie in the gap between the floating gate and the selection gate. At room temperature, 6 k B T are 156 mV. To offset the quasi-Fermi levels on either side of the tunnel path by 156 mV requires much higher voltage excursions at a nearby electrode. In the case of flash memory cells, the control gate may be the electrode of choice for applying the AC (excitation) excitation signal. Consider an AC signal with an amplitude of 1 V applied to the control gate. Of this 1 V, only 0.5 V amplitude is applied to the floating gate (assuming a 50% control gate to floating gate coupling ratio). For a trapping site on the interface that is at a depth of, for example, 1 nm in the oxide and 7.5 nm away from the floating gate (assuming a channel oxide thickness of 9.5 nm), the capacitive coupling efficiency of the floating Gate to the capture site modeled as a spherical conductor with a radius of 5 Å, 10.4%. This result was obtained with solution software for 3D Poisson equations named "Raphael", which was supplied by Avanti Corp. is distributed. The trapping site to channel capacity was calculated to be 2.56 x 10 -19 F, the trapping site-floating gate capacity was calculated to be 2.96 x 10 -20 F, and the total trapping site capacity became 2.85 x 10 -4 . 19 F calculated. The 5 Å radius for the trapping site is only a well-founded assumption. In addition, the assumption that the relative dielectric constant of the oxide represents a constant value of 3.9 may not be valid in the following sense: the few atomic layers between the trapping site and the trapping site Channel may consist of SiO x (in contrast to SiO 2 ). SiO x has a lower content of elemental oxygen than SiO 2 , with some oxygen vacancies. SiO x may have a relative dielectric constant other than SiO 2 . Moreover, the Poisson equation can lose its validity in such small dimensions. Using the above values for capacitance, it follows that only 50 mV arrive at the trap from a control gate amplitude of 1.0V. Since the channel potential is also changed by the AC signal applied to the control gate, a considerable portion of the amplitude of the signal is wasted because it does not work to create a voltage difference between the trap and the channel. Taking this into account, the calculated voltage will only decrease to below 50 mV. The inefficiencies in applying the necessary voltage excursions to the noise sources (with the aim of changing the potential difference between the two sides of the tunnel barriers) may typically require the application of high voltage excursions (in the range of several volts) to one or more given ones Connections are created so that there is an effective noise reduction. The noise reduction process disclosed in the present application remains valid even when the potential barrier between the capture site and the nearest electrode is such that electrons pass through some mechanism other than tunneling to and from the capture site. The concept of tunneling is useful in explaining the fact that the trapping / releasing time constants extend over many orders of magnitude, ranging from less than one microsecond to many years.

Weitere Beispiel für episodische Anregungsstimuli, die insgesamt eine Rauschreduzierungswirkung haben können, sind extern oder intern erzeugte Photonen, Phononen und Magnetfelder. Die Rauschquellen, denen sich die vorliegende Erfindung zuwendet, sind von oft von mikroskopischer Natur, indem sie Einfangstellen und atomare Defekte in irgendeinem physischen Bereich des Bauelements umfassen. Durch stochastisches Elektron/Loch-Tunneln kann sich der Zustand einer Einfangstelle ändern. In Abhängigkeit von deren Position wird der Leerstand oder die Belegung einer Einfangstelle das Verhalten des Bauelements beeinflussen. Da Bauelemente auf mesoskopische Dimensionen und darunter verkleinert werden, werden die Effekte selbst einer einzigen Einfangstelle zunehmend bedeutsamer. Bei zukünftigen Generationen können diese Effekte zu einem solch dominanten Teil des Verhaltens des Bauelements werden, dass möglicherweise selbst ein zuverlässiger binärer Betrieb sehr kleiner Bauelemente nicht möglich ist. Wenn die mit dem Ändern des Zustands einer Einfangstelle verknüpften Zeitkonstanten in der Größenordnung der Signalintegrationszeit liegen oder länger als diese sind, werden die stochastischen Zustandsübergänge einer Einfangstelle eine Quelle für Rauschen darstellen. Wenn jedoch ausreichend starke Stimuli an einer Einfangstelle bereitgestellt werden können, um deren Zustand bedarfsweise zu ändern, wird durch Anlegen mehrerer Stimuli an die Einfangstelle während einer einzigen Signalintegrationszeit die Einfang stelle gezwungen, während jeder Integrationszeit mehrere unabhängige Entscheidungen zu treffen. Dies kann zu einem verringerten Rauschen des Bauelements führen, da jede Messung aus mehreren unabhängigen Teilmessungen bestehen wird. Da Einfangstellen ein gedächtnisartiges Verhalten zeigen, würde eine Alternative zum schnellen Wechsel zwischen Teilmessungen und anregenden Stimuli darin bestehen, zwischen zwei beliebigen Teilmessungen eine Zeitspanne lang zu warten, die länger als die charakteristischen Zeitkonstanten der Einfangstelle ist. Diese Wartezeit kann jedoch in vielen Fällen möglicherweise unvertretbar lang sein.Other examples of episodic excitation stimuli that may have an overall noise reduction effect are externally or internally generated photons, phonons, and magnetic fields. The sources of noise to which the present invention is directed are often of a microscopic nature, encompassing trap sites and atomic defects in any physical area of the device. Stochastic electron / hole tunneling can change the state of a trapping site. Depending on their position, the vacancy or occupancy of a trap will affect the behavior of the device. Because components on mesoscopic dimensions and dar As the size decreases, the effects of even a single trapping site become increasingly important. In future generations, these effects may become such a dominant part of the device's behavior that even a reliable binary operation of very small devices may not be possible. If the time constants associated with changing the state of a trap are on or greater than the signal integration time, the stochastic state transitions of a trap will be a source of noise. However, if sufficiently strong stimuli can be provided at a capture site to alter their condition as needed, applying multiple stimuli to the capture site during a single signal integration time forces the capture site to make multiple independent decisions during each integration time. This can lead to reduced noise of the device since each measurement will consist of several independent sub-measurements. Since trapping sites exhibit memory-like behavior, an alternative to rapidly switching between sub-measurements and stimuli would be to wait between any two sub-measurements for a period of time longer than the trapping site's characteristic time constant. However, this waiting time may in many cases be unreasonably long.

Eine beispielhafte Ausführungsform besteht darin, das System während der Integrationszeit durch Anlegen eines trapezförmigen AC-Signals an das Gate eines NMOS-Transistors anzuregen. In diesem Falle ist die effektive Integrationszeit auf die Zeit beschränkt, während der die Gatespannung hoch ist. Aufgrund des nichtlinearen Verhaltens des Transistors während des größten Teils der Abfallzeit, der gesamten niedrigen Zeit und des größten Teils der Anstiegszeit liegt die Gatespannung unterhalb der Schwellspannung, und der Drain-zu-Source-Strom ist zu gering, um wesentlich zur mittleren Gesamtstromstärke beizutragen. Nehmen wir beispielsweise an, dass während ¾ der Integrationszeit kein Stromfluss vorhanden ist. Um dies zu kompensieren und dennoch die gleiche mittlere Stromstärke wie beim standardmäßigen DC-Fall aufrechtzuerhalten, kann die Gatespannung während der hohen Zeit derart erhöht werden, dass der Wert der Stromstärke während der hohen Zeit 4 mal so groß wie der Wert der DC-Stromstärke ist.A exemplary embodiment is the system during the integration time by applying a trapezoidal AC signal to the gate an NMOS transistor to stimulate. In this case, the effective Integration time limited to the time during which the gate voltage is high. Due to the nonlinear behavior of the transistor while most of it the fall time, the whole low time and the most part the rise time is the gate voltage below the threshold voltage, and the drain-to-source current is too low to be significantly intermediate Total current contribute. For example, suppose that during ¾ of the integration time no current flow is present. To compensate for this and yet the same average current as in the standard DC case Maintain the gate voltage during the high time so elevated be that value of amperage during the high time 4 times as big as the value of the DC current is.

Wenn zum Beispiel in einem Integrationsintervall 10 AC-Zyklen vorhanden sind, kann die folgende Situation beschrieben werden: Die Grenzflächen-Einfangstellen, die zum Rauschen beitragen, verhalten sich wie stochastische, unbeständige Mikro-Floating-Gates mit gedächtnisähnlichen Charakteristika. Wenn der Tunnelungswiderstand von der Einfangstelle zu dem Kanal hoch genug ist, kann die mittlere Belegungs-/Leerzeit der eingefangenen Ladung(en) in der Größenordnung der Integrationszeit oder darüber liegen. In einem solchen Fall kann bei aufeinanderfolgenden Messungen der gleiche Wert für den Zustand der Zelle gefunden werden. Bei einer Messung jedoch, die viel später erfolgt (mit einer Verzögerung dazwischen, die länger als die Lebensdauer des momentanen Belegungszustands der Einfangstelle ist), könnte ein anderer Zustand der Zelle festgestellt werden. Die gleiche Idee lässt sich auf eine einzige Signalentwicklungszeit (Integrationszeit entsprechend einem einzigen Verifizierungsvorgang) ausdehnen, und zwar in folgender Weise: Bei einer Ausführungsform werden während einer einzigen Integrationszeit mehrere AC-Signale an das Steuergate einer Flash-Speicher-Zelle angelegt. Wie zuvor erwähnt, ist der hohe Wert dieser Stimuli geringfügig höher als die DC-Lesespannung, der niedrige Wert ist um einige Volt niedriger als der hohe Wert, und die Dauer des niedrigen Werts ist hinreichend lang, dass für den Belegungszustand der Einfangstelle der leere Zustand erzwungen wird, wobei effektiv der Belegungszustand der Einfangstelle während eines Zeitraums des hohen Pegels zu dem Belegungszustand der Einfangstelle während der vorherigen Zeitspanne hohen Pegels randomisiert wird. Auf diese Weise wird eine einzige Signalentwicklungszeit aus mehreren Teil- Integrationszeiten (Zeiten hoher Pegel) zusammengesetzt, während welcher der Zustand der Einfangstelle unabhängig von dem Zustand der Einfangstelle während der vorherigen Teil-Integrationszeit ist. Daher besteht der Zweck der Zeiten mit hohem Pegel darin, insgesamt das Bitleitung-Spannungssignal über die Entladung der Bitleitung zu entwickeln, und der Zweck der dazwischen liegenden Zeiten mit niedrigem Pegel besteht darin, den Zustand der Einfangstelle während der einen Zeitspanne mit hohem Pegel von dem Zustand der Einfangstelle während der nächsten Zeitspanne mit hohem Pegel zu entkoppeln oder zu randomisieren. Bis zum Ende der Zeit mit niedrigem Pegel wird die Einfangstelle in ihren leeren Zustand gezwungen, und bei Anlegen des hohen Spannungswertes an das Steuergate wird die Einfangstelle eine neue Zufallsentscheidung dazu treffen, ob sie belegt wird oder frei bleibt. Da wir gerade nur Einfangstellen berücksichtigen, deren charakteristische Lebenszeiten mit der DC-Integrationszeit vergleichbar sind oder länger als diese sind, kann mit Sicherheit angenommen werden, dass für diese Einfangstellen der Zustand der Einfangstelle während jeder Teil-Integrationszeit üblicherweise für die Dauer dieser Teil-Integrationszeit gleich bleibt. Das Rauschen der zyklusinternen Messungen bleibt in dem Maße korreliert, in dem die Einfang/Freigabe-Lebenszeiten mit der Hoch-Zeit des Signals vergleichbar sind. Andererseits wird das Rauschen zwischen Zyklen nicht korreliert sein, solange der niedrige Wert deutlich niedriger ist als der hohe Wert und die Dauer des niedrigen Pegels mit der Dauer des hohen Pegels vergleichbar ist. Die Verteilung mehrerer AC-Messwerte für gemittelte Stromstärken, die jeweils durch Mitteln der Stromstärke über 10 unkorrelierte AC-Zyklen hin erhalten werden, wird im Vergleich zu der Verteilung der gleichen Anzahl von gemittelten DC-Stromstärkemesswerten, von denen jeder die gleiche Integrationszeit wie im AC-Fall aufweist, eine kleinere Varianz aufweisen.For example, if there are 10 AC cycles in an integration interval, the following situation can be described: The interface trap sites that contribute to the noise behave like stochastic, fickle micro-floating gates with memory-like characteristics. If the tunneling resistance from the trap to the channel is high enough, the average occupancy / idle time of the trapped charge (s) may be on the order of the integration time or above. In such a case, successive measurements may find the same value for the state of the cell. However, for a measurement that occurs much later (with a delay between them that is longer than the lifetime of the current occupancy state of the capture site), another state of the cell could be detected. The same idea can be extended to a single signal development time (integration time corresponding to a single verification process) in the following way: In one embodiment, multiple AC signals are applied to the control gate of a flash memory cell during a single integration time. As mentioned previously, the high value of these stimuli is slightly higher than the DC read voltage, the low value is a few volts lower than the high value, and the duration of the low value is long enough for the occupancy state of the trap to be the empty state effectively, the occupation state of the capture site is randomized during a high-level period to the occupation state of the capture site during the previous high-time period. In this way, a single signal development time is composed of several partial integration times (high level times) during which the state of the trap is independent of the state of the trap during the previous partial integration time. Therefore, the purpose of the high-level times is to develop the bit line voltage signal overall via the bit line discharge, and the purpose of the intermediate low-level times is to reduce the state of the trap during the one high-level time period Trap state during the next period of high level decoupling or randomization. By the end of the low level time, the trap will be forced to its empty state, and upon application of the high voltage value to the control gate, the trap will make a new random decision as to whether it will be occupied or left empty. Since we are currently considering only trapping sites whose characteristic lifetimes are comparable or longer than the DC integration time, it can be safely assumed that for these trapping sites, the state of the trapping site during each partial integration time is usually for the duration of that partial integration time stays the same. The noise of the cycle-internal measurements remains correlated to the extent that the capture / release lifetimes are comparable to the high-time of the signal. On the other hand, the noise between cycles will not be correlated as long as the low value is significantly lower than the high value and the low level duration the duration of the high level is comparable. The distribution of multiple averaged current AC measurements, obtained by averaging over 10 uncorrelated AC cycles, is compared to the distribution of the same number of averaged DC current measurements, each with the same integration time as in AC Case, have a smaller variance.

Es ist allgemein bekannt, dass die Varianz des Verhaltens in einer Gruppe, die aus einzelnen Elementen besteht, größer ist als die Varianz des Verhaltens in einer Gruppe, die aus Elementen besteht, die aus einem Ensemble der gleichen Elemente zusammengesetzt sind. Dies wird als Zentraler Grenzwertsatz bezeichnet (man vergleiche S. 954–955 der fünften Edition von "Advanced Engineering Mathematics" von Erwin Kreyszig). Eine Variante einer Reihe von Varianten des Zentralen Grenzwertsatzes lautet folgendermaßen: Es seien X1, X2, ..., Xn unabhängige Zufallvariablen, mit der gleichen Verteilungsfunktion und daher dem gleichen Mittelwert μ und der gleichen Standardabweichung σ. Es sei An = (X1 + X2 + ... + Xn)/n. Dann ist die Zufallsvariable An für den Grenzfall großer n asymptotisch normal. Außerdem ist unabhängig vom Wert für n der Mittelwert von An gleich μ, und die Standardabweichung von An ist gleich (1/√n)σ. Dies impliziert, dass eine Messgröße, die sich aus dem Mittelwert von zum Beispiel 9 unabhängigen Teilmessungen zusammensetzt, eine Standardabweichung aufweisen wird, die dreimal kleiner sein wird als die inhärente Standardabweichung der Verteilung jeder der Teilmessungen. In diesem Zusammenhang sind Standardabweichung und Rauschen austauschbar. Das zentralste und effektivste Konzept, das hier präsentiert wird, ist die Nutzung der Möglichkeit, Rauschen zu reduzieren, indem über mehrere unabhängige Teilmessungen gemittelt wird. Die Spannungsauslenkungen (Anregungsstimuli) an einer beliebigen gewählten Elektrode ausgehend von der DC-Lesespannung für diese Elektrode werden in Abhängigkeit von dem Vorzeichen der Auslenkungen die Einfangstelle vorzugsweise füllen oder leeren. Mit diesem Effekt wird erzwungen, dass die Einfangstelle jedes Mal, wenn die Auslenkung zurück auf den Lesewert geführt wird, eine neue unabhängige Entscheidung bezüglich ihres Belegungszustandes trifft. Wenn Teilmessungen mit diesen randomisierten Spannungsauslenkungen verschachtelt werden, wird jede Teilmessung von dem Rest entkoppelt sein. Somit besteht die wesentliche Rolle der episodischen Anregungsstimuli darin, den Zustand der Einfangstelle während einer Teilmessung von dem Zustand der Einfangstelle während der nächsten Teilmessung zu entkoppeln. Das Vorzeichen der Auslenkung kann positiv oder negativ sein. Eine negative Auslenkung ist möglicherweise einfacher zu implementieren, in dem Sinne, dass das Bringen der Steuergate-Spannung auf einen Wert unterhalb der DC-Lesespannung normalerweise den Zellenstrom in einem n-Kanal-Transistor für die Dauer der negativen Anregungsstimuli abschaltet. Negative Auslenkungen mit einem ausreichend hohen Betrag werden jedoch oft das Anlegen von negativen Spannungen an eine bestimmte Elektrode erfordern, und dies lässt sich in einigen Systemen möglicherweise nicht einfach implementieren. Alternativ können positive Spannungsauslenkungen zur Anwendung kommen, um die Nutzung negativer Spannungen zu vermeiden. Bei positiven Auslenkungen würde jedoch die auf einem n-Kanal basierende Zelle während der positiven Auslenkungen viel stärker als gewünscht angeschaltet, und das Lesesignal würde sich während der Zeiten, während der die gewünschten DCm-Lesebedingungen angelegt werden, nicht richtig entwickeln. Um dieses Problem zu beheben, muss irgendein anderer Schalter auf dem Pfad des Transistorstroms den Zellenstrom während der positiven Auslenkungen abschalten. Bei der NAND-Architektur der Ausführungsform aus 6 können die Anregungsstimuli an eine ausgewählte Wortleitung angelegt werden, in welchem Fall der Schalter das existierende drainseitige Auswahlgate, das sourceseitige Auswahlgate, eine nicht ausgewählte Wortleitung in demselben Segment oder eine Kombination dieser sein kann. Für den Fall einer Architektur mit sourceseitiger Injektion mit doppeltem Floating-Gate (DFGSSI – Dual Floating Gate Source Side Injection) bei den Ausführungsformen aus den 4A4D können die Anregungsstimuli an ein ausgewähltes Steuergate (bisweilen auch als Control Gate bezeichnet) angelegt werden. In diesem Fall kann der Schalter das Auswahlgate sein (d. h. die Wortleitung), das Transfergate (das andere Steuergate der beiden Floating-Gates, auch als übersteuerndes Steuergate bezeichnet), oder beide. Bei jeder gegebenen Architektur können entweder ein oder mehrere existierende Transistor(en) auf dem Strompfad als der/die erwähnte(n) Schalter genutzt werden, oder es können ein oder mehrere neue Schalttransistor(en) entworfen werden, um die Aufgabe des Abschaltens des Stroms des Bauelements für die Dauer der positiven Anregungsstimuli auszuführen.It is well known that the variance of behavior in a group consisting of individual elements is larger than the variance of behavior in a group consisting of elements composed of an ensemble of the same elements. This is referred to as the Central Limit Theorem (see pp. 954-955 of the fifth edition of Advanced Engineering Mathematics by Erwin Kreyszig). A variant of a number of variants of the Central Limit Theorem reads as follows: Let X 1 , X 2 , ..., X n be independent random variables, with the same distribution function and therefore the same mean value μ and the same standard deviation σ. Let A n = (X 1 + X 2 + ... + X n ) / n. Then the random variable A n represents the limit of large n is asymptotically normal. In addition, regardless of the value of n, the mean value of A n is μ, and the standard deviation of A n is equal to (1 / √n) σ. This implies that a measure composed of the mean of, for example, 9 independent partial measurements will have a standard deviation that will be three times smaller than the inherent standard deviation of the distribution of each of the partial measurements. In this context, standard deviation and noise are interchangeable. The most central and effective concept presented here is the use of the possibility to reduce noise by averaging over several independent sub-measurements. The voltage excursions (excitation stimuli) at any selected electrode from the DC read voltage for that electrode will preferably fill or empty the trap depending on the sign of the excursions. This effect forces the trap to make a new independent decision on its occupancy state each time the deflection is returned to the reading. If sub-measurements are interleaved with these randomized voltage excursions, each sub-measure will be decoupled from the rest. Thus, the essential role of the episodic excitation stimuli is to decouple the state of the capture site during a partial measurement from the state of the capture site during the next partial measurement. The sign of the displacement can be positive or negative. A negative excursion may be easier to implement, in the sense that bringing the control gate voltage to a value below the DC read voltage will normally turn off the cell current in an n-channel transistor for the duration of the negative excitation stimuli. However, sufficiently high magnitude negative excursions will often require the application of negative voltages to a particular electrode, and this may not be easily implemented in some systems. Alternatively, positive voltage excursions can be used to avoid the use of negative voltages. However, for positive excursions, the n-channel based cell would be turned on much more than desired during the positive excursions, and the read signal would not develop properly during the times the desired DCm read conditions are applied. To fix this problem, any other switch on the path of the transistor current must turn off the cell current during the positive excursions. In the NAND architecture of the embodiment 6 For example, the excitation stimuli may be applied to a selected wordline, in which case the switch may be the existing drain-side select gate, the source-side select gate, a non-selected wordline in the same segment, or a combination thereof. In the case of dual-source gate source side injection (DFGSSI) source-side injection architecture, in the embodiments of FIGS 4A - 4D For example, the excitation stimuli may be applied to a selected control gate (sometimes referred to as a control gate). In this case, the switch may be the select gate (ie, the word line), the transfer gate (the other control gate of the two floating gates, also referred to as the overriding control gate), or both. For any given architecture, either one or more existing transistors on the current path may be used as the mentioned switch (s), or one or more new switching transistors may be designed to perform the task of turning off the current of the device for the duration of the positive excitation stimuli.

Es können Einschränkungen existieren, beispielsweise die RC-Zeitkonstanten der Leitungen, welche die AC-Anregungsstimuli anlegen, oder die Leistungsanforderungen von ½CV2f. Zum Beispiel müssen im Falle der DFGSSI-Architektur bei der Ausführungsform aus den 4A4D über tausend Steuer- oder Control-Gate-Leitungen mit hohen Frequenzen herauf- und heruntergefahren werden, um den Inhalt eines Sektors (512 Byte) zu lesen, wobei ein relativ großer Leistungsbetrag erforderlich ist, um die mehrfachen AC-Zyklen für die Anregungsstimuli bei jedem Verifizierungsschritt eines binären Suchlesevorgangs zu realisieren. Im Folgenden werden einige Methoden zum Vermindern dieses Problems aufgeführt. Die RC-Zeitkonstanten der Leitungen, welche die Anregungsstimuli anlegen, können durch Silicidierung der Polysiliciumleitungen reduziert werden, indem typische Polysiliciumleitungen in Metallleitungen umgewandelt werden oder indem die Längen von lokalen Leitungssegmenten reduziert werden und die Anregungsstimuli nur an lokale Segmente angelegt werden (mithilfe lokaler Booster-Platten oder Booster-Leitungen, die kapazitiv mit den interessierenden Leitungen gekoppelt werden). Es wurde festgestellt, dass mit dem vorstehenden Verfahren Rauschen reduziert werden kann, wenngleich die effektive Integrationszeit auf ein Viertel der DC-Integrationszeit beschnitten worden ist.There may be restrictions, such as the RC time constants of the lines that apply the AC excitation stimuli, or the power requirements of ½CV 2 f. For example, in the case of the DFGSSI architecture in the embodiment, the 4A - 4D can be cycled up and down over a thousand high-frequency control or control gate lines to read the contents of a sector (512 bytes), requiring a relatively large amount of power to complete the multiple AC cycles for the excitation stimuli at each one Verification step of a binary search read to realize. Here are some ways to reduce this problem. The RC time constants of the Leitun Genes which apply the excitation stimuli can be reduced by silicidation of the polysilicon lines by converting typical polysilicon lines into metal lines or by reducing the lengths of local line segments and applying the excitation stimuli only to local segments (using local booster plates or booster lines capacitively coupled to the lines of interest). It has been found that noise can be reduced with the above method although the effective integration time has been cut to a quarter of the DC integration time.

Unter DC-Lesebedingungen kann eine Probleme bereitende Einfangstelle entweder belegt oder leer sein. Der Einfachheit halber sei der Fall betrachtet, bei dem die Quasi-Fermi-Niveaus der Elektroneneinfangstelle und des nahe gelegenen Kanals unter DC-Lesebedingungen ausgerichtet sind. In diesem Fall ist die Einfangstelle im Mittel zu 50% der Zeit leer (vakant) (d. h. Pv = 0,5), und ist in den restlichen 50% der Zeit belegt (okkupiert) (d. h. Po = 0,5). Ferner sei angenommen, dass der Tunnelungswiderstand derart beschaffen ist, dass die mittlere Belegungszeit τo = 1000 μs beträgt. Die mittlere Leerstandszeit wird bei diesen Annahmen ebenfalls τv = 1000 μs betragen. Daher beträgt die mittlere Zeit zwischen der gleichen Art von Übergängen τT = 1000 + 1000 = 2000 μs, wobei τT die mittlere Zeit von einem Eintunnelereignis zu einem weiteren Eintunnelereignis oder von einem Heraustunnelereignis zu einem weiteren Heraustunnelereignis ist. Man beachte, dass wegen des Pauli-Ausschlussprinzips zwischen zwei beliebigen Eintunnelereignissen an dieselbe Einfangstelle ein Heraustunnelereignis aufgetreten sein muss. Bei Annahme einer DC-Leseintegrationszeit von 10 μs ist es möglich, dass bei einem Lesevorgang das Elektron als eingefangen festgestellt wird und bei einem anderen Lesevorgang dieses als freigegeben festgestellt wird. Die Wahrscheinlichkeiten für ein oder mehrere Tunnelungsereignis(se) innerhalb einer DC-Integrationszeit sind ziemlich gering. Wenn aber ein weiterer Lesevorgang einige Sekunden später ausgeführt wird, sind die Ergebnisse dieser beiden Lesevorgänge nicht korreliert. Daher besteht eine hohe Korrelation bezüglich des Zustands der Einfangstelle (Kurzzeitgedächtnis der Einfangstelle) innerhalb eines beliebigen einzelnen DC-Integrationsintervalls und eine geringe Korrelation zwischen Lesevorgängen, die mit längeren zwischen liegenden Zeitspannen (im Vergleich zu τT) ausgeführt werden.Under DC read conditions, a troublesome trap can either be busy or empty. For the sake of simplicity, consider the case where the quasi-Fermi levels of the electron capture site and the nearby channel are aligned under DC read conditions. In this case, the capture site is vacant 50% of the time (vacant) (ie, P v = 0.5), and is occupied (occupied) in the remaining 50% of the time (ie Po = 0.5). Furthermore, it is assumed that the tunneling resistance is such that the average occupation time τ o = 1000 μs. The mean vacancy time for these assumptions will also be τ v = 1000 μs. Therefore, the average time between the same type of transitions is τ T = 1000 + 1000 = 2000 μs, where τ T is the mean time from one tunneling event to another tunneling event or from one tunneling event to another tunneling event. Note that due to the Pauli exclusion principle, a tunnel exit event must have occurred between any two tunneling events at the same trap site. Assuming a DC read integration time of 10 μs, it is possible that during a read operation the electron is detected as trapped and in another read it is determined to be released. The probabilities for one or more tunneling events within a DC integration time are quite low. However, if another read is performed a few seconds later, the results of these two reads are uncorrelated. Therefore, there is a high correlation with the state of the capture site (short-term memory of the capture site) within any single DC integration interval and a low correlation between reads performed with longer intermediate periods of time (compared to τ T ).

Betrachten wir den Fall des AC-Lesens, bei dem die Steuergate-Spannung einer Flash-Speicher-Zelle 10 mal in einer trapezförmigen Impulsfolge mit einer Amplitude von einigen Volt und einer Periode von weniger als 1 μs variiert wird, sodass kein Verlust im Leseverhalten eintritt. Der hohe Spannungswert der Impulse sollte größer als der DC-Lesewert sein, sodass die Stromstärke während der Zeit mit hohem Pegel 4 mal höher ist als die Stromstärke während der Zeit mit niedrigem Pegel, aufgrund eines Tastgrads von 25%. Der niedrige Wert der Impulse sollte ausreichend niedrig sein, um nahezu zu garantieren, dass während jedes niedrigen Impulses das Elektron die Einfangstelle freimacht. Dadurch wird der Zustand der Einfangstelle während jeder Zeitspanne mit hohem Pegel unabhängig von dem Zustand der Einfangstelle während der vorherigen Zeitspanne mit hohem Pegel. Der Erörterung halber sei angenommen, dass jedes 1 V an dem Steuergate eine zehnfache Wirkung auf die Belegungswahrscheinlichkeit hat. Wenn also unter DC-Lesebedingungen Po = 0,5 und Pv = 0,5 sind, wird mit 1 Volt mehr an dem Steuergate Po gleich 0,95 und Pv wird 0,05. Durch ein weiteres Volt an dem Steuergate werden die Wahrscheinlichkeiten zu Po = 0,995 und Pv = 0,005. Wenn die Steuergate-Spannung ausgehend von der DC-Lesebedingung um 1 V reduziert wird, dann wird Po gleich 0,05 und Pv wird 0,95. Die Annahmen symmetrischer Eigenschaften für das Tunneln an die Einfangstelle und von dieser weg sowie der zehnfachen Änderung der Wahrscheinlichkeit pro 1 V sei hier zur Vereinfachung der Erklärung eingeführt. Die Gültigkeit dieser Annahmen hat keinen Einfluss auf die Effizienz des Rauschreduktionsverfahrens. Bei dem Beispiel von Grenzflächenzustand-Einfangstellen stellt das interessierende Fermi-Niveau das Kanal-Fermi-Niveau an einer Stelle in dem Kanal unmittelbar unterhalb des Grenzflächenzustands dar. Wenn das Energieniveau der Einfangstelle unterhalb des Fermi-Niveaus liegt, ist die Einfangstelle üblicherweise belegt und wird gelegentlich frei. In solchen Fällen liegt die DC-Lesestromstärke für den größten Teil der Zeit bei einem gewissen Basiswert und weist gelegentliche Spitzen nach oben von kurzer Dauer auf. Alternativ ist, wenn das Energieniveau der Einfangstelle oberhalb des Fermi-Niveaus liegt, die Einfangstelle üblicherweise nicht belegt und wird gelegentlich belegt. In solchen Fällen liegt die Stromstärke im überwiegenden Teil der Zeit bei einem gewissen Basiswert und weist gelegentliche Spitzen nach unten von kurzer Dauer auf. Je energetisch ungünstiger es ist, dass ein Einfangereignis (oder Freigabeereignis) auftritt, desto länger bleibt der anfängliche Leer-(oder Einfang-)Zustand erhalten. Die Differenz ΔE = (Ef – Ei) = (Efinal – Einitial) zwischen der Gesamtenergie Ei des Systems vor dem Einfang/Freigabe-Ereignis und der Gesamtenergie Ef des Systems danach bestimmt die Wahrscheinlichkeit für dieses Ereignis. Je größer ΔE ist, desto weniger wahrscheinlich ist das Übergangsereignis und desto länger bleibt der Anfangszustand mit der Energie Ei erhalten. Wenn ΔE negativ ist, ist die Lebensdauer des Zustands Ei kurz.Consider the case of AC reading in which the control gate voltage of a flash memory cell is varied 10 times in a trapezoidal pulse train having an amplitude of a few volts and a period of less than 1 μs, so that no loss in reading behavior occurs , The high voltage value of the pulses should be greater than the DC read value so that the current during the high level time is 4 times higher than the current level during the low level time due to a duty cycle of 25%. The low value of the pulses should be sufficiently low to almost guarantee that during each low pulse the electron clears the trap. Thereby, the state of the trap becomes high during each high-level period regardless of the state of the trap during the previous high-level period. For the sake of discussion, assume that every 1V on the control gate has a tenfold effect on the occupancy probability. Thus, when P o = 0.5 and P v = 0.5 under DC read conditions, 1 volt more at the control gate Po becomes 0.95 and P v becomes 0.05. By another volt on the control gate, the probabilities become P o = 0.995 and P v = 0.005. If the control gate voltage is reduced by 1 V based on the DC read condition, then Po becomes 0.05 and P v becomes 0.95. The assumptions of symmetric properties for tunneling to and from the trapping site and the ten-fold change in probability per 1 V are introduced here for ease of explanation. The validity of these assumptions has no impact on the efficiency of the noise reduction process. In the example of interface state capture sites, the Fermi level of interest represents the channel Fermi level at a location in the channel just below the interface state. If the energy level of the capture site is below the Fermi level, the capture site is usually occupied occasionally free. In such cases, the DC read current will be at a certain level for most of the time and will have occasional short-term peaks of short duration. Alternatively, if the energy level of the capture site is above the Fermi level, the capture site is usually unoccupied and occasionally occupied. In such cases, most of the time, the amperage is at a certain underlying and has occasional short-duration spikes of short duration. The more energetically unfavorable it is that a trap event (or release event) occurs, the longer the initial empty (or trap) state remains. The difference ΔE = (E f -E i ) = (E final -E initial ) between the total energy E i of the system before the capture / release event and the total energy E f of the system thereafter determines the probability of this event. The larger the ΔE, the less likely the transition event is and the longer the initial state of energy E i remains. When ΔE is negative, the life of the state E i is short.

Je negativer der Wert ΔE ist, desto kürzer ist die Lebensdauer des Zustands Ei. ΔE setzt sich aus zumindest zwei Komponenten zusammen: 1) der Differenz der elektrostatischen Energie vor und nach dem Übergang; 2) der Arbeit, die durch die Energiezufuhr verrichtet wird, um ein Elektron über eine resistive Tunnelbarriere zu heben, wobei auf den beiden Seiten der Barriere zwei unterschiedliche Potentiale vorhanden sind. Wenn zum Beispiel die elektrostatische Komponente von ΔE viel kleiner als kBT ist, der Tunnelungswiderstand RT aber groß ist, dann ist die Wahrscheinlichkeit für ein Tunneln pro Zeiteinheit gering und die Lebensdauer sowohl des belegten als auch des Leerzustands ist lang. In solchen Fällen liegt über lange Zeitspannen hin die Stromstärke ungefähr in der Hälfte der Zeit bei einem bestimmten hohen Wert und liegt in der Hälfte der Zeit bei einem bestimmten niedrigen Wert, mit entweder häufigen oder seltenen Übergängen zwischen den beiden Werten, in Abhängigkeit von dem Tunnelungswiderstand der Einfangstelle.The more negative the value ΔE, the shorter the life of the state E i . ΔE settles at least two components together: 1) the difference in electrostatic energy before and after the transition; 2) the work done by the energy supply to lift an electron across a resistive tunnel barrier, with two different potentials on either side of the barrier. For example, if the electrostatic component of ΔE is much smaller than k B T but the tunneling resistance R T is large, then the probability of tunneling per unit time is low and the life of both the occupied and the empty state is long. In such cases, over long periods of time, the current strength is at a certain high value in about half the time and is at a certain low value in half the time, with either frequent or infrequent transitions between the two values, depending on the tunneling resistance the capture site.

Kommen wir auf das Rauschreduktionsverfahren gemäß der exemplarischen Ausführungsform zurück, so kann das alternierende Signal eine Reihe von unterschiedlichen Wellenformen aufweisen, darunter, aber nicht ausschließlich, eine Sinuswellenform, eine Rechteckwellenform oder eine Trapezwellenform. Da das Ansprechverhalten der Zelle nichtlinear ist, ist es möglich, dass die periodischen und die nicht-periodischen Anteile der an einen Anschluss angelegten Spannung kombiniert nicht denselben Mittelwert ergeben wie der DC-Anteil allein. Zum Beispiel zeigt 3 schematisch das Beispiel einer periodischen Störung (Vper), die zusammen mit einer nicht-periodischen Spannung (Vaper) an das Gate angelegt wird. Die kombinierte Wellenform 307 braucht nicht symmetrisch zu dem Pegel (313) zu sein, den man nutzen würde, um denselben Datenzustand ohne den AC-Anteil zu messen. Da die Peaks eine sättigende Wirkung haben können, wenn sie zu hoch sind, wird die kombinierte Wellenform derart angeordnet, dass sie an den extremen Peaks hinreichend hoch und niedrig ist. Darüber hinaus braucht keine ganzzahlige Anzahl von Zyklen für den periodischen Teil genutzt zu werden. Solange die Wellenform für einen gegebenen Zustand, der gemessen werden soll, reproduzierbar ist und den gewünschten Effekt erzielt, kann sie genutzt werden.Returning to the noise reduction method according to the exemplary embodiment, the alternating signal may have a number of different waveforms including, but not limited to, a sine waveform, a square waveform, or a trapezoidal waveform. Since the response of the cell is non-linear, it is possible that the periodic and non-periodic components of the voltage applied to a terminal combined will not give the same average value as the DC component alone. For example, shows 3 schematically the example of a periodic disturbance (V per ), which is applied to the gate together with a non-periodic voltage (V aper ). The combined waveform 307 does not need symmetrical to the level ( 313 ) that would be used to measure the same data state without the AC component. Since the peaks can have a saturating effect if they are too high, the combined waveform is arranged to be sufficiently high and low at the extreme peaks. In addition, no integer number of cycles need be used for the periodic part. As long as the waveform is reproducible for a given condition to be measured and achieves the desired effect, it can be used.

Um den gewünschten Einfang/Freigabe-Vorgang zu erzielen, wird bei den exemplarischen Ausführungsformen eine Wellenform mit einem Tastgrad von 50% genutzt, um die Lesevorgänge zu dekorrelieren, da die Hauptwirkung an der Unterkante und der Oberkante des Zyklus eintritt. Aus diesem Grund kann es vorzuziehen sein, eine Rechteck- oder Trapezwelle zu nutzen, da bei diesen im Vergleich zu einer sinusförmigen oder Dreieckwellenform ein größerer Anteil des Tastgrads auf den Peak-Niveaus liegt. Wenngleich bei einer Rechteckwellenform die Peak-Werte maximiert sind, hat eine Rechteckwellenform in der Praxis den Nachteil einer Überschwingung (Gibbs-Phänomen), die insbesondere auf der hohen Seite unerwünschte Auswirkungen in Bezug auf die Reproduzierbarkeit haben kann. Folglich stellt eine Trapezwellenform oft den besten Kompromiss dar.Around the wished Capture / Release operation is exemplified embodiments used a waveform with a 50% duty cycle to decorrelate the reads, since the main effect is at the bottom edge and the top edge of the cycle entry. For this reason, it may be preferable to have a square or trapezoidal wave to use, since with these in comparison to a sinusoidal or Triangular waveform a larger proportion of the duty cycle is at the peak levels. Although with a rectangular waveform the peak values are maximized, has a square wave shape in the Practice the disadvantage of overshoot (Gibbs phenomenon), the undesirable effects in particular on the high side which can have reproducibility. Consequently, it represents a trapezoidal waveform often the best compromise.

Wenngleich 3 zum Zwecke der Erklärung zeigt, dass der Stimulus an das Gate angelegt wird, kann der Stimulus bei anderen Ausführungsformen an einen anderen Anschluss angelegt werden. Wie in 2C gezeigt ist, kann das Spannungsniveau an einer Einfangstelle durch Änderung der Spannung an irgendeinem Anschluss der Zelle geändert werden, der einen gewissen Anteil dieser Spannung in einer bevorzugten Weise an eine der beiden leitfähigen Entitäten auf jeder Seite der Tunnelgrenzfläche bringen kann. Beispielsweise kann sie an das Substrat angelegt werden, was ermöglicht, den Stimulus an viele Zellen gleichzeitig anzulegen, und womit außerdem eine Störung von an das Gate angelegten Lesespannungen vermieden wird. Weitere Beispiele werden nachstehend für verschiedene Zellenausbildungsformen diskutiert.Although 3 for the purpose of explanation, it shows that the stimulus is applied to the gate, in other embodiments the stimulus may be applied to another terminal. As in 2C 4, the voltage level at a trap can be changed by changing the voltage at any terminal of the cell that can bring some of that voltage in a preferred manner to one of the two conductive entities on each side of the tunnel interface. For example, it may be applied to the substrate, allowing the stimulus to be applied to many cells simultaneously, and also avoiding interference with read voltages applied to the gate. Further examples are discussed below for various cell formation forms.

Die Schaltungen, welche die verschiedenen Spannungen einstellen, werden Teil der Decoder und der Schaltungstreiber sein, welche die peripheren Elemente in dem Schaltungsarray bilden. Diese sind eingehender in den US-Patenten 5,172,338 und 5,272,669 sowie in den US-Patenten 5,712,180 und 6,103,573 und in den US-Patenten 6,426,893 und US 6,512,263 beschrieben, und auf diese wird im Zusammenhang mit der Ausführungsform mit mehreren Floating-Gates Bezug genommen.The circuits which adjust the various voltages will be part of the decoders and the circuit drivers forming the peripheral elements in the circuit array. These are more detailed in the U.S. Patents 5,172,338 and 5,272,669 as well as in the U.S. Patents 5,712,180 and 6,103,573 and in the U.S. Patents 6,426,893 and US 6,512,263 and will be referred to with multiple floating gates in the context of the embodiment.

Der Zustand der Speichereinheit kann mithilfe einer Reihe unterschiedlicher Parameter bestimmt werden. Bei den obigen Beispielen kann die Bestimmung des Niveaus der gespeicherten Ladung einer Zelle über eine Stromstärkemessung erfolgen, wobei die Stärke des Leitvermögens derselben unter Nutzung fester Vorspannungsbedingungen ermittelt wird. Alternativ kann eine solche Bestimmung durch Ermittlung der Schwellspannung erfolgen, wobei das Einsetzen des Leitvermögens mithilfe variierter Vorspannungsbedingungen des Steuergates ermittelt wird. Diese Methoden stellen eine Reihe der geläufigeren Ansätze dar.Of the State of the storage unit can be determined using a number of different Parameters are determined. In the above examples, the determination the level of stored charge of a cell over one Current Measurement done, the strength of the conductivity same is determined using fixed bias conditions. Alternatively, such determination may be made by determining the threshold voltage with the onset of conductivity using varied bias conditions of the control gate is determined. These methods make a number the more common approaches represents.

Alternativ könnte die Bestimmung dynamisch erfolgen, indem dafür gesorgt wird, dass die durch das Ladungsniveau der Zelle bestimmte Ansteuerstärke die Entladungsrate eines dynamisch gehaltenen (z. B. durch einen Vorladekondensator) Leseknotens steuert. Durch Ermitteln der Zeit bis zum Erreichen eines gegebenen Entladungsniveaus wird der Wert der gespeicherten Ladung bestimmt. In diesem Fall ist der Parameter, der für den Zustand der Zelle kennzeichnend ist, eine Zeit. Dieser Ansatz ist in US-Patent Nr. 6,222,762 und in der US-Patentanmeldung mit dem Titel "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices", die bereits durch Bezugnahme einbezogen worden ist, beschrieben. Bei einem weiteren alternativen Verfahren wird der Zustand der Speichereinheit mithilfe der Frequenz als Parameter bestimmt, ein Ansatz, der in US-Patent Nr. 6,044,019 beschrieben ist.Alternatively, the determination could be made dynamically by providing that the drive strength determined by the charge level of the cell controls the rate of discharge of a dynamically held (eg, through a precharge capacitor) read node. By determining the time to reach a given discharge level, the value of the stored charge is determined. In this case, the parameter that is indicative of the state of the cell is a time. This approach is in U.S. Patent No. 6,222,762 and in U.S. Patent Application entitled "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices," which has already been incorporated by reference. In another alternative method, the state of the memory unit is determined using the frequency as a parameter, an approach that is described in US Pat U.S. Patent No. 6,044,019 is described.

Ansätze mit Ermittlung der Stromstärke sind eingehender in US-Patent 5,172,338 dargelegt und können bei den verschiedenen nachstehend beschriebenen Ausführungsformen zur Anwendung kommen. Im größten Teil der folgenden Darlegung wird jedoch ein Ansatz mit Ermittlung der Schwellspannung, Vth, genutzt (alternativ als Spannungseingrenzung bezeichnet), da damit die Leseauflösung verbessert wird, die Stromstärke und folglich die mit massiv parallelen Lesevorgängen verknüpfte Leistung niedrig gehalten wird und die Anfälligkeit für einen hohen Bitleitungswiderstand minimiert wird. Der Ansatz mit Ermittlung von Vth, oder Spannungseingrenzung, ist vollständiger in US-Patent Nr. 6,222,762 dargelegt. Ein weiteres Verfahren zur Spannungsermittlung, bei dem die Spannung an der Source-Elektrode für eine feste Drain-Spannung unter Ansprechen auf eine gegebene Gate-Spannung beobachtet wird, ist die Source-Folgetechnik, die zum Beispiel in US-Patent 6,538,922 beschrieben ist.Approaches with determination of the current intensity are more detailed in U.S. Patent 5,172,338 and may be used in the various embodiments described below. However, in most of the following discussion, a threshold voltage detection approach, V th , is used (alternatively referred to as voltage confinement) because it improves read resolution, keeps current levels, and hence power associated with massively parallel reads, low and its vulnerability for a high bit line resistance is minimized. The approach with detection of V th , or stress confinement, is more complete in U.S. Patent No. 6,222,762 explained. Another method of voltage detection, in which the voltage at the source is observed for a fixed drain voltage in response to a given gate voltage, is the source follower technique, which is described, for example, in US Pat U.S. Patent 6,538,922 is described.

Ein binäres Suchverfahren oder ein langsameres lineares Suchverfahren können angewandt werden, um den Zustand der Zelle festzustellen. Bei solchen Schemata wird sich ein Lesevorgang aus mehreren Verifizierungsvorgängen zusammensetzen. Jeder Verifizierungsvorgang besteht darin, eine bestimmte DC-Steuergate-Spannung an die Zelle anzulegen und zu überprüfen, ob die Zelle bei dem angelegten Wert der Steuergate-Spannung AN oder AUS ist. Eine Reihe solcher Verifizierungsvorgänge, die mit intelligent ausgewählten Steuergatewerten erfolgen, werden dann den Lesevorgang ausmachen. Jede Verifizierung kann auf mehrerlei unterschiedliche Weise erfolgen, beispielsweise Stromstärkeermittlung gegenüber Spannungsermittlung, dynamischer Ermittlung gegenüber statischer Ermittlung und Ermittlung der Zeit bis zum Einsetzen gegenüber der Ermittlung einer festen Zeit. Die meisten dieser Varianten sind bereits diskutiert oder zitiert worden. Eine dynamische Ermittlung bei fester Zeit würde aus der folgenden Ereignisabfolge bestehen: 1) Anlegen einer gewünschten Spannung an das Steuergate und Halten desselben auf dieser Spannung bis nach dem Beenden des Lesens; 2) Vorladen der Bitleitung auf eine festgelegte Spannung; 3) Freigeben der Bitleitung, wobei gestattet wird, dass die Spannung der Bitleitung durch den Zellenstrom abgesenkt wird; 4) nachdem eine feste Zeitspanne ab dem Freigabeereignis abgelaufen ist, Zwischenspeichern des Zustands der Zelle basierend darauf, ob die Spannung der Bitleitung oberhalb oder unterhalb eines vorgegebenen Wertes liegt; 5) die Steuergate-Spannung kann nun entweder auf ihren Bereitschaftswert zurückgeführt werden oder kann auf den nächsten gewünschten Wert, für einen weiteren Verifizierungsvorgang, gezwungen werden.One binary Search method or a slower linear search method can be applied to determine the condition of the cell. In such schemes will a read consists of multiple verification operations. Each verification process is a specific DC control gate voltage to put on the cell and check if the cell at the applied value of the control gate voltage is ON or OFF. A row such verification procedures that with intelligently selected Control gate values, will then make the read. each Verification can be done in several different ways, for example, current determination across from Voltage detection, dynamic determination against static Determination and determination of the time to onset compared to the determination a fixed time. Most of these variants are already discussed or quoted. A dynamic determination at fixed time would out of the following sequence of events: 1) Create a desired one Voltage to the control gate and keeping it at this voltage until after finishing the reading; 2) Precharging the bit line to one fixed voltage; 3) enabling the bit line, allowing is that the voltage of the bit line lowered by the cell current becomes; 4) After a fixed period of time has elapsed from the release event is, caching the state of the cell based on it, whether the bit line voltage is above or below a given Value is; 5) The control gate voltage can now either be on it Standby value or can be desired on the next Value, for another verification process, be forced.

Bei einer Ausführungsform kann jedem Verifizierungsschritt des Lesevorgangs ein Einzelimpuls-Anregungsstimulus vorausgehen, oder auch mehrere Impulse des Anregungsstimulus unmittelbar vor dem Beginn der Integration, was als Vorkonditionierung bezeichnet werden kann. Alternativ oder zusätzlich können einzelne oder mehrere Impulse während der Integrationszeit als Anregungsstimuli angelegt werden. Eine Vorkonditionierung allein kann die folgenden Vorteile haben: Durch einen einzigen vorkonditionierenden Spannungsimpuls nach unten können die meisten Einfangstellen in ihren Leerzustand versetzt werden. Wenn eine größere Mehrzahl der Einfangstellen derart beschaffen ist, dass unter DC-Lesebedingungen deren Verweilzeiten im leeren Zustand länger als die Verweilzeiten im belegten Zustand sind und auch vergleichbar der Integrationszeit oder länger als diese sind, kann/können ein oder mehrere ins Negative gehende Vorkonditionierungsimpuls(e) eine das Rauschen reduzierende Gesamtwirkung haben. Dies kann für einige isolierende Stoffe und einige typische DC-Lesebedingungen der Fall sein. Wenn eine größere Mehrzahl von Einfangstellen derart beschaffen ist, dass unter DC-Lesebedingungen deren Verweilzeiten im belegten Zustand länger als deren Verweilzeiten im leeren Zustand sind und auch mit der Integrationszeit vergleichbar sind oder länger als diese sind, kann/können ein oder mehrere ins Positive gehende Vorkonditionierungsimpuls(e) eine insgesamt das Rauschen reduzierende Wirkung haben. Dies kann für einige isolierende Materialien und einige typische DC-Lesebedingungen der Fall sein. Wenngleich es in einigen Fällen sein kann, dass Materialien tendenziell die ins Negative gehenden Vorkonditionierungsimpulse begünstigen, gibt es immer viele Ausnahmen von der Regel. Andererseits kann/können ein oder mehrere ausreichend starke, ins Positive gehende Vorkonditionierungsimpuls(e) eine insgesamt das Rauschen reduzierende Wirkung haben, da dieser (diese) weitreichend sein können, bis hin zur Widerherstellung der zurückliegenden Zustände des ersten Verifizierungsvorgangs unmittelbar nach einem Programmierungsimpuls. Wenn man weiß, dass verschiedene Einfangstellen unterschiedliche parasitäre Kurzzeitgedächtnisse aufweisen, kann durch die Fähigkeit, zumindest teilweise die kurzzeitig zurückliegenden Bedingungen unmittelbar vor der ersten Verifizierung nach dem letzten Programmierungsimpuls wiederherzustellen, Rauschen reduziert werden. Aus Messungen einer Palette von Transistoren, mit denen verschiedene Prozesstechnologien abgedeckt werden, lässt sich beobachten, dass das Vorkonditionieren von begrenzter Wirkung ist und dass die effektivste Möglichkeit zum Reduzieren von Rauschen darin besteht, während jeder Messung mehrere dekorrelierende Impulse anzulegen, sodass jede Messung einen Mittelwert mehrerer unabhängiger Teilmessungen darstellt. Je größer die Anzahl der unabhängigen Teilmessungen ist, die in jeder Messung enthalten sind, desto geringer ist das der Messung zuzuordnende Rauschen. Wie bereits erwähnt, wird, wenn N die Anzahl der Teilmessungen ist, aus der jede Messung besteht, das Rauschen um einen Faktor (1/√N) reduziert. Bei N = 9 kann die Amplitude des Rauschens bei der Messung von Vth eines Transistors um einen Faktor 3 reduziert werden, und zwar unmittelbar basierend auf dem Zentralen Grenzwertsatz. Wenn ein Faktor 10 der Rauschreduzierung erforderlich ist, sollte N auf einen Wert 100 erhöht werden. Wie zu ersehen ist, kann dieses Verfahren der Rauschreduzierung bei einigen Ausführungsformen im Hinblick auf die benötigte Energie und die zum Ausführen sämtlicher dieser unabhängigen Messungen erforderliche Zeit aufwändiger sein. Eine Möglichkeit, dies zu vermindern, besteht darin, die Anregungsstimuli nur bei den empfindlicheren Verifizierungsschritten eines binären Suchlesevorgangs anzulegen.In one embodiment, each verification step of the read may be preceded by a single-pulse excitation stimulus, or multiple pulses of the excitation stimulus immediately prior to the beginning of the integration, which may be referred to as preconditioning. Alternatively or additionally, single or multiple pulses may be applied during the integration time as excitation stimuli. Preconditioning alone can have the following advantages: a single preconditioning voltage pulse downwards can put most traps into their empty state. When a greater majority of capture sites are such that, under DC read conditions, their empty-state residence times are longer than the occupied-state residence times and are also comparable or longer than the integration time, one or more negative-going preconditioning pulses may ( e) have a total reducing the noise effect. This may be the case for some insulating materials and some typical DC reading conditions. If a greater plurality of trapping sites are such that under DC read conditions, their occupied residence times are longer than their idle times and are also comparable or longer than the integration time, one or more positive ones may occur Preconditioning pulse (s) have an overall noise reducing effect. This may be the case for some insulating materials and some typical DC reading conditions. Although in some cases materials may tend to favor the negative preconditioning impulses, there are always many exceptions to the rule. On the other hand, one or more sufficiently strong, positive-going preconditioning pulses may have an overall noise-reducing effect, since these may be extensive, to the point of restoring the past states of the first verification process immediately after a programming pulse. Knowing that different trap sites have different parasitic short-term memories, the ability to at least partially restore the short-term conditions just prior to the first verification after the last programming pulse can reduce noise. From measurements of a range of transistors covering different process technologies, it can be observed that the preconditioning of be and that the most effective way to reduce noise is to apply multiple decorrelating pulses during each measurement so that each measurement represents an average of several independent sub-measurements. The larger the number of independent sub-measurements included in each measurement, the lower the noise attributable to the measurement. As already mentioned, if N is the number of partial measurements that each measurement consists of, the noise is reduced by a factor (1 / √N). At N = 9, the amplitude of noise in the measurement of V th of a transistor can be reduced by a factor of 3, based directly on the central limit set. If a factor 10 of noise reduction is required, N should be increased to a value of 100. As can be seen, in some embodiments, this method of noise reduction may be more expensive in terms of the energy required and time required to perform all of these independent measurements. One way to reduce this is to apply the excitation stimuli only to the more sensitive verification steps of a binary search read.

Eine alternative Ausführungsform basiert auf der Idee eines wiederholten Lesens, und zwar folgendermaßen: Viele Technologien stützen sich auf eine Fehlerkontrollkodierung (ECC), um einen Fehler beim Lesen beispielsweise eines Speichersektors zu markieren. Die Anregungsstimuli könnten nur beim erneuten Lesen eines Sektors aufgerufen werden, nachdem der erste Versuch zum Lesen des Sektors zu viele Fehler ergeben hat, als dass diese unmittelbar zu korrigieren wären oder überhaupt zu korrigieren wären. Alternativ kann zwischen zwei beliebigen Lesevorgängen für den Sektor ein einzelner Dekorrelationsimpuls angelegt werden. Nachdem eine Reihe von Lesevorgängen an demselben Sektor auf diese Weise ausgeführt worden sind, können die rauschbehafteten Zellen als diejenigen identifiziert werden, deren Zustände von einem Lesevorgang zum nächsten voneinander abweichen. Das Identifizieren der Adresse der rauschbehafteten Zellen ermöglicht die folgenden beiden Ansätze zum Wiedergewinnen der Daten: 1) Mit Kenntnis der Adressen der rauschbehafteten Zellen vergrößern sich die Möglichkeiten des ECC drastisch, indem sich der Grad der erforderlichen Fehlererkennung reduziert und diese Fähigkeiten auf die Fehlerkorrektur umgelenkt werden; 2) unterschiedliche Kombinationen benachbarter Datenzustände für die rauschbehafteten Zellen können in die ECC-Maschine eingespeist werden, bis der ECC keine Fehler zeigt. Eine Grauskalierung der Zustände einer Speicherzelle ermöglicht, dass die Nachbarzustände für einen beliebigen Zustand sich von diesem Zustand um exakt 1 Bit unterscheiden, wodurch die Belastung für den ECC, die auf Übergängen zum nächst benachbarten Zustand beruht, wie sie durch Zellenrauschen induziert werden können, weiter reduziert wird.A alternative embodiment based on the idea of repeated reading, as follows: Many Support technologies an Error Control Encoding (ECC), an error in the For example, to read a memory sector. The excitatory stimuli could only be called when re-reading a sector, after the first attempt to read the sector yielded too many mistakes has to be corrected immediately, or corrected at all. alternative can be a single between any two read operations for the sector Decorrelation pulse are applied. After a series of reads The same sector may have been exported in this way noisy cells are identified as those whose conditions from one reading to the next differ. Identifying the address of the noisy cells allows the following two approaches to recover the data: 1) Having knowledge of the addresses of the noisy ones Cells enlarge the possibilities of ECC drastically, adding the degree of required error detection reduced and these skills be redirected to the error correction; 2) different combinations adjacent data states for the intoxicated cells can in the ECC machine is fed until the ECC shows no errors. A grayscale of the states a memory cell allows that the neighbor states for one any state differ from that state by exactly 1 bit, thereby the burden for the ECC on transitions to the next neighboring state, as induced by cell noise can be is further reduced.

Gemäß dem im Hintergrund zitierten Stand der Technik (man vergleiche z. B. die Dokumente [8], [9], [10] und [11]) ist erkannt worden, dass durch zyklische Änderung der an einen MOS-Transistor angelegten Spannung zwischen starker Inversion und Akkumulation das 1/f-Rauschen, das bei starker Inversion beobachtet wird, reduziert wird, wenngleich in keinem der zitierten Dokumente ein praktisches Rauschreduktionsverfahren zur Nutzung in Speichersystemen angegeben ist. Außerdem bieten die verschiedenen Aspekte der vorliegenden Erfindung einen weiteren Fortschritt im Fachgebiet in mehrerlei Weise: 1) der zyklische Wechsel von Inversion zu Akkumulation stellt nur eine Teilgruppe der möglichen Varianten von Spannungsbeträgen und Richtungen dar, die als Anregungsstimulus angelegt werden können; 2) eine variierende Spannung stellt nur eine Form eines Anregungsstimulus dar; 3) entsprechend dem Stand der Technik wird kein spezielles praktisches Rauschreduzierungsverfahren angegeben, wogegen die Erfindung des vorliegenden Patents eine Reihe detaillierter Verfahren anbietet, mit welchen die Anwendung dieser und vieler weiterer neuer Ideen bei beispielsweise nichtflüchtigen Speichern praktikabel wird; 4) nirgendwo im Stand der Technik findet sich die Idee, dass die stärksten rauschreduzierenden Wirkungen durch Nutzung mehrer Anregungsstimuli während einer einzigen Integrationszeit zu erreichen sind; 5) nirgendwo im Stand der Technik ist der Zentrale Grenzwertsatz zur Erklärung der Effizienz mehrerer Anregungsstimuli erwähnt. Der über den Stand der Technik hinausgehende Fortschritt der vorliegenden Erfindung liegt in der Generalisierung jeder Art von Anregung unter vorteilhafter Ausnutzung des Zentralen Grenzwertsatzes zur unbegrenzten Reduzierung des Rauschens auf Kosten einer ausmittelnden größeren Anzahl von Teilmessungen, was nicht nur eine Generalisierung auf einen zyklischen Wechsel zwischen Akkumulation und Inversion bedeutet, sondern auch auf eine zyklische Änderung zwischen der DC-Betriebsspannung und einem beliebigen anderen (höheren oder niedrigeren) Wert am Gate, eine Generalisierung auf eine zyklische Änderung nicht nur am Gate sondern an einem beliebigen Anschluss eines Bauelements, eine Generalisierung auf eine beliebige Art von elektronischem Bauelement im Gegensatz zu lediglich MOSFETs, wie in einer Reihe von Implementierungen spezifiziert ist.According to the im Background cited prior art (compare, for example, the Documents [8], [9], [10] and [11]) has been recognized that by cyclical change the voltage applied to a MOS transistor between strong Inversion and accumulation the 1 / f noise, the strong inversion is reduced, although not in any of the cited Documents a practical noise reduction method for use specified in storage systems. In addition, the various offer Aspects of the present invention represent a further advance in the art Subject area in several ways: 1) the cyclic change of inversion to accumulation represents only a subgroup of the possible variants of voltage amounts and Directions that can be applied as excitation stimulus; 2) a varying voltage represents only one form of excitation stimulus group; 3) according to the prior art is no special practical noise reduction method, whereas the invention of the present patent offers a number of detailed procedures, with which the application of this and many other new ideas for example, non-volatile Saving becomes practical; 4) nowhere in the art the idea that the strongest Noise-reducing effects through the use of multiple excitation stimuli while a single integration period; 5) nowhere in the prior art, the Central Limit Theorem for explaining the Efficiency of several excitation stimuli mentioned. The beyond the state of the art Progress of the present invention is in the generalization of each Type of excitation taking advantage of the central limit theorem for the unlimited reduction of noise at the expense of an averaging larger number from partial measurements, which is not just a generalization to one cyclic change between accumulation and inversion means but also on a cyclical change between the DC operating voltage and any other (higher or higher) lower) value at the gate, a generalization to a cyclic change not only at the gate but at any terminal of a device, a generalization to any kind of electronic component unlike only MOSFETs, as in a number of implementations is specified.

Bei einer bevorzugten Ausführungsform wird eine trapezförmige Wellenform genutzt, bei der die Zeit mit niedrigem Pegel, die Anstiegszeit, die Zeit mit hohem Pegel und die Abfallzeit jeweils ein Viertel der Periode der Wellenform ausmachen. Je größer die Amplitude des Signals ist, desto größer ist die Möglichkeit, Rauschen zu unterdrücken. Der hohe Pegel des Signals wird durch die VTH des Transistors bestimmt und darf die VTH nicht stark übersteigen, wenn das AC-Signal während des Integrationsintervalls angelegt wird, da dies dazu führt, dass der Transistor vollständig angeschaltet ist, unabhängig von seinem Datenzustand.In a preferred embodiment, a trapezoidal waveform is utilized in which the low level time, the rise time, the high level time, and the fall time each make up a quarter of the period of the waveform. The greater the amplitude of the signal, the greater the chance of suppressing noise. The high level of the signal is due to the V TH of the transistor does not and should not greatly exceed the V TH when the AC signal is applied during the integration interval, as this results in the transistor being fully turned on, regardless of its data state.

Bei noch einer weiteren Ausführungsform, bei der mehrere Impulse genutzt werden, deren niedriger Wert den DC-Lesewert darstellt und deren hoher Wert viel höher ist, können diese in einer einzigen Integrationszeit angelegt werden. Dafür ist das Vorhandensein eines weiteren Ansteuerelements auf dem Pfad des Zellenstroms erforderlich, beispielsweise eines separaten Auswahlgates in einer NOR-Architektur. Dieses Ansteuerelement muss ausgeschaltet sein, um während der gesamten Zeit, in der die Gatespannung deutlich über die VTH der Zelle angehoben wird, den ansonsten exzessiven Zellenstrom zu stoppen. Bei einer NAND-Architektur kann dieses Ansteuerelement eine nicht ausgewählte Wortleitung in dem ausgewählten NAND-Strang darstellen, den Source-Auswahltransistor oder den Drain-(Bitleitungs-)Auswahltransistor. Bei einer Ausführungsform mit zwei Floating-Gates gemäß den 4A4D kann das Ansteuerelement das Control-(d. h. Steuer-)Gate des nicht ausgewählten Floating-Gate in einer Speichereinheit oder das Auswahlgate darstellen.In yet another embodiment, where multiple pulses are used whose low value represents the DC read value and whose high value is much higher, these can be applied in a single integration time. This requires the presence of another driver on the cell stream path, for example, a separate selector gate in a NOR architecture. This drive element must be switched off in order to stop the otherwise excessive cell current during the entire time in which the gate voltage is raised significantly above the V TH of the cell. In a NAND architecture, this driver may represent a non-selected wordline in the selected NAND string, the source select transistor, or the drain (bitline) select transistor. In an embodiment with two floating gates according to the 4A - 4D For example, the driver may represent the control (ie, control) gate of the unselected floating gate in a memory unit or the select gate.

Dieses Verfahren bedeutet ein Abgehen von der gemäß dem Stand der Technik vorherrschenden Praxis der Reduzierung von Rauschen durch Beruhigen des Systems vor und nach dem Lesen. Mit dieser Technik sind hohe Aktivitätsgrade möglich und stellen sich als vorteilhaft heraus, solange die Aktivität während jeder Leseperiode immer reproduzierbar ist oder die Periode des zugehörigen Stimulus viel kürzer als die Integrationszeit ist. Wenn das episodische Signal auf redproduzierbare Weise mit dem Integrationsintervall synchronisiert werden kann, kann die Periode des Signals derart ausgeweitet werden, dass sie mit der Integrationszeit vergleichbar wird. Eine Synchronisation kann dazu führen, dass die prozentuale Dauer des hohen Pegels während eines Integrations intervalls über verschiedene Integrationsintervalle hin konstant bleibt. Es ist festgestellt worden, dass bei Anlegen von AC-Signalen an das Gate oder an das Substrat eines Transistors Rauschen beträchtlich reduziert werden kann. Mit AC-Wellenformen, die mit dem Integrationsintervall synchronisiert sind, wird selbst bei einem Zyklus pro Integrationszeit das Rauschen in vielen Fällen deutlich reduziert.This Process means a departure from the prevailing practice of the prior art to reduce noise by calming the system before and after reading. With this technique are high levels of activity possible and turn out to be beneficial as long as the activity is during each Reading period is always reproducible or the period of the associated stimulus much shorter than the integration time is. When the episodic signal is on redproducible Can be synchronized with the integration interval, For example, the period of the signal may be extended so that becomes comparable to the integration time. A synchronization can lead to, that the percentage duration of the high level during an integration interval over different Integration intervals remains constant. It is stated have been that when applying AC signals to the gate or to the Substrate of a transistor noise can be reduced considerably. With AC waveforms that are synchronized with the integration interval, even in one cycle per integration time, the noise is in many cases significantly reduced.

Bis hierher basierte die vorliegende Diskussion auf einer Ausführungsform, bei der generische Zellen mit Floating-Gate gemäß den 2A und 2B genutzt werden, sie lässt sich aber auch allgemeiner auf Zellen mit anderem Aufbau anwenden, da die verschiedenen Aspekte der vorliegenden Erfindung nicht speziell vom Zellentyp abhängen. Beispielsweise gibt es EEPROM-Zellen, die ein Auswahlgate zusätzlich zu dem Steuergate enthalten (z. B. die DFGSSI-Architektur). Insbesondere wird bei einer weiteren exemplarischen Ausführungsform, die ein Auswahlgate enthält, auch eine Zelle mit einer Struktur mit mehreren Floating-Gates genutzt. Nichtflüchtige Speicherzellen mit dieser Struktur sind in den US-Patenten 5,712,180 und 6,103,573 sowie den US-Patenten 6,426,893 und US 6,572,263 beschrieben. Die 4A–D sind angepasst aus US-Patent 5,712,180 übernommen und zeigen eine solche Zelle.So far, the present discussion has been based on an embodiment in which generic floating gate cells according to the 2A and 2 B but it can also be applied more generally to cells of a different construction, since the various aspects of the present invention do not depend specifically on the type of cell. For example, there are EEPROM cells that contain a select gate in addition to the control gate (eg, the DFGSSI architecture). In particular, in another exemplary embodiment including a select gate, a cell having a multiple floating gate structure is also used. Nonvolatile memory cells with this structure are in the U.S. Patents 5,712,180 and 6,103,573 as well as the U.S. Patents 6,426,893 and US 6,572,263 described. The 4A -D are adapted from U.S. Patent 5,712,180 taken over and show such a cell.

Die 4A und 4B zeigen eine Draufsicht bzw. eine Querschnittsansicht einer Ausführungsform einer Speicherzelleneinheit mit mehreren Floating-Gates. Wie in der Querschnittsansicht aus 4B gezeigt ist, ist ein Kanal der Zelle zwischen den beiden Source/Drain-Bereichen der Bitleitungen BL1 711 und BL2 712 ausgebildet. Der Kanal ist in drei Bereiche unterteilt: einen linken Floating-Gate-Kanal 761 unterhalb des linken Floating-Gate FGL12 781 und des linken Steuergate CGL2 771, einen rechten Floating-Gate-Kanal 763 unterhalb des rechten Floating-Gate FGR12 783 und des rechten Steuergate CGR2 773 und, zwischen diesen, einen Auswahlkanal 762 unterhalb des Auswahltransistors T12 772.The 4A and 4B show a plan view and a cross-sectional view of an embodiment of a memory cell unit having a plurality of floating gates. As in the cross-sectional view 4B 1 is a channel of the cell between the two source / drain regions of the bit lines BL1 711 and BL2 712 educated. The channel is divided into three sections: a left floating gate channel 761 below the left floating gate FGL12 781 and the left control gate CGL2 771 , a right floating gate channel 763 below the right floating gate FGR12 783 and the right-hand control gate CGR2 773 and, between them, a selection channel 762 below the selection transistor T12 772 ,

Wie in 4A gezeigt ist, überkreuzen bei dieser Struktur die Wortleitungen, wie etwa SG1 720, die Bitleitungen, wie etwa BL1 711 und BL2 712, um das Array zu bilden. Die Lage der Speicherzellen in dem Array ist dann durch den Schnittpunkt dieser Leitungen definiert; zum Beispiel liegt die Zelle aus 4B mit dem Auswahltransistor T12 772 entlang der Wortleitungen SG1 720 zwischen BL1 711 und BL2 712. Die Steuergates sind jedoch jetzt entlang der Spalten parallel zu den Bitleitungen verbunden, anstatt entlang der Zeilen wie bei den herkömmlicheren Architekturen. Wenn somit eine Spannung an die Steuergate-Leitung CGL2 771 angelegt wird, wird diese Spannung nicht nur an das Gate der den Transistor T12 772 enthaltenden Zelle angelegt, sondern auch an die linken Steuergates sämtlicher Zellen in der Spalte zwischen den Bitleitungen BL1 711 und BL2 712. 4C stellt ein Schaltungsschema dar, das eine Ausführungsform eines Arrays aus solchen Speicherzellen wie denen aus den 4A und 4B darstellt, wobei 4C eine Äquivalenzschaltung für diese Speicherzellen darstellt. Die Floating-Gates 781 und 783 der Zelle können unabhängig programmiert und gelesen werden. Weitere Details zur Funktionsweise einer solchen Zelle sind in den Referenzdokumenten angegeben.As in 4A In this structure, the word lines, such as SG1, cross over 720 , the bitlines, such as BL1 711 and BL2 712 to form the array. The location of the memory cells in the array is then defined by the intersection of these lines; for example, the cell is off 4B with the selection transistor T12 772 along the word lines SG1 720 between BL1 711 and BL2 712 , However, the control gates are now connected along the columns parallel to the bitlines, rather than along the rows as in the more traditional architectures. Thus, when a voltage is applied to the control gate line CGL2 771 is applied, this voltage is not only to the gate of the transistor T12 772 but also to the left control gates of all the cells in the column between the bit lines BL1 711 and BL2 712 , 4C FIG. 12 illustrates a circuit diagram illustrating one embodiment of an array of such memory cells as those of FIGS 4A and 4B represents, where 4C represents an equivalent circuit for these memory cells. The floating gates 781 and 783 The cells can be independently programmed and read. Further details on the operation of such a cell are given in the reference documents.

Bei der Zelle aus den 4A–C können Grenzflächenzustand-Einfangstellen irgendwo entlang des Kanals auf der Grenzfläche Substrat/Dielektrikum oder in der Nähe dieser liegen. Dies kann unter einem der Floating-Gates, unter dem Auswahlgate oder in den Lücken zwischen den Gates, wie bei der Stelle 799 aus 4B, der Fall sein. Die Stelle wird in unterschiedlicher Stärke kapazitiv mit sämtlichen Anschlüssen aus 4C wie auch mit dem Substrat gekoppelt sein. Zusätzlich zur Stimulation durch Änderung des Pegels an den Control-(Steuer-)Gates, Source, Drain und dem Substrat bietet die Einführung eines Auswahlgate einen weiteren Anschluss, an welchen ein episodischer Stimulus angelegt werden kann. Die direkte kapazitive Kopplung zu dem Auswahlgate wird für Einfangstellen im Bereich des Auswahlkanals unter dem Auswahlgate am stärksten sein, wird aber auch Stellen in dem Floating-Gate-Kanal beeinflussen, sowohl über eine Rand-Feldkopplung als auch über die Kopplung der Stelle mit dem Floating-Gate, welches wiederum kapazitiv mit dem Auswahlgate gekoppelt ist (C31L und C31R in 4C). Dies gilt auch bei Speicherbauelementen mit einem einzigen Floating-Gate, die einen Auswahltransistor umfassen.At the cell of the 4A -C interface state capture sites may be anywhere along the channel at or near the substrate / dielectric interface. This can un one of the floating gates, under the selection gate or in the gaps between the gates, as in the place 799 out 4B , be the case. The point will capacitively with different terminals in different strength 4C as well as being coupled to the substrate. In addition to stimulating by changing the level on the control gates, source, drain, and substrate, the introduction of a select gate provides another port to which an episodic stimulus can be applied. The direct capacitive coupling to the select gate will be strongest for trap sites in the region of the select channel below the select gate, but will also affect locations in the floating gate channel via both edge-field coupling and floating point coupling Gate, which in turn is capacitively coupled to the select gate (C 31L and C 31R in FIG 4C ). This also applies to memory devices with a single floating gate, which include a selection transistor.

Die Zellen aus den 4A–C sind matrixartig, also als Array, angeordnet, wie in 4D gezeigt ist. Bei einer exemplarischen Ausführungsform wird ein AC-Trapezsignal an die Wortleitungen angelegt (z. B. an 720), die mit den Auswahlgates verbunden sind (z. B. 772), oder alternativ wird das AC-Signal an das Substrat anstatt an die Control-(Steuer-)Gates (771 und 773) angelegt. Es wurde festgestellt, dass eine Modulation der Auswahlgate-Spannung von einem niedrigen Wert von 0 V auf einen hohen Wert von 6 V bei einigen Zellen eine Rauschreduktion bewirkt.The cells from the 4A -C are matrix-like, arranged as an array, as in 4D is shown. In an exemplary embodiment, an AC keystone signal is applied to the wordlines (eg, on 720 ), which are connected to the selection gates (eg 772 ), or alternatively the AC signal is applied to the substrate instead of to the control gates ( 771 and 773 ). It has been found that modulation of the select gate voltage from a low value of 0 V to a high value of 6 V causes noise reduction for some cells.

Das Realisieren des AC-Signals an den Wortleitungen wie beispielsweise 720 hat mehrere Vorteile. Für jeden Sektor, der gelesen wird, welcher typischerweise hunderte bis tausende Zellen enthalten kann, die parallel gelesen werden, braucht nur eine Wortleitung angesteuert zu werden. Für den Fall, dass die Leitungen, die mit einer Spalte von Floating-Gates verbunden sind (z. B. die "Steuerleitungen" wie etwa 771 oder 773), durch ein periodisches Signal angesteuert werden, müssen die Steuerleitungen sämtlicher Zellen, die parallel gelesen werden, gleichzeitig hoch- und heruntergesteuert werden. Damit ergibt sich eine Leistungsaufnahme von (½ CV2f) für jede Leitung, wobei f die Frequenz des periodischen Signals ist, V dessen Amplitude ist und C die Gesamtkapazität der Leitung ist. Dies würde für den Fall AC-getriebener Control-(Steuer-)Gates zu einer hohen Leistungsaufnahme führen. Außerdem würden sämtliche nicht ausgewählte Zellen an denselben Steuerleitungen potentiell störenden Bedingungen ausgesetzt.Realizing the AC signal on the word lines such as 720 has several advantages. For each sector that is read, which may typically contain hundreds to thousands of cells read in parallel, only one wordline needs to be driven. In the event that the lines which are connected to a column of floating gates (eg the "control lines" such as 771 or 773 ), are driven by a periodic signal, the control lines of all the cells that are read in parallel must be simultaneously controlled up and down. This results in a power consumption of (½ CV 2 f) for each line, where f is the frequency of the periodic signal, V is its amplitude and C is the total capacitance of the line. This would result in high power consumption in the case of AC driven control gates. In addition, all unselected cells on the same control lines would be exposed to potentially disturbing conditions.

Wiederum auf die 4A4D Bezug nehmend, besteht ein weiterer Vorteil des Ansteuerns des Auswahlgates durch Anlegen des episodischen Stimulus über die Wortleitung darin, dass bei einem typischen Lese- oder Verifizierungsprozess die herkömmliche Betriebsspannung der Wortleitung allgemein bei einem bestimmten festen Wert, zum Beispiel 5 V, liegt, unabhängig von den gelesenen Zellendaten. Damit ist in einfacher Weise das Anlegen eines Signals mit einer Amplitude von 6 V mit einem festen hohen (6 V) und niedrigen (0 V) Wert möglich. Die Lesespannung am Steuergate, andererseits, ist bei vielen Leseverfahren daten-(zustands-)abhängig, beispielsweise bei denen, die in den vorstehend durch Bezugnahme einbezogenen Anmeldungen beschrieben sind. Für Zustände mit einer niedrigen Schwellspannung des Steuergate führt ein AC-Signal mit hoher Amplitude dazu, dass der niedrige Wert des Signals negativ wird. Dies kann bei vielen Bauelementen möglicherweise schwer zu implementieren sein und könnte möglicherweise Störungen eintragen. Es gibt auch weitere mit dem Schaltungsdesign in Zusammenhang stehende Komplikationen bei der episodischen Stimulation der Control-(Steuer-)Gates während der Integrationsperiode des Leseprozesses, wodurch die Stimulation am Auswahlgate während der Lese-(Integrations-)Zeit potenziell einfacher zu implementieren ist.Again on the 4A - 4D Referring to FIG. 1, another advantage of driving the select gate by applying the episodic stimulus over the wordline is that in a typical read or verify process, the conventional wordline operating voltage is generally at a certain fixed value, for example, 5V, regardless of the read cell data. Thus, it is easily possible to apply a signal having an amplitude of 6 V with a fixed high (6 V) and low (0 V) value. The read voltage at the control gate, on the other hand, is data (state) dependent in many reading methods, such as those described in the applications incorporated by reference above. For low-threshold states of the control gate, a high-amplitude AC signal causes the low value of the signal to become negative. This may be difficult to implement for many components and could potentially introduce interference. There are also other circuit design-related complications in episodic stimulation of the control gates during the integration period of the read process, potentially making the selection gate stimulation potentially easier to implement during the read (integration) time.

Verfahren zum Lesen von Speicherzellen sind in US-Patent 6,583,922 und in US-Patent 6,747,892 sowie in den in diesen Anmeldungen enthaltenen Referenzdokumenten beschrieben.Methods for reading memory cells are in U.S. Patent 6,583,922 and in U.S. Patent 6,747,892 and in the reference documents contained in these applications.

Beim Lesen einer nichtflüchtigen Speicherzelle, egal ob als Teil eines Lesevorgangs oder als Teil der Verifizierungsphase eines Programmiervorgangs wird es typischerweise mehrere Phasen geben. Diese umfassen das Anlegen von Spannungen an die Zelle in solcher Weise, dass diese geeignet vorgespannt ist, um deren Dateninhalt ermitteln oder messen zu können, worauf eine Integrationsperiode folgt, in welcher ein Parameter gemessen wird, der mit dem Zustand der Zelle in Zusammenhang steht. Bei einer EEPROM-Zelle ist der Parameter gewöhnlich eine Spannung oder die Source-Drain-Stromstärke, kann aber auch eine Zeit oder eine Frequenz sein, welche durch den Zustand der Zelle bestimmt wird. Ein Beispiel für eine Ausführungsform für die Lesespannungen bei diesem Messprozess ist schematisch in 5A gezeigt.When reading a non-volatile memory cell, whether as part of a read or as part of the verify phase of a program operation, there will typically be multiple phases. These include applying voltages to the cell such that it is properly biased to detect or measure its data content, followed by an integration period in which a parameter related to the state of the cell is measured. For an EEPROM cell, the parameter is usually a voltage or the source-drain current, but may also be a time or frequency determined by the state of the cell. An example of an embodiment for the read voltages in this measurement process is shown schematically in FIG 5A shown.

5A zeigt den Spannungspegel an einer Bitleitung eines Speicherarrays, beispielsweise der BL1 711 in 4D. In der ersten Phase werden die Gatespannungen an die Zellen angelegt. In der zweiten Phase werden die Bitleitungen der Zellen, die gelesen werden sollen, auf einen vorgegebenen Pegel aufgeladen. Die Integrationszeit stellt die dritte Phase dar, beginnend zu einem Zeitpunkt t = 0, in welcher sich die Bitleitung über die Zelle entlädt und der Spannungspegel mit einer Rate abfällt, die vom Zustand der Zelle abhängt. Nach einem Zeitpunkt t = t' wird der Spannungspegel an der Bitleitung in Bezug auf einen Referenzpegel Vref gemessen. Wenn die Spannung bei Vref oder darüber liegt, wie bei der Leitung 501, wird die Zelle als in einem Aus-Zustand befindlich betrachtet. Wenn die Spannung unterhalb Vref liegt, wie bei Leitung 503, wird die Zelle als in einem An-Zustand befindlich betrachtet, und folglich wird angenommen, dass die Spannung an dem Steuergate oberhalb der Schwellspannung der Zelle liegt. 5A shows the voltage level on a bit line of a memory array, for example BL1 711 in 4D , In the first phase, the gate voltages are applied to the cells. In the second phase, the bitlines of the cells to be read are charged to a predetermined level. The integration time represents the third phase, starting at a time t = 0 in which the bit line discharges across the cell and the voltage level drops at a rate that depends on the state of the cell. After a time t = t ' For example, the voltage level on the bit line is measured with respect to a reference level V ref . When the voltage is at V ref or above, as with the line 501 , the cell is considered to be in an off state. When the voltage is below V ref , as in conduction 503 , the cell is considered to be in an on state, and hence it is assumed that the voltage on the control gate is above the threshold voltage of the cell.

Bei Einbeziehung des Rauschens wird diese Situation komplizierter, wie in 5B gezeigt ist. 5B zeigt genau den Integrationsabschnitt aus 5A, aber mit Einbeziehung des Rauschens für die Spannungsabfall-Leitungen 501 und 503. Wie beide Leitungen zeigen, können die auf Rauschen beruhenden Fluktuationen ein fehlerhaftes Auslesen zum Zeitpunkt t' bewirken, wenn eine Schwankung in einer Richtung auftritt, die zu einem fehlerhaften Lesen führen würde. Da die Leitungen 501 und 503 im Zeitverlauf divergieren, wird ein Erhöhen der Integrationszeit zu einem größeren Abstand führen, aber auf Kosten langsamerer Lesezeiten. Außerdem ist das Maß, bis auf welches t' ausgedehnt werden kann, begrenzt, da die Spannungen letztendlich einen untersten Wert erreichen. Ein alternativer Ansatz, wie er in der Patentanmeldung mit dem Titel "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices" beschrieben ist, ist in 5C gezeigt. Bei dieser Variante wird die Zelle derart vorgespannt, dass der Einsatzpunktpegel Vref bei demselben Wert liegt wie der Vorspannungspegel der zweiten Phase. Auf diese Weise divergiert im Zeitverlauf der Aus-Zustand (501) weiter von dem An-Zustand (503), ohne dass die beiden Linien einen untersten Wert erreichen. Ist eine ausreichende Integrationszeit gegeben, so wird der An-Zustand einen untersten Wert erreichen, und der Aus-Zustand wird einen obersten Wert erreichen, wenn genügend Integrationszeit gegeben ist.By including the noise, this situation becomes more complicated, as in 5B is shown. 5B shows exactly the integration section 5A but with the inclusion of noise for the voltage drop lines 501 and 503 , As both lines show, the noise-based fluctuations can cause erroneous read-out at time t 'when there is a jitter in a direction that would result in erroneous reading. Because the wires 501 and 503 diverge over time, increasing the integration time will result in a greater distance, but at the cost of slower read times. In addition, the extent to which t 'can be extended is limited since the voltages ultimately reach a lowest value. An alternative approach, as described in the patent application entitled "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices," is disclosed in US Pat 5C shown. In this variant, the cell is biased such that the insertion point level V ref is at the same value as the second phase bias level. In this way, over time, the off-state ( 501 ) further from the on state ( 503 ), without the two lines reaching a lowest value. Given a sufficient integration time, the on state will reach a lowest value, and the off state will reach a top value if there is enough integration time.

Der mit Bezug auf die 5A–C beschriebene Prozess stellt lediglich eines von vielen Leseverfahren dar. In Abhängigkeit von dem zum Lesen der Zelle genutzten Verfahren kann die zweite Lesephase, die Vorladephase, mit der ersten Phase kombiniert werden. Außerdem variiert bei unterschiedlichen Verfahren sowohl der Parameter, der gemessen wird, als auch die Art, wie er gemessen wird. Zum Beispiel stellt der bei dem Verfahren aus US-Patent Nr. 6,044,019 gemessene Parameter eine Frequenz dar, welche für die während der Integrationsperiode akkumulierte Gesamtstrommenge kennzeichnend ist.The referring to the 5A The process described above represents only one of many reading methods. Depending on the method used to read the cell, the second reading phase, the precharge phase, may be combined with the first phase. In addition, different methods vary both the parameter being measured and the way it is measured. For example, the one in the method U.S. Patent No. 6,044,019 measured parameters represent a frequency indicative of the total amount of current accumulated during the integration period.

Das Verfahren entsprechend der vorliegenden Erfindung kann auf mehrerlei Weise bei beliebigen dieser Leseverfahren implementiert werden. Beispielsweise kann bei einer Gruppe von Ausführungsformen ein einzelner oder periodischer Stimulus in einer der früheren Phasen des Leseprozesses angelegt werden, sodass der Zustand der Zelle vor dem Beginn der Integrationsphase randomisiert wird. Dies könnte entweder vor dem Anlegen der Gatespannungen oder während des Einstellens der Gatespannungen oder während der Vorladephase oder einer Kombination dieser Phasen erfolgen. Die Integrationsphase kann dann ohne gleichzeitiges Aussetzen gegenüber einer episodischen Stimulation ausgeführt werden.The Process according to the present invention can be based on several types Be implemented in any of these reading methods. For example, in a group of embodiments, a single or periodic stimulus in one of the earlier stages of the reading process be created so that the state of the cell before the beginning of Integration phase is randomized. This could be either before investing the gate voltages or during adjusting the gate voltages or during the precharge phase or a combination of these phases. The integration phase can then without simultaneous exposure to episodic stimulation be executed.

Bei einer weiteren Gruppe von Ausführungsformen wird die Stimulation während der eigentlichen Integrationsphase angelegt, entweder beginnend vor t = 0 (wie in den 5A5C gegeben), in einer früheren Phase, und mit Fortsetzung in die Integrationsphase hinein, oder indem der Stimulus vollständig zwischen t = 0 und t' liegt. In einigen Fällen kann es, wenn der Stimulus vollständig in der Integrationsperiode enthalten ist, leichter werden, die Störung zu reproduzieren. Zum Beispiel könnte bei der Zelle mit zwei Floating-Gates, die mit Bezug auf die 4A–D beschrieben worden ist, während einer vorgegebenen Anzahl von Zyklen, zum Beispiel n, eine periodische Spannungsschwingung zwischen den Kanal anschaltenden und ausschaltenden Bedingungen an das Auswahlgate 772 angelegt werden, während welcher Zeit der gesamte Strom, der über das Integrationszeitintervall fließt, gemessen wird. Dies führt dazu, dass der Lesewert der Integration von N unabhängigen Teillesewerte kürzerer Dauer entspricht, wobei die Kanal-Anschaltintervalle bei dem Ansatz mit periodischer Spannung mit den DC-Lesebedingungen abgeglichen werden.In another group of embodiments, the stimulation is applied during the actual integration phase, either beginning before t = 0 (as in FIGS 5A - 5C given), at an earlier stage, and continuing into the integration phase, or by completely placing the stimulus between t = 0 and t '. In some cases, when the stimulus is completely contained in the integration period, it may become easier to reproduce the disorder. For example, in the case of the cell with two floating gates that could be related to the 4A -D has been described, for a predetermined number of cycles, for example n, a periodic voltage oscillation between the channel on and off conditions to the selection gate 772 during which time the total current flowing over the integration time interval is measured. This results in the read value corresponding to the integration of N independent partial readings of shorter duration, the channel turn-on intervals being adjusted in the periodic voltage approach to the DC read conditions.

Eine weitere Anordnung von Speicherzellen mit Floating-Gates ist eine NAND-Architektur, beispielsweise diejenige, die in US-Patent US 2003 002348 beschrieben ist. In 6 ist ein NAND-Array gezeigt, das aus dieser Anmeldung angepasst übernommen ist. Diese Figur zeigt Spalten mit in diesem Beispiel vier Speicherzellen, die zwischen ein Paar Auswahltransistoren geschaltet sind, sodass die Bitleitungen BL0 bis BIN gebildet sind. Die Leitungen SGD_i und SGS_i sind mit den Drain- bzw. Source-Auswahltransistoren jeder Spalte verbunden, und die Steuergates der Speicherzellen in jeder Zeile sind entlang einer gegebenen Wortleitung WL_i verbunden. Um zum Beispiel die Zelle 601 in Spalte 1, Zeile 1 zu lesen, wird die Bitleitung BL1 auf einen Pegel VBL vorgeladen, die Auswahltransistoren und nicht ausgewählten Wortleitungen werden auf eine Durchlassspannung Vpass gelegt, die ausreicht, um sämtliche Transistoren in Spalte 1 außer 601 vollständig anzuschalten, und die ausgewählte Wortleitung WL1_i wird auf eine (hier datenabhängige) Lesespannung VWL gelegt. Die Bitleitung BL1 entlädt sich dann mit einer Rate, die durch den Dateninhalt des Speicherelements 601 bestimmt wird.Another arrangement of memory cells with floating gates is a NAND architecture, for example, that in U.S. Patent US 2003 002348 is described. In 6 there is shown a NAND array adopted from this application. This figure shows columns with, in this example, four memory cells connected between a pair of selection transistors, so that bit lines BL0 to BIN are formed. The lines SGD_i and SGS_i are connected to the drain and source select transistors of each column, respectively, and the control gates of the memory cells in each row are connected along a given word line WL_i. For example, the cell 601 in column 1, line 1, the bit line BL1 is precharged to a level V BL , the selection transistors and unselected word lines are set to a forward voltage V pass sufficient to drive all the transistors in column 1 except 601 to turn on completely, and the selected word line WL1_i is set to a (here data-dependent) read voltage V WL . The bit line BL1 then discharges at a rate determined by the data content of the memory element 601 is determined.

Je größer die Amplitude des Signals ist, desto größer ist die Fähigkeit, Rauschen zu unterdrücken. Der hohe Pegel des Signals wird durch die VTH des Transistors bestimmt und darf die VTH nicht stark übersteigen, wenn der episodische Stimulus während des Integrationsintervalls angelegt wird, da dies dazu führt, dass der Transistor unabhängig von seinem Datenzustand vollständig an ist. Diese Einschränkung kann aufgehoben werden, indem während des Anlegens von Stimuli, die VTH übersteigen, ein Transistor auf dem Pfad des Stroms unabhängig abgeschaltet wird, wie bereits diskutiert. Bei einer ersten Gruppe von Ausführungsformen werden Impulse genutzt, deren niedriger Wert der DC-Lesewert ist und deren hoher Wert viel höher ist, und diese können in einer einzigen Integrationszeit angelegt werden. Das Ansteuerelement muss ausgeschaltet werden, um während sämtlicher Zeiten, in denen die Gatespannung deutlich über die VTH der Zelle getrieben wird, den ansonsten übermäßigen Zellenstrom zu stoppen. Dieses Ansteuerelement kann eine nicht ausgewählte Wortleitung in dem NAND-Strang der Spalte, der Source-Auswahltransistor oder der Drain-(Bitleitungs-)Auswahltransistor sein. Dies ist in den 7A und 7B gezeigt.The greater the amplitude of the signal, the greater the ability to suppress noise. The high level of the signal is determined by the V TH of the transistor and must not greatly exceed the V TH when the episodic stimulus is applied during the integration interval, as this results in the transistor being fully on regardless of its data state. This limitation can be removed by independently turning off a transistor on the path of the current during the application of stimuli exceeding V TH , as previously discussed. In a first group of embodiments, pulses are used whose low value is the DC read value and whose high value is much higher, and these can be applied in a single integration time. The driver must be turned off to stop the otherwise excessive cell current during all times when the gate voltage is significantly above the V TH of the cell. This driver may be a non-selected wordline in the NAND leg of the column, the source select transistor, or the drain (bitline) select transistor. This is in the 7A and 7B shown.

7A zeigt einen episodischen Stimulus, der aus einem einzigen trapezförmigen Impuls besteht, der an die einzelne Wortleitung angelegt wird, welcher der Spannung VWL entspricht. Die ausgewählte Wortleitung wird während der Vorlade- und der Signalentwicklungsphase auf einem normalen Lesewert gehalten, wobei der Stimulus während der Belastungsperiode angelegt wird. Der Impuls erreicht einen exemplarischen Wert von 8 V, ein Wert, bei dem der ausgewählte Transistor auf dieser Wortleitung vollständig anschalten würde und die Bitleitung schnell entladen würde, unabhängig von dem in dem Transistor gespeicherten Datenzustand. Um dies zu verhindern, wird die Wellenform Vpass an einen der anderen Transistoren in der Spalte angelegt. Indem dieser andere Transistor während der Belastungsperiode auf eine Spannung deutlich unterhalb seiner Schwellspannung gelegt wird, wird er ausgeschaltet, und die Ladung der Bitleitung bleibt erhalten. Die anderen Transistoren können auf dem standardmäßigen Durchlasswert, hier 5 V, belassen werden. Die resultierende Spannung an der Bitleitung VBL ist in der oberen Wellenform gezeigt. Sie wird anfänglich in diesem Beispiel auf einen Wert von 0,8 V vorgeladen, an welcher Stelle sie mit einer Rate abzufallen beginnt, die durch die Beziehung zwischen dem Zustand der ausgewählten Zelle und dem Lesewert an der Bitleitung bestimmt wird. Vpass wird dann auf niedrigen Pegel gebracht, wodurch VBL stetig bleiben kann, während VWL mit 8 V belastet wird. Die ausgewählte Wortleitung wird dann auf ihren Lesewert zurückgeführt, Vpass wird auf 5 V zurückgeführt und die Signalentwicklung kann sich fortsetzen, bis der Parameterwert bei t' festgehalten wird. 7A shows an episodic stimulus consisting of a single trapezoidal pulse applied to the single word line corresponding to the voltage V WL . The selected word line is held at a normal reading during the precharge and signal development phases, with the stimulus applied during the loading period. The pulse reaches an exemplary value of 8V, a value at which the selected transistor on that wordline would turn on completely and the bitline would quickly discharge, regardless of the data state stored in the transistor. To prevent this, the waveform V pass is applied to one of the other transistors in the column. By placing this other transistor at a voltage well below its threshold during the loading period, it is turned off and the bit line charge is maintained. The other transistors can be left at the standard pass value, here 5V. The resulting voltage on bit line V BL is shown in the upper waveform. It is initially pre-charged in this example to a value of 0.8V, at which point it begins to drop at a rate determined by the relationship between the state of the selected cell and the read value on the bit line. V pass is then brought low, allowing V BL to remain steady while loading V WL at 8V. The selected wordline is then returned to its read value, Vpass is returned to 5V, and signal evolution can continue until the parameter value is captured at t '.

7B ähnelt der 7A, außer dass jetzt mehrere Impulse oberhalb der Lesespannung an die Wortleitung angelegt werden. Ein entsprechender Satz an Einsenkungen bei Vpass wird genutzt, um den Pegel auf VBL beizubehalten, während diese Impulse angelegt werden. Das resultierende Verhalten auf der Bitleitung besteht darin, dass der Abfall von VBL durch einen Satz ebener Terrassen, wenn Vpass bei 0 V liegt, unterbrochen wird. 7B resembles the 7A except that now several pulses above the read voltage are applied to the word line. A corresponding set of sinks at Vpass is used to maintain the level at V BL as these pulses are applied. The resultant behavior on the bit line is that the drop of V BL by a set of flat terraces when Vpass is at 0 V, is interrupted.

7C zeigt ein Beispiel für eine alternative Gruppe von Ausführungsformen. In diesem Fall werden die Auswahltransistoren und sämtliche nicht ausgewählten Wortleitungen auf dem konstanten Durchlasswert von hier 5 V gehalten, wie durch den konstanten Wert von Vpass gezeigt ist. Der Stimulus auf der ausgewählten Wortleitung stellt nun eine Serie von Impulsen dar, bei denen VWL ausgehend von dem Leewert nach unten, auf beispielsweise –6 V, gebracht wird. Wie zuvor bleibt die resultierende Wellenform von VBL während der Impulse eben, es ist aber kein zusätzliches Signal Vpass erforderlich, da der Stimulus die beiden Funktionen erfüllt, die notwendige stimulierende Spannung anzulegen und das Leitvermögen auszuschalten. 7C shows an example of an alternative group of embodiments. In this case, the selection transistors and all unselected word lines are kept at the constant pass value here 5 V, as shown by the constant value of V pass . The stimulus on the selected word line now represents a series of pulses in which V WL is brought down from the value to, for example, -6V. As before, the resulting waveform of V BL remains flat during the pulses, but no additional signal V pass is required because the stimulus performs the two functions of applying the necessary stimulating voltage and turning off the conduction.

Wenngleich die Diskussion bis hierher auf Ausführungsformen konzentriert war, bei denen EEPROM-Zellen für das Speicherbauelement genutzt werden, kann sie auch auf andere Ausführungsformen angewandt werden, bei denen ähnlich beeinflussbare Quellen für Rauschen ein Problem darstellen, darunter magnetische und optische Medien. Die vorliegende Erfindung kann weitreichende Anwendung bei allen Arten von Bauelement/Transistor-Lesevorgängen finden, darunter, aber nicht ausschließlich, bei Sub-0,1-μm-Transistoren, Einzelelektronentransistoren, Nanotransistoren auf organischer/Kohlenstoffbasis und Molekulartransistoren. Zum Beispiel könnte die vorliegende Erfindung auch für solche NROM- und MNOS-Zellen vorteilhaft sein, wie sie in US-Patent 5,768,192 von Eitan bzw. US-Patent Nr. 4,630,086 von Sato et al. beschrieben sind, oder für solche magnetischen RAM- und FRAM-Zellen, wie sie in US-Patent 5,991,193 von Gallagher et al. bzw. in US-Patent Nr. 5,892,706 von Shimizu et al. beschrieben sind. Für diese anderen Typen von Speicherelementen können sich die speziellen Mechanismen zum Bestimmen des Parameters, welcher den Zustand des Elements widerspiegelt, unterscheiden, zum Beispiel würden bei einem magnetischen Medium magnetische Eigenschaften gemessen und bei einer CD-ROM oder anderen optischen Medien würden optische Eigenschaften gemessen, der nachfolgende Prozess würde aber in einfacher Weise aus den vorstehenden Beispielen folgen. Mithilfe dieses Ansatzes können existierende Materialsysteme, die unpraktisch sind, weil sie unter einer hohen Dichte an Rauschquellen leiden, beispielsweise Stellen mit Einfang-/Freigabe-Übergängen an Grenzflächen oder anderweitig in atomarem Maßstab, zu brauchbaren Technologien für eine Speicherung mit hoher Dichte oder für Kleinsignalanwendungen werden. Da mit fortgesetzter Miniaturisierung immer kleinere Bauelemente erzeugt werden, wird das stochastische (Quanten-)Verhalten der den Bauelementen eigenen Fluktuationen bedeutsamer, und das vorliegende Verfahren bietet eine potentielle Möglichkeit zum Reduzieren des Einflusses des sich daraus ergebenden Rauschens in einem zugehörigen System, indem dessen stochastische Natur beseitigt oder reduziert wird.Although the discussion has heretofore been focused on embodiments in which EEPROM cells are used for the memory device, it can also be applied to other embodiments in which similarly influenced sources of noise pose a problem, including magnetic and optical media. The present invention can find wide application in all types of device / transistor read operations, including, but not limited to, submicron sub-0.1 micron transistors, single electron transistors, organic / carbon nanotransistors, and molecular transistors. For example, the present invention could also be advantageous for such NROM and MNOS cells as described in U.S. Pat U.S. Patent 5,768,192 from Eitan or U.S. Patent No. 4,630,086 Sato et al. or for such magnetic RAM and FRAM cells as described in U.S. Pat U.S. Patent 5,991,193 by Gallagher et al. or in U.S. Patent No. 5,892,706 by Shimizu et al. are described. For these other types of memory elements, the particular mechanisms for determining the parameter reflecting the state of the element may be different, for example magnetic properties would be measured for a magnetic medium and optical properties would be measured for a CD-ROM or other optical media. however, the subsequent process would simply follow from the above examples. Using this approach, existing material systems that are impractical because they suffer from a high density of noise sources, for example, sites with capture / release transitions at interfaces or on a nuclear scale, become viable technologies for high density storage or for small signal applications. As smaller and smaller devices are produced with continued miniaturization, the stochastic (quantum) behavior of the component's inherent fluctuations becomes more significant, and the present method offers a potential opportunity to reduce the impact of resulting noise in an associated system by increasing its stochastic Nature is eliminated or reduced.

Eine noch weitere Anwendung der vorliegenden Erfindung kann darin bestehen, einheitlichere Leitungscharakteristika (die z. B. statistischen Schwankungen der Schwellspannung VTH unterliegen) bei sehr kleinen Transistoren mit bedeutsamen Dotierstoff- Fluktuationseffekten zu erzeugen. Hierbei kann die VTH bei makroskopisch identischen Transistoren aufgrund der mikroskopisch variierenden Positionen des Dotierstoffs unterschiedlich sein. Die Standardabweichung einer Stichprobe solcher VTHs, die unter DC-Bedingungen erhalten wird, kann reduziert werden, indem das vorliegend offenbarte Rauschreduktionsverfahren genutzt wird. Zum Beispiel können sich durch Dotierstoff-Fluktuationseffekte übermäßige Schwankungen im Verhalten einer Gruppe von ansonsten identischen Bauelementen ergeben. Ein Beispiel dafür wäre die erhöhte Spannbreite der Schwellspannung einer Gruppe von Transistoren, die eigentlich identisch sein sollten. Die Auswirkungen von Dotierstoff-Fluktuationen nehmen in dem Maße zu, wie sich die Abmessungen von Bauelementen verringern, bis zu dem Punkt hin, dass in dem aktiven Teil eines Bauelements einige wenige Dotierstoffatome vorhanden sind. Dies kann zu uneinheitlichen Stromdichten in Maßstäben führen, die den Dimensionen der aktiven Bereiche des Bauelements nahekommen. Unterschiedliche DC-Spannungen, die an das Gate oder die Drain-Elektrode eines exemplarischen Bauelements angelegt werden, können zu neuen dominanten Stromleitpfaden führen. Mit anderen Worten kann/können sich durch das Ändern von Vorspannungen der/die Pfad(e) des geringsten Widerstands verschieben. Wenn unterschiedliche DC-Vorspannungen das Verhalten eines Bauelements ändern, hat das zeitliche Variieren der Vorspannung den gleichen Effekt wie das Weitergehen zu einem neuen Bauelement. Wiederum kann auf den Zentralen Grenzwertsatz verwiesen werden, um die mögliche Reduzierung der Verhaltensvarianz unter AC-Bedingungen im Gegensatz zu DC-Bedingungen zu erklären.Yet another application of the present invention may be to produce more uniform conduction characteristics (e.g., subject to statistical variations in threshold voltage V TH ) for very small transistors with significant dopant fluctuation effects. Here, the V TH may be different for macroscopically identical transistors due to the microscopically varying positions of the dopant. The standard deviation of a sample of such V TH s obtained under DC conditions can be reduced by taking advantage of the presently disclosed noise reduction method. For example, dopant fluctuation effects may result in excessive variations in the behavior of a group of otherwise identical devices. An example of this would be the increased range of the threshold voltage of a group of transistors that should actually be identical. The effects of dopant fluctuations increase as the dimensions of devices decrease, to the point that there are a few dopant atoms in the active portion of a device. This can lead to inconsistent current densities in scales that approximate the dimensions of the active areas of the device. Different DC voltages applied to the gate or drain of an exemplary device may result in new dominant current routing paths. In other words, by changing bias voltages, the path (s) of least resistance can shift. When different DC biases change the behavior of a device, the time varying of the bias has the same effect as moving to a new device. Again, reference may be made to the Central Limit Theorem to explain the possible reduction in behavioral variance under AC conditions, as opposed to DC conditions.

Andere Formen episodischer Stimuli, welche den Zustand der Zelle oder den Wert des gemessenen Parameters beeinflussen, können ebenfalls genutzt werden. Wie bereits erwähnt, sind andere Anregungsstimuli, die eine insgesamt rauschreduzierende Wirkung haben können, extern oder intern erzeugte Photonen, Phononen, Magnetfelder, mechanische Schwingungen oder Spannungen und thermische Spannungen. Zum Beispiel können auch extern angelegte wechselnde elektrische und magnetische Felder genutzt werden, um Rauschen zu reduzieren. Insbesondere könnte ein alternierendes Magnetfeld in einer magnetischen Speicherzelle genutzt werden, bei der dieses die Zelle unmittelbar beeinflusst, oder selbst in einer Zelle mit Floating-Gate, bei welcher es die Zelle über induzierten Spannungen beeinflussen könnte. Ein Erhöhen der Temperatur könnte eine 1/f-Rauschreduktionswirkung haben, sie wird aber außerdem das thermische Rauschen erhöhen. Ein zyklischer Wechsel zwischen unterschiedlichen Temperaturen könnte ein Verfahren zum Reduzieren von Rauschen bieten. Bei allen diesen Fällen ermöglichen die Verfahren gemäß der vorliegenden Erfindung es, unter Nutzung eines periodischen oder AC-Stimulus den stationären oder DC-Kennwert einer Speicherzelle mit reduziertem Rauschen zu lesen.Other Forms of episodic stimuli that determine the condition of the cell or the The value of the measured parameter can also be used. As already mentioned, are other excitation stimuli, which are an overall noise-reducing Can have effect externally or internally generated photons, phonons, magnetic fields, mechanical vibrations or voltages and thermal stresses. For example, too externally applied alternating electric and magnetic fields used to reduce noise. In particular, a could alternating magnetic field used in a magnetic memory cell which directly affects the cell, or itself in a floating gate cell where it induced the cell over Could affect tensions. An increase the temperature could have a 1 / f noise reduction effect, but it also becomes the increase thermal noise. A cyclic change between different temperatures could be Provide methods for reducing noise. Allow for all these cases the methods according to the present invention Invention it using a periodic or AC stimulus the stationary one or DC characteristic of a memory cell with reduced noise read.

Claims (32)

Verfahren zum Betreiben eines nichtflüchtigen Speichers, umfassend: Anlegen eines Satzes von Spannungen (Vaper, Vper) an eine Speichereinheit (601) des nichtflüchtigen Speichers während eines Intervalls (t), und Bestimmen der Leitungscharakteristika (I, VBL) der Speichereinheit in Reaktion auf den Satz von Spannungen, dadurch gekennzeichnet, dass der Satz von Spannungen einen Lesespannungszustand (Vaper) sowie eine zeitlich variierende Anregungsstimulus(Vper)-Komponente, die sich von dem Lesespannungszustand unterscheidet, umfasst.A method of operating a nonvolatile memory, comprising: applying a set of voltages (V aper , V per ) to a memory unit ( 601 ) of the nonvolatile memory during an interval (t), and determining the line characteristics (I, V BL ) of the memory unit in response to the set of voltages, characterized in that the set of voltages comprises a read voltage state (V aper ) and a time varying excitation stimulus (V per ) component other than the read voltage state. Verfahren nach Anspruch 1, wobei der Schritt des Bestimmens der Leitungscharakteristika das Messen einer Stromstärke, Spannung, Zeit und Frequenz umfasst.The method of claim 1, wherein the step of Determining the line characteristics, measuring a current, voltage, Time and frequency includes. Verfahren nach Anspruch 1 oder Anspruch 2, wobei die Speichereinheit einen Floating-Gate-Transistor darstellt und der Satz von Spannungen ferner das Anlegen einer nichtperiodischen Spannung an ein erstes Steuergate (201, 771) des Transistors umfasst, wobei das Bestimmen der Leitungscharakteristika das Messen eines Parameters zwischen einem ersten und einem zweiten Source/Drain-Bereich (205) des Transistors während eines Leseintervalls umfasst.The method of claim 1 or claim 2, wherein the memory unit is a floating gate transistor, and the set of voltages further comprises applying a non-periodic voltage to a first control gate. 201 . 771 ) of the transistor, wherein determining the conduction characteristics comprises measuring a parameter between a first and a second source / drain region (Fig. 205 ) of the transistor during a read interval. Verfahren nach Anspruch 3, wobei der episodische Stimulus an entweder das Steuergate des Transistors oder das Substrat des Transistors angelegt wird.The method of claim 3, wherein the episodic Stimulus to either the control gate of the transistor or the substrate of the transistor is applied. Verfahren nach Anspruch 3 oder Anspruch 4, wobei der Floating-Gate-Transistor ferner ein Auswahlgate (772) umfasst und der episodische Stimulus an das Auswahlgate angelegt wird.The method of claim 3 or claim 4, wherein the floating gate transistor further comprises a select gate ( 772 ) and the episodic stimulus is applied to the selection gate. Verfahren nach Anspruch 5, wobei der Floating-Gate-Transistor zwei Floating Gates aufweist, wobei ein erstes Steuergate (771) über dem ersten (781) der beiden Floating Gates angeordnet ist und ein zweites Steuergate (783) über dem zweiten (763) der beiden Floating Gates angeordnet ist, wobei das Auswahlgate (772) zwischen den beiden Steuergates liegt.The method of claim 5, wherein the floating gate transistor has two floating gates, wherein a first control gate ( 771 ) above the first ( 781 ) of the two floating gates and a second control gate ( 783 ) above the second ( 763 ) of the two floating gates, wherein the selection gate ( 772 ) lies between the two control gates. Verfahren nach einem der Ansprüche 3 bis 6, wobei der Parameter entweder den Strom, der in einem Kanalbereich des Floating-Gate-Transistors fließt, oder eine Spannung, die zum Herstellen einer vorgegeben Stromstärke erforderlich ist, darstellt.Method according to one of claims 3 to 6, wherein the parameter either the current flowing in a channel region of the floating gate transistor, or a voltage required to produce a given amperage is, represents. Verfahren nach einem der Ansprüche 3 bis 7, wobei das Leseintervall eine erste Phase und eine darauffolgende zweite Phase umfasst, wobei die Messung eines Parameters während der zweiten Phase erfolgt und das Anlegen eines Satzes von Lesespannungswellenformen während der ersten Phase beginnt.Method according to one of claims 3 to 7, wherein the reading interval a first phase and a subsequent second phase, wherein the measurement of a parameter during the second phase and applying a set of read voltage waveforms while the first phase begins. Verfahren nach Anspruch 8, wobei der episodische Stimulus während entweder der ersten oder der zweiten Phase angelegt wird.The method of claim 8, wherein the episodic Stimulus during either the first or the second phase is created. Verfahren nach einem der Ansprüche 1 bis 8, wobei der episodische Stimulus eine Spannung darstellt, die entweder eine Sinuswellenform, eine Rechteckwellenform oder eine Trapezwellenform aufweist.Method according to one of claims 1 to 8, wherein the episodic Stimulus represents a voltage that is either a sine waveform, has a rectangular waveform or trapezoidal waveform. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Speichereinheit entweder eine magnetische Speicherzelle, bei welcher der episodische Stimulus ein Magnetfeld ist, eine Molekulartransistor-Speichereinheit, eine Einelektronentransistor-Speichereinheit oder eine Nanotransistor-Speichereinheit darstellt.Method according to one of the preceding claims, wherein the storage unit either a magnetic memory cell, at which the episodic stimulus is a magnetic field, a molecular transistor memory unit, a one-electron transistor memory unit or a nanotransistor memory unit represents. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bestimmen der Leitungscharakteristika der Speichereinheit folgende Schritte umfasst: Bestimmen der Leitungscharakteristika der Speichereinheit unter Ansprechen auf den Satz von Spannungen zum ersten Mal; und darauffolgendes Bestimmen der Leitungscharakteristika der Speichereinheit unter Ansprechen auf den Satz von Spannungen zum zweiten Mal, wobei die episodische Stimuluskomponente nur während der zweitmaligen Bestimmung angelegt wird.Method according to one of the preceding claims, wherein determining the line characteristics of the memory unit following Steps includes: Determining the Line Characteristics of Memory unit in response to the set of voltages to first time; and subsequently determining the conduction characteristics the memory unit in response to the set of voltages for the second time, with the episodic stimulus component only during the second time Determination is created. Verfahren nach Anspruch 12, wobei die nachfolgende zweitmalige Bestimmung der Leitungscharakteristika der Speichereinheit unter Ansprechen auf ein Ergebnis einer Fehlerkontrollcodierung erfolgt.The method of claim 12, wherein the following second determination of the line characteristics of the memory unit in response to a result of error control coding he follows. Verfahren zum Lesen des Dateninhalts einer nichtflüchtigen Speichereinheit, umfassend: ein Verfahren entsprechend einem der vorhergehenden Ansprüche, wobei das Intervall ein Leseintervall darstellt, wobei die gemessene Charakteristik einen Parameterwert bemisst, der mit dem Dateninhalt der Speichereinheit während des Leseintervalls in Zusammenhang steht und den Beitrag einer Rauschkomponente umfasst, und wobei der während des Leseintervalls an die Speichereinheit angelegte Pegel des Stimulus den Parameterwert beeinflusst, wodurch sich der Beitrag der Rauschkomponente reduziert.Method for reading the data content of a non-volatile Storage unit comprising: a method according to a of the preceding claims, where the interval represents a reading interval, the measured characteristic measures a parameter value associated with the Data content of the memory unit during the read interval in Context and includes the contribution of a noise component, and while the while the level of the stimulus applied to the memory unit of the read interval affects the parameter value, thereby increasing the contribution of the noise component reduced. Verfahren nach Anspruch 14, wobei die Speichereinheit einen Floating-Gate-Transistor darstellt und das Messen eines Parameterwertes das Anlegen einer nichtperiodischen Spannung an ein erstes Steuergate des Transistors umfasst, und wobei der Parameter zwischen einem ersten und einem zweiten Source/Drain-Bereich des Transistors gemessen wird.The method of claim 14, wherein the memory unit a floating gate transistor represents and measuring a parameter value, the creation of a non-periodic voltage to a first control gate of the transistor and wherein the parameter between a first and a second source / drain region of the transistor is measured. Verfahren nach Anspruch 15, wobei der episodische Stimulus entweder eine periodische Spannungswellenform oder einen einzelnen Spannungsimpuls darstellt.The method of claim 15, wherein the episodic Stimulus either a periodic voltage waveform or a represents single voltage pulse. Verfahren nach Anspruch 16, wobei der episodische Stimulus eine periodische Spannungswellenform darstellt und wobei die periodische Spannung entweder eine Sinuswellenform, eine Rechteckwellenform oder eine Trapezwellenform aufweist.The method of claim 16, wherein the episodic Stimulus represents a periodic voltage waveform and where the periodic voltage is either a sine waveform, a square waveform or has a trapezoidal waveform. Verfahren nach Anspruch 16 oder Anspruch 17, wobei der episodische Stimulus eine periodische Spannungswellenform darstellt und wobei der Floating-Gate-Transistor ferner ein Auswahlgate umfasst und der episodische Stimulus an das Auswahlgate angelegt wird.The method of claim 16 or claim 17, wherein the episodic stimulus represents a periodic voltage waveform and wherein the floating gate transistor further comprising a selection gate and the episodic stimulus to the Selection gate is created. Verfahren nach Anspruch 16 oder Anspruch 17, wobei der episodische Stimulus an das erste Steuergate des Transistors angelegt wird.The method of claim 16 or claim 17, wherein the episodic stimulus to the first control gate of the transistor is created. Verfahren nach Anspruch 16 oder Anspruch 17, wobei der episodische Stimulus an das Substrat des Transistors angelegt wird.The method of claim 16 or claim 17, wherein the episodic stimulus is applied to the substrate of the transistor becomes. Verfahren nach einem der Ansprüche 14 bis 20, wobei das Anlegen eines episodischen Stimulus' unter Ansprechen auf ein Ergebnis einer Fehlerkontrollcodierung aufgerufen wird.A method according to any one of claims 14 to 20, wherein said applying an episodic stimulus' under Response to a result of an error control coding called becomes. Nichtflüchtiger Speicher, umfassend: eine Speichereinheit (601), einen Leseverstärker, der mit der Speichereinheit verbunden ist, um den Zustand der Speichereinheit unter Ansprechen auf einen Satz von Lesespannungen (Vaper, Vper) zu bestimmen, und Treiber, die mit der Speichereinheit verbunden sind, um den Satz von Lesespannungen an die Speichereinheit anzulegen, dadurch gekennzeichnet, dass der Satz von Lesespannungen umfasst: einen Lesespannungszustand (Vaper); und einen zeitlich variierenden Stimulus-Spannungszustand (Vper), wobei sich der zeitlich variierende Stimulus-Spannungszustand von dem Lesespannungszustand unterscheidet.Non-volatile memory, comprising: a storage unit ( 601 ), a sense amplifier connected to the memory unit for determining the state of the memory unit in response to a set of read voltages (V aper , V per ) and drivers connected to the memory unit for the set of read voltages to apply the memory unit, characterized in that the set of read voltages comprises: a read voltage state (V aper ); and a time varying stimulus voltage state (V per ), wherein the time varying stimulus voltage state is different from the read voltage state. Speicher nach Anspruch 22, wobei der Leseverstärker durch Abfühlen einer Stromstärke oder einer Spannung arbeitet.The memory of claim 22, wherein the sense amplifier is through sensing a current strength or a voltage is working. Speicher nach Anspruch 22 oder Anspruch 23, wobei die Speichereinheit einen Floating-Gate-Transistor darstellt.A memory according to claim 22 or claim 23, wherein the memory unit is a floating gate transistor. Speicher nach Anspruch 24, wobei der episodische Stimulus-Spannungszustand an entweder ein Steuergate des Transistors oder das Substrat des Transistors angelegt wird.The memory of claim 24, wherein the episodic Stimulus voltage state to either a control gate of the transistor or the substrate of the transistor is applied. Speicher nach Anspruch 24, wobei der Floating-Gate-Transistor ferner ein Auswahlgate umfasst und der episodische Stimulus-Spannungszustand an das Auswahlgate angelegt wird.The memory of claim 24, wherein the floating gate transistor further comprising a select gate and the episodic stimulus voltage state is created on the selection gate. Speicher nach Anspruch 26, wobei der Floating-Gate-Transistor zwei Floating Gates aufweist, wobei das erste Steuergate (771) über einem ersten (781) der beiden Floating Gates angeordnet ist und ein zweites Steuergate (783) über dem zweiten (763) der beiden Floating Gates angeordnet ist, wobei das Auswahlgate (772) zwischen den beiden Steuergates liegt.The memory of claim 26, wherein the floating gate transistor has two floating gates, the first control gate ( 771 ) over a first ( 781 ) of the two floating gates and a second control gate ( 783 ) above the second ( 763 ) of the two floating gates, wherein the selection gate ( 772 ) lies between the two control gates. Speicher nach einem der Ansprüche 22 bis 26, wobei der Parameter entweder den Strom, der in einem Kanalbereich des Floating-Gate-Transistors fließt, oder eine Spannung, die zum Herstellen einer vorgegebenen Stromstärke erforderlich ist, darstellt.A memory according to any one of claims 22 to 26, wherein the parameter either the current flowing in a channel region of the floating gate transistor, or a voltage required to produce a given amperage is, represents. Speicher nach einem der Ansprüche 22 bis 27, wobei der episodische Stimulus-Spannungszustand eine periodische Spannung darstellt, die entweder eine Rechteckwellenform oder eine Trapezwellenform aufweist.A memory according to any one of claims 22 to 27, wherein the episodic Stimulus-stress state represents a periodic voltage that is either a square waveform or has a trapezoidal waveform. Speicher nach einem der Ansprüche 22 bis 29, der einen Fehlerkontrollcode-Abschnitt umfasst, der mit dem Leseverstärker und mit den Treibern gekoppelt ist, wobei die Treiber den episodischen Stimulus-Spannungszustand unter Ansprechen auf ein Steuersignal von dem Fehlerkontrollcode-Abschnitt anlegen.A memory according to any one of claims 22 to 29, comprising an error control code section which with the sense amplifier and coupled with the drivers, the drivers being the episodic Stimulus voltage state in response to a control signal from the error control code section. Speicher nach einem der Ansprüche 22 bis 30, wobei die Speichereinheit entweder eine magnetische Speicherzelle, bei welcher der episodische Stimulus ein Magnetfeld ist, eine Molekulartransistor-Speichereinheit, eine Einelektronentransistor-Speichereinheit oder eine Nanotransistor-Speichereinheit darstellt.A memory according to any one of claims 22 to 30, wherein the memory unit either a magnetic memory cell in which the episodic Stimulus is a magnetic field, a molecular transistor storage unit, a one-electron transistor memory unit or a nanotransistor memory unit represents. Speicher nach einem der Ansprüche 22 bis 31, wobei der nichtflüchtige Speicher ein Array aus Speichereinheiten umfasst, ein Element dessen die Speichereinheit darstellt, und wobei er eine Verstärkerleitung umfasst, die zwischen einen der Treiber und einen Abschnitt des Arrays geschaltet ist, welcher die Speichereinheit umfasst, wodurch der episodische Stimulus-Spannungszustand angelegt wird.The memory of any one of claims 22 to 31, wherein the nonvolatile memory an array of memory units, an element of which is the memory unit and wherein it comprises an amplifier line which between one of the drivers and a section of the array is switched which includes the memory unit, thereby causing the episodic stimulus voltage state is created.
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