ES2197905T3

ES2197905T3 - Celula de memoria eeprom flash de puerta dividida de doble bit (dsg) autoalineada.

Info

Publication number: ES2197905T3
Application number: ES94906603T
Authority: ES
Inventors: Yueh Y. Ma; Kuo-Tung Chang
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1991-08-29
Filing date: 1994-01-11
Publication date: 2004-01-16
Anticipated expiration: 2014-01-11
Also published as: JP3720358B2; JPH09507341A; ATE238609T1; EP0740854B1; WO1995019047A1; US5414693A; DE69432568D1; EP0740854A1; EP0740854A4; DK0740854T3; DE69432568T2

Abstract

UNA ESTRUCTURA DE CELULA EEPROM INCLUYE DOS TRANSISTORES DE PUERTA FLOTANTE (20, 22) SEPARADOS POR UN TRANSISTOR SELECTOR DE PUERTA (24) SIENDO COMPARTIDO EL TRANSISTOR SELECTOR, DURANTE LA PROGRAMACION, LA LECTURA, Y EL BORRADO DE UN TRANSISTOR DE PUERTA FLOTANTE, POR LOS DOS TRANSISTORES DE PUERTA FLOTANTE. LAS PUERTAS FLOTANTES (20B, 22B) DE LOS DOS TRANSISTORES SE FORMAN A PARTIR DE UNA PRIMERA LAMINA DE POLISILICEO, LAS PUERTAS DE CONTROL (20 C, 22C) DE LOS DOS TRANSISTORES SE FORMAN A PARTIR DE UNA SEGUNDA LAMINA DE POLISILICEO, Y LA PUERTA DE SELECCION (24A) ESTA FORMADA A PARTIR DE UNA TERCERA LAMINA DE POLISILICEO. LA LONGITUD DEL CANAL (24G) DEL TRANSISTOR SELECTOR ESTA COMPLETAMENTE AUTOALINEADA CON LOS TRANSISTORES DE PUERTA FLOTANTE (20, 22). UNA LINEA DE PALABRAS (28) SE FORMA SOBRE LAS PUERTAS DE CONTROL Y FORMA LA PUERTA DE SELECCION. LA LINEA DE PALABRAS (28) DISCURRE GENERALMENTE DE FORMA PERPENDICULAR A LAS LINEAS DE BITS (22A, 20A) QUE CONTACTAN LAS REGIONES DE DRENAJE DE LOS DOS TRANSISTORES DE PUERTA FLOTANTE. SEGUN ESTO, UNA RED DE MEMORIA VIRTUAL EEPROM DE CONEXION A TIERRA, PUEDE FABRICARSE UTILIZANDO LA ESTRUCTURA DE CELULA EEPROM.

Description

Célula de memoria EEPROM Flash de puerta dividida de doble bit (dsg) autoalineada.

Esta invención está relacionada con una estructura de una célula de memoria EEPROM Flash de doble bit de acuerdo con el preámbulo de la reivindicación 1, con una matriz EEPROM Flash que comprende una pluralidad de dichas estructuras de células de memoria EEPROM y con un método para fabricar una estructura de memoria EEPROM Flash.

El documento ``Una nueva célula EEPROM Flash borrable con puerta de selección de pared lateral sobre el lado de su surtidor'' de Naruke y otros, Technical Digest de IEE Electron Device Meeting 1968, se expone una célula EEPROM Flash de triple polivalencia de solo 5 voltios con una estructura de puerta dividida. Tal como se allí se expone, se forma un transistor de puerta flotante doble de polisilicio mediante una primera y segunda capas de polisilicio, utilizando un procesamiento convencional, y un formándose después un transistor de puerta mediante la utilización de una tecnología de retro-ataque químico después de la deposición de una tercera capa de polisilicio. La longitud del transistor de puerta seleccionado está definida por la altura del transistor doble de puerta flotante de polisilicio que es de aproximadamente 0,4 \mum. Debido a la tecnología de retro-ataque químico, el transistor de puerta de selección tiene que discurrir paralelamente a la puerta de control.

La figura 1 muestra la célula EEPROM Flash expuesta. Esta célula EEPROM Flash comprende una zona del surtidor N+ 11a y la zona del drenador N+/N+ 11b separadas por la zona del canal 12. La zona del canal 12 comprende una parte 12a por debajo de la puerta flotante 13 y una parte 12b por debajo de la puerta de selección 14. Solapando la zona del canal 12 se encuentra el dieléctrico de puerta 16a, sobre el cual se forma la puerta flotante 13 y la puerta de selección 14. Solapando la puerta flotante 13 se encuentra el aislante 16b, que es típicamente una capa de composición de óxido cultivado térmicamente, nitruro de silicio depositado, y óxido cultivado térmicamente y nitruro. La puerta de control 17 está formada sobre la parte superior del aislamiento 16b. Típicamente tanto la puerta flotante 13 como la puerta de control 17 están formadas por polisilicio. El aislamiento 16c se forma en la pared lateral de la puerta flotante 13 y la puerta de control 17. La puerta de selección 14 está formada por la deposición de una tercera capa de polisilicio, y después mediante retro-ataque químico del polisilicio para formar un separador de polisilicio. La programación (alto voltaje de umbral) de la célula se lleva a cabo mediante la elevación de la puerta de control hasta aproximadamente 17 voltios, en que la puerta de selección se encuentra ligeramente por encima del voltaje de umbral del transistor de puerta de selección, el cual es de aproximadamente 1,5 voltios, el drenador es de 5 voltios, y el surtidor está conectado a tierra. Los electrones del canal son acelerados a través de una caída de potencial entre la puerta de selección y los transistores de puerta flotante. Es conocido que la eficiencia de la inyección de electrones en caliente utilizando este método puede ser de miles de veces más alta que el método de aceleración lateral convencional. Debido a la alta eficiencia de la programación, la célula Flash puede ser programada con un menor voltaje en el drenador (5 voltios), y con una corriente de programación muy baja (algunos microamperios). El borrado de la célula se consigue mediante la elevación de la zona del drenador 11b hasta 14 voltios, conectando a tierra la puerta de control, y abriendo el surtidor (flotante). El alto voltaje de borrado puede obtenerse mediante la utilización de una técnica de bombeo de carga a partir de una fuente de alimentación de 5 voltio. Estas características permiten la operación con una única fuente de alimentación de 5 voltios.

Los principales inconvenientes en la memoria EEPROM Flash del arte previo de la figura 1 están relacionados con la formación del transistor de puerta de selección. En primer lugar, la célula de puerta dividida tal como se expone en el arte previo consiste en dos transistores, los cuales son de puerta flotante y de puerta de selección. Ocupan el espacio de dos transistores para formar un único bit de memoria cuando se implementan en una matriz de memoria. Esto es un inconveniente común para la estructura de puerta dividida convencional, e impone una limitación principal para implementar una matriz de memoria de alta densidad. En segundo lugar, la puerta de selección es un separador de polisilicio que está formado por la técnica de retro-ataque químico de polisilicio, y la longitud de la puerta seleccionada se determina por la altura combinada de la puerta flotante y de la puerta de control, que es aproximadamente de 0,4 \mum. La perforación de este transistor es difícil de prever con esta pequeña longitud del canal, especialmente cuando la puerta flotante es sobre-borrada hasta un umbral negativo. En tercer lugar, la puerta de selección está formada por polisilicio y es muy difícil de aplicar el policiuro depositado sobre un separador de polisilicio. Así pues, en el arte previo, solo puede utilizarse para la puerta de selección el polisilicio con una resistencia en torno a 20 a 30 ohmios por cuadrado. Como resultado de ello, el retardo RC de la línea de palabras de un circuito de memoria es considerablemente más duradero que en el circuito de la memoria convencional, en la que se utiliza el policiuro con una resistencia en la gama de 2 a 4 ohmios por cuadrada. En cuarto lugar, debido al método de retro-ataque químico en el arte previo, la puerta de selección puede solo discurrir paralelamente a la puerta de control. No obstante, en una matriz virtual de alta densidad, la puerta de selección tiene que ser perpendicular a la puerta de control. Así pues, la célula EEPROM Flash en la figura 1 del arte previo no puede ser implementada en una estructura de una matriz virtual de alta densidad.

Tal como se describe en nuestra solicitud de patente de los EE.UU. no publicada todavía con número de serie 07/585811, presentada el 20 de septiembre de 1990 para un ``Triple dispositivo de memoria EEPROM Flash de polisilicio'', se forma una matriz de memoria virtual convencional tal como se muestra en la figura 1B, mediante la utilización de la célula EEPROM Flash, tal como se expone en la solicitud anterior. La longitud del canal del transistor de puerta de selección no está autolineada y se define mediante la utilización de una capa fotorresistente como máscara de la línea de bits tal como se muestra en la figura 1C. Debido a la desalineación entre la máscara de la línea de bits y las puertas flotante y de control apiladas, la longitud del canal de la puerta de selección no autoalineada se determina por la capa fotorresistente en las dimensiones del borde de la puerta flotante 19B y por la tolerancia de desalineación (MA). Típicamente, la tolerancia de desalineación se encuentra en la gama de 0,3 a 0,5 \mum, la cual será una limitación principal para la matriz de memoria de alta densidad. Tal como se muestra en la figura 1B, puesto que cada bit de memoria necesita una difusión de la línea de bits 18, la longitud de la puerta flotante 19A, y la longitud de la puerta de selección no autoalineada 19B + MA, la dimensión total por cada bit de memoria será igual a 18 + 19A + 19B + MA. Puede observarse que en la matriz de tierra virtual de puerta dividida convencional tal como se muestra en la figura 18, cada transistor de puerta flotante necesita un transistor de puerta de selección en el cual el transistor de puerta de selección no esté autoalineado con el borde de la puerta flotante. Esto indica que la tierra virtual de la puerta dividida convencional puede tener su limitación para implementar una matriz de memoria de ultra alta densidad.

Es conocida a través del documento DE-A-4233790 una estructura de célula EEPROM Flash de doble bit, que tiene dos zonas del drenador separadas entre sí, dos transistores de almacenamiento de puerta flotante separados entre sí, dispuestos entre las dos zonas del drenador, y una puerta de selección entre los dos transistores de almacenamiento de puerta flotante. La puerta de selección está conectada a una línea de palabras que se extiende entre las dos zonas del drenador, las cuales en sí están conectadas a las líneas de bits que discurren a través de la estructura de la célula en la dirección desde la primera a la segunda zona del drenador y perpendicular por tanto a la línea de palabras.

Se conoce a través del documento DE-A-4233790 un método de fabricación de la estructura de una célula EEPROM Flash que comprende las etapas de proporcionar un substrato semiconductor que tiene una zona superficial de un primer tipo de conductividad; formando una primera capa dieléctrica sobre la mencionada zona superficial; formando una primera capa de polisilicio sobre la mencionada primera capa dieléctrica ; formando una segunda capa dieléctrica sobre la mencionada primera capa de polisilicio dopada; formando una segunda capa de polisilicio dopada sobre la mencionada segunda capa dieléctrica; atancando químicamente en forma selectiva la mencionada segunda capa de polisicilio dopada, la mencionada segunda capa dieléctrica, la mencionada primera capa de polisilicio dopada, y la mencionada primera capa dieléctrica para formar una primera y una segunda puerta de control apiladas y puerta flotante a partir de la mencionada segunda capa de polisilicio dopada y la mencionada primera capa de polisilicio dopada, en que la mencionada primera o segunda puerta puertas de control apiladas y la puerta flotante se encuentran separadas entre sí;

implantando selectivamente un dopante de un segundo tipo de conductividad opuesto al mencionado primer tipo de conductividad dentro de la mencionada zona superficial, utilizando una capa fotorresistente y la mencionada primera y segunda puerta de control apiladas y la puerta flotante como una máscara, en el que el mencionado dopante forma un primer y segundo drenadores para el primer y segundo transistores de puerta flotante configurados entre las mismas;

formando una tercera capa dieléctrica sobre las mencionadas puertas de control y sobre el mencionado substrato entre la mencionada primera y segunda puerta de control apiladas y la puerta flotante;

formando la tercera capa dopada de polisilicio sobre la mencionada tercera capa dieléctrica, y

atacando químicamente en forma selectiva la mencionada tercera capa de polisilicio dopada para formar una línea de palabras que se extienda parcialmente sobre la mencionada primera y segunda puerta de control apiladas y la puerta flotante y entre la mencionada primera y segunda puerta de control apiladas y la puerta flotante.

A partir del documento EP-A-0552531 se conoce una estructura de una célula EEPROM en la cual una única difusión del surtidor está compartida por dos columnas de transistores.

Un objeto de la invención es una estructura de una célula de memoria EEPROM Flash de puerta dividida de doble bit, utilizando un transistor de puerta de selección y dos transistores de puerta flotante para formar dos bits de memoria en una célula.

Otro objeto de la invención es un método de fabricación de una estructura de una célula EEPROM Flash de puerta dividida autoalineada totalmente, mediante la utilización de una etapa de ataque químico autoalineada para definir con precisión la longitud del canal del transistor de puerta de selección.

Otro objeto incluso de la invención es una matriz EEPROM Flash de doble bit de alta densidad, utilizando la célula EEPROM Flash de puerta dividida de doble bit.

Una característica de la invención es que en la célula EEPROM Flash de puerta dividida de doble bit, un transistor de puerta de selección única es compartido por dos transistores de puerta flotante adyacentes, es decir, un transistor de puerta de selección única es utilizado por dos bits de memoria.

Otra característica de la invención es que la célula EEPROM Flash de puerta dividida de doble bit, el transistor de puerta de selección en la estructura de puerta dividida está totalmente autoalineado.

Otra característica incluso es que en la matriz EEPROM Flash de doble bit, dos transistores de puerta flotante se encuentran situados entre dos líneas de bits.

Otra característica incluso de la invención es que en la célula EEPROM Flash de doble bit, el acceso de uno de los dos transistores de puerta flotante es a través de la activación en conducción del transistor de puerta de selección y del otro transistor de puerta flotante.

Otra característica de la invención es que el transistor de selección en la estructura de puerta dividida está totalmente autolineado.

La presente invención está relacionada con una célula EEPROM de alta densidad que está hecha mediante un triple proceso de polisilicio con una estructura de puerta dividida y cuatro terminales (puerta de control, puerta de selección, drenador y surtidor), en la que un transistor de puerta de selección está compartido por dos transistores de puerta flotante. A diferencia de la estructura de puerta dividida expuesta el arte previo y en la matriz de tierra virtual de puerta dividida convencional tal como la expuesta en nuestra solicitud de patente de los EE.UU. número 07/585811, en la cual cada transistor de puerta flotante necesita un transistor de puerta de selección, la célula de puerta dividida de doble bit necesita solamente la mitad del transistor de puerta de selección para cada transistor de puerta flotante. Adicionalmente, a diferencia de la célula de puerta dividida convencional en la cual la longitud del canal del transistor de puerta de selección no está autoalineada con el borde del transistor de puerta flotante, la longitud del canal del transistor de puerta de selección en la célula de puerta dividida de doble bit está definida con precisión y estando autoalineada totalmente por la separación de dos transistores de puerta flotante, que se forma por la etapa de ataque químico de polisilicio autoalineada.

En la realización preferida se fabrica una célula EEPROM Flash de tierra virtual de alta densidad de 5 voltios, utilizando el proceso de polisilicio triple con una estructura de puerta dividida y los cuatro terminales (puerta de control, puerta de selección, drenador y surtidor). Un transistor seleccionado es compartido por dos células de transistores de puerta flotante. La longitud del canal del transistor seleccionado está totalmente alineada con los transistores de puerta flotante, y está definida en un proceso de ataque químico de autoalineamiento con la formación de la puerta de control y la puerta flotante para cada uno de los dos transistores de puerta flotante.

Ventajosamente, la puerta de selección discurre perpendicular a las líneas de bits según se precisa en una célula EEPROM Flash de tierra virtual. La puerta de selección puede tener una capa de posilicio formada sobre la misma para reducir la resistencia y el retardo RC de una línea de palabras.

La invención y los objetos y características de la misma llegarán a ser fácilmente más evidentes a partir de la siguiente descripción detallada y de las reivindicaciones adjuntas al ser consideradas conjuntamente con los dibujos.

La figura 1A es una vista en sección de una célula EEPROM de polisilicio triple, de acuerdo con el arte previo, y las figuras 1B y 1C son vistas en sección de un dispositivo EEPROM Flash de polisilicio triple de acuerdo con nuestra solicitud de patente de los EE.UU. número 07/585811.

Las figuras 2A, 2B y 2C corresponden a una vista en sección, una vista en planta y un esquema eléctrico de una célula EEPROM de polisilicio triple de acuerdo con una realización de la presente invención.

La figura 3 es una vista en planta de una parte de una matriz de memoria que utiliza las células EEPROM de las figuras 2A-2C.

Las figuras 4A-4C son vistas en sección que ilustran las etapas de fabricación de la estructura de la célula de las figuras 2A-2C.

La figura 5A es un gráfico del voltaje de umbral del transistor con respecto al tiempo de programación para la estructura de dos células de la invención.

La figura 5B es un gráfico del voltaje de umbral con respecto al voltaje de puerta en la programación de la estructura de la célula de la invención.

La figura 6 es un gráfico del voltaje de puerta de control con respecto a la corriente de lectura para la estructura de la célula de la invención.

La figura 7 es un gráfico del voltaje de umbral del transistor con respecto al tiempo de borrado en el borrado de una célula de la estructura de la invención.

Con referencia ahora a los dibujos, las figuras 2A, 2B y 2C son una vista en sección, una vista en planta superior, y un esquema de una célula EEPROM Flash de doble bit de acuerdo con una realización de la invención. La estructura de la célula comprende un primer transistor de almacenamiento de puerta flotante 20, y un transistor de puerta de selección 24 que conecta en serie a los transistores 20, 22. Tal como se muestra esquemáticamente en la figura 2C, una primera línea de bits BL1 está conectada al drenador del transistor 20, una segunda línea de bits BL2 está conectada al drenador del transistor 22, y los surtidores de los dos transistores están conectados en serie a través de la puerta de selección 24. Tal como se describirá aquí más adelante, cuando se efectúe la lectura del transistor de almacenamiento 20, los transistores 20 y 22 están activados en conducción y el drenador del transistor 22 llega a ser realmente el surtidor del transistor 20. En forma inversa, cuando se lee el transistor 22, los transistores 20 y 24 son activados en conducción y el drenador del transistor 20 llega a ser realmente el surtidor del transistor 22.

Con referencia a la vista en sección de la figura 2A, la estructura de la célula está formada en un substrato dopado P- 26 con el drenador 20a del transistor 20 y el drenador 22a del transistor 22 comprendiendo las zonas dopadas N+/N- en la superficie del substrato 26. Los drenadores están interconectados con los drenadores en filas comunes de los transistores, y formando las líneas de bits de las células. El transistor 20 incluye una puerta flotante 20b y una puerta de control solapante 20c con la puerta flotante 20b separada de la superficie del substrato 26 mediante un óxido delgado de puerta 20d (por ejemplo, 100 Angstrons), y la puerta flotante 20c separada de la puerta flotante 20b mediante un dieléctrico 20e, el cual puede comprender óxido de silicio, nitruro de silicio, o una combinación de los mismos. De forma similar, el transistor 22 incluye una puerta flotante 22b, una puerta de control 22c, con dieléctricos 22d y 22e que aíslan eléctricamente la puerta flotante y la puerta de control entre sí y con respecto al substrato. El dieléctrico 20f y 22f forman parte de una capa dieléctrica que solapa las puertas de control y la superficie del substrato 26. Una línea de palabras 28 se extiende sobre la capa dieléctrica y forma la puerta de control 24a del transistor seleccionado intermedio en los transistores de puerta flotante 20, 22. La línea de palabras 28 conecta en serie las puertas de los transistores de selección en una fila de una matriz de memoria y discurre perpendicular a las líneas de bits conectadas a los drenadores de los transistores en columnas tales como los drenadores 20a y 22a según se muestra en la vista en planta de una parte de la matriz EEPROM Flash mostrada en la figura 3.

La figura 2A muestra la vista en sección de la presente invención en la que la célula EEPROM Flash de puerta dividida de doble bit contiene dos bits de memoria. A diferencia de la estructura de puerta dividida expuesta en el arte previo y en la matriz de tierra virtual de puerta dividida convencional según se expone en la solicitud en tramitación junto con la presente, en la cual cada transistor de puerta flotante necesita un transistor de puerta de selección, la célula de puerta dividida de doble bit necesita solamente la mitad del transistor de puerta de selección para cada transistor de puerta flotante. Adicionalmente, a diferencia de la célula de puerta dividida convencional en la cual la longitud del canal del transistor de puerta de selección no está autoalineada con el borde del transistor de puerta flotante, la longitud del canal del transistor de puerta de selección en la célula de puerta dividida de doble bit está definida con precisión, y estando autoalineada totalmente mediante la separación de dos transistores de puerta flotante, los cuales se forman mediante la etapa de ataque químico de polisilicio autoalineado. Tal como se muestra en la figura 2A, cada bit de memoria consiste en la mitad de la difusión 20A, la longitud de la puerta flotante 20G, y la mitad de la longitud de la puerta de selección 24G, de forma tal que la dimensión total de un bit de memoria sea igual a la mitad de 20A + 20G + mitad de 24G. La mitad de la puerta de selección para cada bit de memoria y el autoalineamiento total de la longitud del canal de la puerta de selección hace que la puerta dividida de doble bit sea más escalable para una matriz de memoria de ultra alta densidad en la aplicación tal como en una unidad de disco de estado sólido y en las tarjetas de memoria IC. Adicionalmente, al compararse con el arte previo, la puerta de selección puede ser implementada mediante la utilización de policiuro para reducir el retardo RC de la línea de trabajo.

La fabricación de la estructura de la célula de las figuras 2A-2C se muestra en las vistas en sección de las figuras 4A-4C. Los elementos iguales tienen el mismo numeral de referencia. En primer lugar un óxido de puerta delgado de aproximadamente 100 Angstroms se cultiva sobre la superficie de un substrato semiconductor 26 dopado P- que tiene una resistividad de 10-25 ohmios-centímetro. Se deposita entonces una primera capa de polisicilio dopado sobre la parte superior del óxido fino, y se configura según un patrón en una dirección para formar parcialmente la capa de la puerta flotante. Se forma entonces una capa aislante de oxido de silicio, nitruro de silicio o una combinación de los mismos, en la parte superior de la capa de la puerta flotante, y se deposita entonces una segunda capa de polisilicio dopado, y se configura según un patrón en una dirección para las puertas de control. Al hacerlo así, el doble apilamiento de polisilicio es atacado químicamente para formar las puertas de control 20c, 22c y las puertas flotantes 20b, 22b, las cuales están autoalineadas, según se indica, con el aislamiento intermedio. Las estructuras similares que se forman para los transistores adyacentes son las mostradas en 30 y 32.

A continuación, según se muestra en la figura 4B, se forma una capa de material fotorresistente 34 y se configura según un patrón para cubrir parcialmente una parte del apilamiento doble de polisilicio, y una etapa de implantación de iones forma las zonas de la línea de bits 20a y 22a. Mediante el implante de dos dopantes diferentes de tipo n tales como el arsénico y el fósforo y recociendo después la estructura, se da lugar al perfil de dopante N+/N-. Este proceso está descrito en nuestra solicitud de patente de los EE.UU. número 07/585811 citada anteriormente. La zona del substrato que está recubierta por el material fotorresistente entre la estructura apilada de la puerta de control / puerta flotante no recibe la implantación de iones y se utiliza para definir la longitud del canal del transistor de puerta de selección.

El material fotorresistente es arrancado, y se forma una capa aislante de oxido de silicio en la parte superior y en las paredes laterales de los apilamientos de polisilicio dobles. Se deposita entonces una tercera capa de polisilicio dopado y se configura según un patrón para formar una línea de palabras y la puerta de selección 24, tal como se muestra en la figura 4C. La línea de palabras es perpendicular a las puertas de control y discurre en forma adyacente a las puertas de selección a lo largo de la línea de palabras, La puerta de selección está definida con precisión mediante la separación de los dos transistores de puerta flotante que se forman mediante la etapa de ataque químico autoalineado. La longitud del canal del transistor de selección es de aproximadamente 0,6 a 0,8 micras y está totalmente alineado con los transistores de puerta flotante. Se observará que el canal del transistor de selección 24g está posicionado entre los canales 20g y 22g del transistor de puerta flotante 20 y 22, respectivamente, tal como se muestra en la figura 2A. Puede aplicarse un revestimiento de policiuro sobre la puerta de selección y la línea de palabras para reducir el retardo RC de la línea de palabras. Adicionalmente, haciendo que la puerta de selección sea perpendicular a la puerta de control, la célula EEPROM Flash puede ser implementada en una matriz de tierra virtual de alta densidad.

La programación del transistor de puerta flotante 20 se consigue mediante la elevación de las puertas de control 20c y 22c hasta 12 voltios, en que la puerta de selección 24a esté ligeramente por encima del voltaje de umbral del transistor de puerta de selección (aproximadamente 2 voltios), la línea de bits (drenador) 10a a 5 voltios, y la línea de bits (drenador) 22a conectada a tierra. Los transistores de puerta flotante son activados en conducción totalmente debido a los 12 voltios en las puertas de control y estando el transistor de puerta de selección ligeramente activado en conducción. Bajo este estado, la corriente del canal durante la programación está controlada por el transistor de selección de puerta y encontrándose en la gama de 10-20 microamperios. Los electrones del canal son acelerados en la caída de potencial entre la zona de la puerta de selección 24g y la zona de la puerta flotante 20a, y siendo inyectados en la puerta flotante 20b a través de la barrera del óxido de puerta delgado 20d mediante inyección de electrones en caliente.

La operación de lectura del transistor de puerta flotante 20 se consigue insertando 20 voltios en la puerta de control del transistor 22 para activar en conducción al transistor, 22,5 voltios en la puerta de selección 24 y puerta de control 20c, 1-2 voltios en la línea de bits 20a, y conectando a tierra la línea de bits 22a. El efecto de contrapolarización del transistor de puerta flotante 22 es de aproximadamente 0,17 a 0,24 voltios cuando su voltaje de umbral es de -0,25 y 6,6 voltios, respectivamente.

La operación de borrado del transistor de puerta flotante 20 se consigue mediante la elevación de la línea de bits 20a hasta 12 voltios, conectando a tierra las puertas de control 20c y 22c, y abriendo la línea de bits 22a. Los electrones son descargados desde la puerta flotante 20b a la línea de bits 20a a través del efecto de tunelización de Fowler-Nordheim.

Las condiciones de las operaciones de lectura, programación y borrado de la célula EEPROM Flash se encuentran resumidas en la tabla siguiente:

\catcode`\#=12\nobreak\centering\begin{tabular}{|c|c|c|}\hline 
Lectura de célula 1  \+ Programación de  \+ Borrado de célula 1 \\  
\+ célula 1 \+ \\\hline  V _{sg}  5  \+ 1,8 – 2  \+ 0 \\  V _{cg1} 
5  \+ 12  \+ 0 \\  V _{cg2}  12  \+ 12  \+ 0 \\  V _{BL1}  1 – 2  \+
5  \+ 12 \\  V _{BL2}  0  \+ 0  \+ flotante
\\\hline\end{tabular}\par\vskip.5\baselineskip

Se observará que la tabla anterior supone que la célula está trabajando con una fuente de alimentación de 5 voltios. Se precisa de una bomba de carga para generar los 12 voltios necesarios para la programación, lectura y borrado de la célula. No obstante, si está disponible una fuente de 12 voltios, se puede obviar el uso de una bomba de carga, y el voltaje en la línea de bits 1 durante la programación puede ser incrementado a 6,5 voltios para incrementar la velocidad de programación.

La figura 5A es un gráfico que muestra el cambio del voltaje del umbral durante la programación con respecto al tiempo de programación, y se observará que el voltaje de umbral de un transistor puede ser cambiado en más de 4,5 voltios en menos de 10 microsegundos. La figura 5B es una ilustración gráfica que muestra el efecto del voltaje de la puerta de selección, VSG, en la programación de un transistor de puerta flotante utilizando impulsos de 10 microsegundos. Puede verse que existe muy poca diferencia cuando el otro transistor de puerta flotante se encuentra en un estado con un voltaje de umbral alto o bajo.

La figura 6 es un gráfico del voltaje de puerta de control con respecto a la corriente de lectura cuando los transistores de puerta flotante se encuentran en un estado de voltaje de umbral alto o bajo.

La figura 7 es un gráfico que muestra el tiempo de borrado con respecto al voltaje de umbral para un transistor durante una operación de borrado. La célula puede ser borrada con un voltaje de umbral cero en aproximadamente 100 milisegundos.

Se ha descrito una nueva estructura de célula EEPROM Flash de doble bit, en la cual un par de transistores de almacenamiento de puerta flotante comparten un único transistor de puerta de selección. Las líneas de palabras que interconectan las puertas de selección discurren perpendiculares a las líneas de las puertas de control y a las líneas de bits que interconectan los drenadores de los transistores de puerta flotante, permitiendo así una matriz Flash de tierra virtual. Adicionalmente, las líneas de palabras pueden tener un revestimiento de siliciuro, reduciendo así la resistencia y el retardo RC asociado con las líneas de palabras. A diferencia de la puerta de selección del separador del arte previo, la longitud del canal del transistor de puerta de selección está definida fácilmente por el ataque químico autoalineado de los transistores de puerta flotante, facilitando así la optimización de la perforación a través de las características del transistor de puerta de selección. La estructura totalmente autoalineada del transistor de selección hace que esta célula la más escalable en estructuras de puertas divididas.

Claims

1. Una estructura de una célula EEPROM Flash de doble bit que comprende un substrato semiconductor (26) que tiene una zona superficial de un tipo de conductividad,

una primera zona de drenador (20A) y una segunda zona de drenador (22A) formadas en la mencionada zona superficial, siendo las mencionadas zonas del drenador (20A, 22A) de un segundo tipo de conductividad opuesto al mencionado tipo de conductividad,

una primera puerta flotante apilada (20B) y puerta de control (20C) y una segunda puerta flotante apilada (22B) y una puerta de control (22C) sobre la mencionada zona superficial entre la mencionada zona del drenador (20A) y la mencionada zona del drenador (22A), en la que la mencionada primera y segunda puertas flotantes apiladas (20B, 22B) y la puerta de control (20C, 22C) están separadas entre sí,

una puerta de selección (24A) sobre la mencionada zona superficial entre la mencionada primera y segunda puertas flotantes apiladas (20B, 22B) y la puerta de control (20C, 22C),

una primera línea de bits (BL1) contactando la mencionada primera zona del drenador (20A),

una segunda línea de bits (BL2) contactando la mencionada segunda zona del drenador (22A), y

una línea de palabras (28) estando orientada generalmente en forma perpendicular a la mencionada primera línea de bits (BL1) y a la mencionada segunda línea de bits (BL2),

caracterizada porque:

la puerta de selección (24A) es una sección de la línea de palabras (28) que se extiende a través de las zonas del drenador (20A, 22A) y las puertas flotantes y de control apiladas (20B, 20C, 22B, 22C), y las cuales conectan en serie las puertas de los transistores de selección en una fila de una matriz de memoria mediante dicha estructura de la célula, y que discurren en forma perpendicular a las líneas de bits.

2. La estructura de la célula EEPROM Flash de doble bit de acuerdo con la reivindicación 1, caracterizada porque la mencionada puerta de selección (24A) está compartida por la primera y segunda puertas flotantes apiladas (20B, 22B) y la puerta de control (20C, 22C).

3. La estructura de la célula EEPROM Flash de doble bit de acuerdo con la reivindicación 1 ó 2, caracterizada porque las mencionadas puertas flotantes (20B, 22B) están formadas a partir de una primera capa de polisilicio, estando formadas las mencionas puertas de control (20C, 22C) a partir de una segunda capa de polisilicio, y la mencionada puerta de selección (24A) formada a partir de una tercera capa de polisilicio.

4. La estructura de la célula EEPROM Flash de doble bit de acuerdo con la reivindicación 3, caracterizada porque la mencionada línea de palabras (28) incluye una capa de policiuro.

5. La estructura de la célula EEPROM Flash de doble bit de acuerdo con la reivindicación 3, caracterizada porque tiene una primera capa dieléctrica (36A) formada sobre la mencionada zona superficial, y separando la mencionada primera puerta flotante (20B) y la mencionada segunda puerta flotante (22B) del mencionado substrato (26), una segunda capa dieléctrica (36B) sobre las mencionadas puertas flotantes (20B, 22B) y separando las mencionadas puertas de control (20C, 22C) de las mencionadas primeras puertas flotantes (20B, 22B), y una tercera capa dieléctrica (36C) en las mencionadas puertas de control (20C, 22C) y el mencionado substrato (26) entre las mencionadas primera y segunda puertas flotantes apiladas (20B, 22B) y la puerta de control (20C, 22C), en la que la mencionada tercera capa dieléctrica (36C) separa la mencionada línea de palabras (28) y la mencionada puerta de selección (24A) del mencionado substrato (26).

6. Una matriz EEPROM Flash que comprende una pluralidad de estructuras de células EEPROM Flash de doble bit de acuerdo con una de las reivindicaciones 3 a 5 configurada en filas y columnas,

una pluralidad de las mencionadas primera y segunda líneas de bits (BL1, BL2) que interconectan los drenadores de los transistores de puerta flotante de las estructuras de las células alineadas verticalmente, y

una pluralidad de las mencionadas líneas de palabras (28) que interconectan las puertas de selección de las estructuras de las células alineadas horizontalmente.

7. Un método de fabricación de una estructura de una célula EEPROM Flash que comprende las etapas de:

a): proporcionar un substrato semiconductor (26) que tiene una zona superficial de un primer tipo de conductividad (P-),

b): formar una primera capa dieléctrica (36A) sobre la mencionada zona superficial,

c): formar una primera capa de polisilicio dopado (33) sobre la mencionada primera capa dieléctrica (36A),

d): atacar químicamente en forma selectiva la mencionada primera capa de polisilicio dopado (33),

e): formar una segunda capa dieléctrica (36B) sobre la mencionada primera capa de polisilicio dopado (33),

f): formar una segunda capa de polisilicio dopado sobre la mencionada segunda capa dieléctrica (36B),

g): atacar químicamente en forma selectiva la mencionada capa de polisilicio dopado, la mencionada segunda capa dieléctrica (36B), la mencionada primera capa de polisilicio dopado (33), y la mencionada primera capa dieléctrica (36A), para formar una primera y segunda puertas de control apiladas (20C, 22C) y la puerta flotante (20B, 22B) a partir de la mencionada segunda capa de polisilicio dopado y de la mencionada primera capa de polisilicio dopado (33), en la que la mencionada primera o segunda puerta de control apiladas (20C, 22C) y la puerta flotante (20B, 22B) están separadas entre sí,

h): implantar selectivamente dopante de un segundo tipo de conductividad (N+/N-) opuesta al mencionado primer tipo de conductividad (P-) en la mencionada zona superficial, utilizando material fotorresistente (34) y la mencionada primera y segunda puertas de control apiladas (20C, 22C) y la puerta flotante (20B, 22B) como una máscara, formando el mencionado dopante un primer y segundo drenadores (20A, 22A) para el primer y segundo transistores de puerta flotante (20, 22), en la que cada uno de los mencionados drenadores (20A, 22A) están autoalineados con una de las mencionadas puertas apiladas de la puerta de control (20C, 22C) y la puerta flotante (20B, 22B),

i): formar una mencionada tercera capa dieléctrica (36C) sobre las mencionadas puertas de control (20C, 22C) y sobre el mencionado substrato (26) entre la mencionada primera y segunda puertas de control apiladas (20C, 22C) y la puerta flotante (20B, 22B),

j): formar una tercera capa de polisilicio dopado sobre la mencionada tercera capa dieléctrica (36C), y

k): atacar químicamente en forma selectiva la mencionada tercera capa de polisilicio dopado para formar una línea de palabras (28), extendiéndose a través de los drenadores, de la primera y segunda puertas de control apiladas (20C, 22C) y de la puerta flotante (20B, 22B), y entre la mencionada primera y segunda puertas de control apiladas (20C, 22C) y la puerta flotante (20B, 22B), para formar una puerta de selección (24).

8. El método según la reivindicación 7, en el que la etapa g) define el canal del transistor de selección (24), el cual está autoalineado con la mencionada primera y segunda puertas de control apiladas (20C, 22C) y la puerta flotante (20B, 22B).

9. El método de acuerdo con la reivindicación 7, en el que la etapa j) incluye además una capa de policiuro en la mencionada línea de palabras (28).