JPS6214473A - 半導体不揮発性記憶装置およびその書込み方法 - Google Patents
半導体不揮発性記憶装置およびその書込み方法Info
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- JPS6214473A JPS6214473A JP15218685A JP15218685A JPS6214473A JP S6214473 A JPS6214473 A JP S6214473A JP 15218685 A JP15218685 A JP 15218685A JP 15218685 A JP15218685 A JP 15218685A JP S6214473 A JPS6214473 A JP S6214473A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に書換え可能な半導体不揮発性記憶装置
のセル構造に関するものである。
のセル構造に関するものである。
絶縁ゲート形電界効果トランジスタ構造を有する電気的
に書換え可能な半導体不揮発性記憶装置（以下Ｅ” Ｆ
ＲＯＭと称す）は、キャリアの捕獲に異種絶縁膜界面の
自然発生的捕獲中心を用いる。
に書換え可能な半導体不揮発性記憶装置（以下Ｅ” Ｆ
ＲＯＭと称す）は、キャリアの捕獲に異種絶縁膜界面の
自然発生的捕獲中心を用いる。
ＭＮＯ８％ＭＡＯ８形Ｅ” ＦＲＯＭや、人為的ポテン
シャル井戸の形成を用いるフローティング型Ｅ” ＦＲ
ＯＭが一般に知られている。
シャル井戸の形成を用いるフローティング型Ｅ” ＦＲ
ＯＭが一般に知られている。
この様なＥ” ＰＲＯＭはＳｉ基板上に形成される絶縁
膜を介しての直接トンネルやＦｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍ ）ンネル電流を用いてキャリアの注入を行なう
ため、捕獲効率を考慮して書込み時には２０Ｖ以上の高
電圧印加が行なわれる。従って上述のＥ” ＦＲＯＭが
マ） ＩＪソックス状配列されたメモリーアレイでは、
書込（消去）時の鴬電圧印加による誤動作を避けるため
、アドレス用のＭＯＳＦＥＴを別途追加するセル構造が
必要となり、メモリーセルの面積が制約され小面積化は
難しかった従来のメモリーセルを第２図に示す。第２図
から明らかな様に、アドレストランジスタ（ａ）とＥ２
ＰＲＯＭ（ｂ）の２トランジスタから構成されており、
ソース及びドレインとなる不純物層１．２に挾まれて不
純物層６を形成している。
膜を介しての直接トンネルやＦｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍ ）ンネル電流を用いてキャリアの注入を行なう
ため、捕獲効率を考慮して書込み時には２０Ｖ以上の高
電圧印加が行なわれる。従って上述のＥ” ＦＲＯＭが
マ） ＩＪソックス状配列されたメモリーアレイでは、
書込（消去）時の鴬電圧印加による誤動作を避けるため
、アドレス用のＭＯＳＦＥＴを別途追加するセル構造が
必要となり、メモリーセルの面積が制約され小面積化は
難しかった従来のメモリーセルを第２図に示す。第２図
から明らかな様に、アドレストランジスタ（ａ）とＥ２
ＰＲＯＭ（ｂ）の２トランジスタから構成されており、
ソース及びドレインとなる不純物層１．２に挾まれて不
純物層６を形成している。
従ってセル面積は不純物層６を必要とする事、重合せ精
度を考慮した冗長分を必要とする事から微細化設計は困
難であった。
度を考慮した冗長分を必要とする事から微細化設計は困
難であった。
さらにＥ” ＦＲＯＭ部分のゲート絶縁膜は超薄膜絶縁
膜で構成されるため、書込み時の高電圧がドレイン領域
２に印加されるとドレイン近傍のゲート絶縁膜に損傷を
与え、書込み回数の制限や絶縁破壊が生じるという欠点
があった。
膜で構成されるため、書込み時の高電圧がドレイン領域
２に印加されるとドレイン近傍のゲート絶縁膜に損傷を
与え、書込み回数の制限や絶縁破壊が生じるという欠点
があった。
近年、ＶＬＳＩの発展に伴ない、記憶素子の大容量化が
要求され、メモリーセルの微細化が余儀なくされている
。従って、Ｅ” ＦＲＯＭの低電圧駆動の要望が高まり
、各社活発に開発を行なっている。しかし、一般に低電
圧駆動はトランジスタ構造の超薄膜化を招き、Ｅ” Ｆ
ＲＯＭの書込（消去）時の電界による膜質ダメージやド
レイン降伏を起こし、素子の電気特性の不安定性や経時
変化の劣化を生じ、問題が太きかった。
要求され、メモリーセルの微細化が余儀なくされている
。従って、Ｅ” ＦＲＯＭの低電圧駆動の要望が高まり
、各社活発に開発を行なっている。しかし、一般に低電
圧駆動はトランジスタ構造の超薄膜化を招き、Ｅ” Ｆ
ＲＯＭの書込（消去）時の電界による膜質ダメージやド
レイン降伏を起こし、素子の電気特性の不安定性や経時
変化の劣化を生じ、問題が太きかった。
又、Ｅ”ＰＲＯ’Ｍは、上述の様にトンネル現象等の材
料固有の物理的現象を用いての書込（消去）を行なうた
め、回路的記憶手段を用いる場合に比較し書込速度が著
しく遅く、このため応用範囲も限定されるという欠点も
あった。
料固有の物理的現象を用いての書込（消去）を行なうた
め、回路的記憶手段を用いる場合に比較し書込速度が著
しく遅く、このため応用範囲も限定されるという欠点も
あった。
本発明はかかる欠点を除去し、メモリーセルの微細化、
耐圧向上、高速書込みを有する半導体不揮発性記憶装置
を提供するものである。
耐圧向上、高速書込みを有する半導体不揮発性記憶装置
を提供するものである。
本発明では上記困難点を解決するために次の構成をとる
。すなわち、第１の導電性のゲート電極と、該第１のゲ
ート電極から絶縁されて設けられた、第２の導電性のゲ
ート電極と前記第１のゲート電極下に設けられた２層以
上の第１の絶縁膜と、前記第２のゲート電極下に設けら
れた少なくとも１層以上で、前記第１の絶縁膜のどの層
よりも厚い第２の絶縁膜と、上記第１及び第２のゲート
電極が、前記第１及び第２の絶縁膜を介して設けられた
半導体表面領域と、該半導体表面領域に設けられ、かつ
前記第２のゲート電極と絶縁膜を介して一部重なるごと
く設けられた情報読み出し書込み領域を少なくとも有す
るセルを用いる。
。すなわち、第１の導電性のゲート電極と、該第１のゲ
ート電極から絶縁されて設けられた、第２の導電性のゲ
ート電極と前記第１のゲート電極下に設けられた２層以
上の第１の絶縁膜と、前記第２のゲート電極下に設けら
れた少なくとも１層以上で、前記第１の絶縁膜のどの層
よりも厚い第２の絶縁膜と、上記第１及び第２のゲート
電極が、前記第１及び第２の絶縁膜を介して設けられた
半導体表面領域と、該半導体表面領域に設けられ、かつ
前記第２のゲート電極と絶縁膜を介して一部重なるごと
く設けられた情報読み出し書込み領域を少なくとも有す
るセルを用いる。
次に本発明の実施例について説明する。
第１図Ｃａ’）は所定の間隔をおいてシリコン基板１１
上の半導体領域１００表面に埋設された不純物層４．５
及び該不純物層４．５間のチャンネルに接して形成され
たアドレス部のゲート絶縁膜（例えばシリコン酸化膜）
Ｃのチャンネル上の一部分をカントし露出したシリコン
基板１１上の半導体領域１０の表面上に前記Ｃよりも薄
いシリコン酸化膜りを形成し、さらにＣ及びＤの上部に
Ｃよりも薄いシリコン窒化膜Ｅ及びシリコン酸化膜Ｆを
形成し、前記シリコン酸化膜りの上方に、不純物層４，
５に重なることのない様にＥ２Ｐ ＲＯＭ部のゲート電
極Ｇを配し、前記不純物層４の上部から絶縁体を介して
ゲート電極Ｇの上方を通って不純物層５の上部に達する
様にアドレス部のゲート電極■を形成した本発明の構造
断面図の一例である。
上の半導体領域１００表面に埋設された不純物層４．５
及び該不純物層４．５間のチャンネルに接して形成され
たアドレス部のゲート絶縁膜（例えばシリコン酸化膜）
Ｃのチャンネル上の一部分をカントし露出したシリコン
基板１１上の半導体領域１０の表面上に前記Ｃよりも薄
いシリコン酸化膜りを形成し、さらにＣ及びＤの上部に
Ｃよりも薄いシリコン窒化膜Ｅ及びシリコン酸化膜Ｆを
形成し、前記シリコン酸化膜りの上方に、不純物層４，
５に重なることのない様にＥ２Ｐ ＲＯＭ部のゲート電
極Ｇを配し、前記不純物層４の上部から絶縁体を介して
ゲート電極Ｇの上方を通って不純物層５の上部に達する
様にアドレス部のゲート電極■を形成した本発明の構造
断面図の一例である。
第１図（ｂ）は所定の間隔をおいてシリコン基板表面上
の半導体領域１０の表面に埋設された不純物層６．７間
のチャンネル上に該不純物層６．７に重なることのない
様にシリコン酸化膜Ｊ、シリコン窒化膜Ｋ、シリコン酸
化膜し、ゲート電極Ｍの順に積層構造としたＥ”ＰＲＯ
Ｍ部と該Ｅ２ＦＲＯＭ部ゲート電極とシリコン酸化膜Ｎ
を介して前記不純物層６の上部からＥ”ＰＲＯＭ部ゲー
トの上方を通って不純物層７の上部に達する様に形成さ
れたゲート電極Ｏを有するアドレス部からなる本発明の
構造断面図の一例である。
の半導体領域１０の表面に埋設された不純物層６．７間
のチャンネル上に該不純物層６．７に重なることのない
様にシリコン酸化膜Ｊ、シリコン窒化膜Ｋ、シリコン酸
化膜し、ゲート電極Ｍの順に積層構造としたＥ”ＰＲＯ
Ｍ部と該Ｅ２ＦＲＯＭ部ゲート電極とシリコン酸化膜Ｎ
を介して前記不純物層６の上部からＥ”ＰＲＯＭ部ゲー
トの上方を通って不純物層７の上部に達する様に形成さ
れたゲート電極Ｏを有するアドレス部からなる本発明の
構造断面図の一例である。
第１図（Ｃ）はゲート電極Ｑ、シリコン酸化膜Ｐ、及び
該シリコン酸化膜Ｐを介してゲート電極Ｑと一部重なる
ごとくシリコン基板表面上の半導体領域１０の表面に埋
設された不純物層８．９からなるアドレス部の前記不純
物層８，９に挾まれたチャンネル上の一部分を開孔し、
シリコン基板上の半導体領域１０を露出させた後、シリ
コン酸化膜Ｒ、シリコン窒化膜Ｓ、シリコン酸化膜Ｔ、
ゲート電極Ｕの順に積層構造を形成しＥ２ＦＲＯＭ部と
した本発明の構造断面図の一例である。
該シリコン酸化膜Ｐを介してゲート電極Ｑと一部重なる
ごとくシリコン基板表面上の半導体領域１０の表面に埋
設された不純物層８．９からなるアドレス部の前記不純
物層８，９に挾まれたチャンネル上の一部分を開孔し、
シリコン基板上の半導体領域１０を露出させた後、シリ
コン酸化膜Ｒ、シリコン窒化膜Ｓ、シリコン酸化膜Ｔ、
ゲート電極Ｕの順に積層構造を形成しＥ２ＦＲＯＭ部と
した本発明の構造断面図の一例である。
以上の実施例では、トランジスタのチャンネルが形成さ
れる部分はシリコン基板上の半導体領域の表面であった
が１本構成は一般的に半導体表面領域、例えば基板上に
分離された領域、ＳＯ８基板のように異種基板上に形成
された半導体薄膜上にも本発明の構成を実施することが
できる。さらに上記実施例では、Ｅ２ＦＲＯＭ部は酸化
膜−窒化膜一酸化膜の３層の絶縁膜から構成されていた
が。
れる部分はシリコン基板上の半導体領域の表面であった
が１本構成は一般的に半導体表面領域、例えば基板上に
分離された領域、ＳＯ８基板のように異種基板上に形成
された半導体薄膜上にも本発明の構成を実施することが
できる。さらに上記実施例では、Ｅ２ＦＲＯＭ部は酸化
膜−窒化膜一酸化膜の３層の絶縁膜から構成されていた
が。
ゲート側から酸化膜−ＣＶＤ窒化膜−直接窒化した窒化
膜の構成でも、酸化膜−ＣＶＤ窒化膜−オキシナイトラ
イド膜の構成でもよいし、さらに窒化膜−酸化膜等の２
層の構成でもよい。特に第１図（Ｃ）に示す実施例では
Ｅ”ＰＲＯＭ部の絶縁膜が、アドレス部のゲート絶縁膜
より後工程で作られるので、窒化膜等のＥ”ＰＲＯＭ部
の絶縁膜が高温にさらされる機会が少なく、２層構造で
良好な記憶特性を実現するのに好都合である。さらに不
純物領域４〜９は半導体領域１０と逆導電形の不純物を
含んだ領域で半導体領域１ｏとＰｎ接合を形成してもよ
いし、金属ないしはシリサイド層のよ５に半導体領域１
０と整流接合を形成する領域としてもよい。半導体領域
１０が薄膜である場合は半導体領域とオーミック接触を
有する低抵抗領域で代えることもできる。これらの領域
は後述するように、情報の読み出し書込みに用いられる
ので、本発明では読み出し書込み領域と総称する。
膜の構成でも、酸化膜−ＣＶＤ窒化膜−オキシナイトラ
イド膜の構成でもよいし、さらに窒化膜−酸化膜等の２
層の構成でもよい。特に第１図（Ｃ）に示す実施例では
Ｅ”ＰＲＯＭ部の絶縁膜が、アドレス部のゲート絶縁膜
より後工程で作られるので、窒化膜等のＥ”ＰＲＯＭ部
の絶縁膜が高温にさらされる機会が少なく、２層構造で
良好な記憶特性を実現するのに好都合である。さらに不
純物領域４〜９は半導体領域１０と逆導電形の不純物を
含んだ領域で半導体領域１ｏとＰｎ接合を形成してもよ
いし、金属ないしはシリサイド層のよ５に半導体領域１
０と整流接合を形成する領域としてもよい。半導体領域
１０が薄膜である場合は半導体領域とオーミック接触を
有する低抵抗領域で代えることもできる。これらの領域
は後述するように、情報の読み出し書込みに用いられる
ので、本発明では読み出し書込み領域と総称する。
次に本発明による構造での書込み方法を第１図（ｂ）の
構造について説明する。
構造について説明する。
例えば第３図の様な２行２列のメモリーマトリック？構
成で（１，１）番地及び（２，２）番地に“１“を（１
，２）番地及び（２，１）番地に“０“を書込む場合を
考える。ここで“１′の状態とはＥＰＲＯＭ部のシリコ
ン窒化膜に電子がトランプされたことをいう。第３図は
本発明の構造に用いたメモリーマトリックス図を示し、
第３図で斜線のある部分がＥ”ＰＲＯＭ部で図の様に結
線される。第３図中、黒丸部分が電気的接点である。
成で（１，１）番地及び（２，２）番地に“１“を（１
，２）番地及び（２，１）番地に“０“を書込む場合を
考える。ここで“１′の状態とはＥＰＲＯＭ部のシリコ
ン窒化膜に電子がトランプされたことをいう。第３図は
本発明の構造に用いたメモリーマトリックス図を示し、
第３図で斜線のある部分がＥ”ＰＲＯＭ部で図の様に結
線される。第３図中、黒丸部分が電気的接点である。
表１のＨＷ、Ｈ，Ｌ、ＬＷのバイアスの大小関係は、ｌ
−（Ｗ ） Ｈ） Ｌ ） Ｌ Ｗである。表１の■段
階は消去モードであり、全ビットにわたって一括消去す
るものである。■段階でり、線、Ｄ２線をＬ、Ｄ、線、
Ｄ、線をＨ，Ａ２線をＬとしてＥ２ＦＲＯＭ部のゲート
端子を全ピットについてまとめたＭ線にＨを印加してＡ
１のプリチャージが行われる。
−（Ｗ ） Ｈ） Ｌ ） Ｌ Ｗである。表１の■段
階は消去モードであり、全ビットにわたって一括消去す
るものである。■段階でり、線、Ｄ２線をＬ、Ｄ、線、
Ｄ、線をＨ，Ａ２線をＬとしてＥ２ＦＲＯＭ部のゲート
端子を全ピットについてまとめたＭ線にＨを印加してＡ
１のプリチャージが行われる。
この時（１，１）番地のＥ２ＦＲＯＭ部のチャンネルに
は電子が供給されるが（１，２）番地のＥ２ＦＲＯＭ部
のチャネルがらは電子が排出される。
は電子が供給されるが（１，２）番地のＥ２ＦＲＯＭ部
のチャネルがらは電子が排出される。
（１，２）、（２，１）、（２，２）番地のアドレス部
は非導通のままである。■段階でＡ１線をＬとし、（１
，１）、（１，２）番地のアドレス部を非導通とするが
、Ｅ２ＦＲＯＭ部のゲートに印加されたＨｉｇｈレベル
の電圧Ｈにより電子は（１、ｌ）番地のＥ”ＰＲＯＭ部
のゲート絶縁膜下の半導体表面領域に保持される。Ｅ２
ＦＲＯＭ部のゲート絶縁膜下以外のチャンネルにあった
電子は、不純物領域又はＥＰＲＯＭ部下のチャンネルへ
移動する。■、■段階はＡ、のプリチャージであり（２
，２）番地のＥ”ＰＲＯＭ部のゲート絶縁膜下に電子が
保持されるが、その機構は■、■段階と同様である。こ
のようにして、■段階までに“１“を書込みたい番地に
あるＥ”ＰＲＯＭ部のゲート絶縁膜下にのみ電子が保持
され、■段階で全ピット同時にＭ線を通して書込み電圧
ＨＷを印加することにより電子がＥ２ＦＲＯＭ部のシリ
コン窒化膜にトラップされ、書込みが完了する。
は非導通のままである。■段階でＡ１線をＬとし、（１
，１）、（１，２）番地のアドレス部を非導通とするが
、Ｅ２ＦＲＯＭ部のゲートに印加されたＨｉｇｈレベル
の電圧Ｈにより電子は（１、ｌ）番地のＥ”ＰＲＯＭ部
のゲート絶縁膜下の半導体表面領域に保持される。Ｅ２
ＦＲＯＭ部のゲート絶縁膜下以外のチャンネルにあった
電子は、不純物領域又はＥＰＲＯＭ部下のチャンネルへ
移動する。■、■段階はＡ、のプリチャージであり（２
，２）番地のＥ”ＰＲＯＭ部のゲート絶縁膜下に電子が
保持されるが、その機構は■、■段階と同様である。こ
のようにして、■段階までに“１“を書込みたい番地に
あるＥ”ＰＲＯＭ部のゲート絶縁膜下にのみ電子が保持
され、■段階で全ピット同時にＭ線を通して書込み電圧
ＨＷを印加することにより電子がＥ２ＦＲＯＭ部のシリ
コン窒化膜にトラップされ、書込みが完了する。
次に読み出し方法について述べる。Ｄ、 、Ｄ。
線（あるいはり、、Ｄ、線）にＬを印加して、Ｄ、 、
Ｄ、線（あるいはり、、Ｄ４線）にある電位を与える。
Ｄ、線（あるいはり、、Ｄ４線）にある電位を与える。
Ｍ線にはメモリーウィンドウ幅の中間の電位を与える。
読み出そうとするアドレス線。
例えばＡ１線にのみＨな印加し、他のアドレス線にはＬ
を印加しておき、Ｄ、−Ｄ２、Ｄ、−Ｄ。
を印加しておき、Ｄ、−Ｄ２、Ｄ、−Ｄ。
間の電流変化、もしくは電位変化を読みとる。
以上の様に本発明によれば、従来のメモリーセルにあっ
た不純物層が不用となり、かつ重合せ精度の冗長分も軽
減されるため、大幅なセル面積の縮小が実現できる。ま
た書込み時に高電圧がドレイン領域に印加されても、Ｅ
２ＦＲＯＭ部の超薄膜ゲート絶縁膜は該Ｅ２ＦＲＯＭ部
のゲート絶縁膜に比較して十分厚いアドレス部のゲート
絶縁膜によりドレイン領域から隔離されているため、絶
縁破壊等に対する耐圧を著しく向上させることができる
。
た不純物層が不用となり、かつ重合せ精度の冗長分も軽
減されるため、大幅なセル面積の縮小が実現できる。ま
た書込み時に高電圧がドレイン領域に印加されても、Ｅ
２ＦＲＯＭ部の超薄膜ゲート絶縁膜は該Ｅ２ＦＲＯＭ部
のゲート絶縁膜に比較して十分厚いアドレス部のゲート
絶縁膜によりドレイン領域から隔離されているため、絶
縁破壊等に対する耐圧を著しく向上させることができる
。
また各段階に要する時間は■〜■が数ナノ秒から数十ナ
ノ秒、■、■が数ミリ秒から数十ミリ秒である。従って
、例えば、８キロアドレスラインのメモリーマトリック
スの場合（１アドレスラインに８ピツトのメモリーが接
続されている場合は６４にピット）■〜■段階が１０ナ
ノ秒、■、■段階が１０ミリ秒とすると。
ノ秒、■、■が数ミリ秒から数十ミリ秒である。従って
、例えば、８キロアドレスラインのメモリーマトリック
スの場合（１アドレスラインに８ピツトのメモリーが接
続されている場合は６４にピット）■〜■段階が１０ナ
ノ秒、■、■段階が１０ミリ秒とすると。
１０Ｘ１０″ｘ８ｘ１０’＋１０ｘ１０−３ｘ２キ２．
８Ｘ１０−〔秒〕となる。一方、従来の書込み方法では
１アドレスライン毎に１０ミリ秒の書込み時間を要する
が、８キロアドレスラインでは、ｌ０ＸＩＯ＋１０Ｘ１
０−３Ｘ８Ｘ１０’二８０〔秒〕かかることになり本発
明による書込み方法はメモリーが大容量化すればする程
、有効であることがわかる。
８Ｘ１０−〔秒〕となる。一方、従来の書込み方法では
１アドレスライン毎に１０ミリ秒の書込み時間を要する
が、８キロアドレスラインでは、ｌ０ＸＩＯ＋１０Ｘ１
０−３Ｘ８Ｘ１０’二８０〔秒〕かかることになり本発
明による書込み方法はメモリーが大容量化すればする程
、有効であることがわかる。
第１図（ａ ） 、ａ第１図（ｂ）、第１図（Ｃ）はそ
れぞれ本発明の実施例の構造断面図、第２図は従来のメ
モリーセルの構造断面図、第３図は本発明の構造を用い
たメモリーマトリックス回路図。 １．２．６．４．５．６．７．８．９・・・・・・ｎ型
不純物拡散層、１０・・・・・・Ｐウェル、ａ、■、Ｏ
１９・・・・・・アドレス部のゲート、ｂ、Ｇ、Ｍ、Ｕ
ｏ、。 ４．・Ｅ”ＰＲＯＭ部のゲート、Ｄ、Ｊ、Ｒ・・・・・
・極薄シリコン酸化膜、Ｆ、Ｌ、Ｔ・・・・・・シリコ
ン酸化膜、Ｈ，Ｎ、Ｐ・・・・・・絶縁体、Ａ、 、Ａ
、・・・・・・アドレス線、Ｄ、、Ｄ２、Ｄ８、Ｄ、・
・・・・・データ線、Ｍ・・・・・・書込み線。 第１ｍ （ｂ） （Ｃ） 手続ネ巾正書（自発） 昭和６０年８月９日 昭和６０年 特 許 願 第１５２１８６号２、発明の
名称 半導体不揮発性記憶装置 ３、補正をする者 事件との関係 特許出願人 住所 東京都千代田区霞がＯＱＩ丁目３１１号名称 （
１１４）工業技術院長 等τ力 達 （他１名） ４、代理人 ５、補正により増加する発明の数 なし 但し 第１図（ａ）は変更なし 第１図 （ｂ） （Ｃ）
れぞれ本発明の実施例の構造断面図、第２図は従来のメ
モリーセルの構造断面図、第３図は本発明の構造を用い
たメモリーマトリックス回路図。 １．２．６．４．５．６．７．８．９・・・・・・ｎ型
不純物拡散層、１０・・・・・・Ｐウェル、ａ、■、Ｏ
１９・・・・・・アドレス部のゲート、ｂ、Ｇ、Ｍ、Ｕ
ｏ、。 ４．・Ｅ”ＰＲＯＭ部のゲート、Ｄ、Ｊ、Ｒ・・・・・
・極薄シリコン酸化膜、Ｆ、Ｌ、Ｔ・・・・・・シリコ
ン酸化膜、Ｈ，Ｎ、Ｐ・・・・・・絶縁体、Ａ、 、Ａ
、・・・・・・アドレス線、Ｄ、、Ｄ２、Ｄ８、Ｄ、・
・・・・・データ線、Ｍ・・・・・・書込み線。 第１ｍ （ｂ） （Ｃ） 手続ネ巾正書（自発） 昭和６０年８月９日 昭和６０年 特 許 願 第１５２１８６号２、発明の
名称 半導体不揮発性記憶装置 ３、補正をする者 事件との関係 特許出願人 住所 東京都千代田区霞がＯＱＩ丁目３１１号名称 （
１１４）工業技術院長 等τ力 達 （他１名） ４、代理人 ５、補正により増加する発明の数 なし 但し 第１図（ａ）は変更なし 第１図 （ｂ） （Ｃ）
Claims (1)
- 第１の導電性のゲート電極と、該第１のゲート電極から
絶縁されて設けられた、第２の導電性のゲート電極と前
記第１のゲート電極下に設けられた２層以上の第１の絶
縁膜と、前記第２のゲート電極下に設けられた少なくと
も１層以上で、前記第１の絶縁膜のどの層よりも厚い第
２の絶縁膜と、上記第１及び第２のゲート電極が前記第
１及び第２の絶縁膜を介して設けられた半導体表面領域
と、該半導体表面領域に設けられ、かつ前記第２のゲー
ト電極と絶縁膜を介して一部重なるごとく設けられた、
情報読み出し書込み領域を少なくとも有することを特徴
とする半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15218685A JPS6214473A (ja) | 1985-07-12 | 1985-07-12 | 半導体不揮発性記憶装置およびその書込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15218685A JPS6214473A (ja) | 1985-07-12 | 1985-07-12 | 半導体不揮発性記憶装置およびその書込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6214473A true JPS6214473A (ja) | 1987-01-23 |
| JPH0582748B2 JPH0582748B2 (ja) | 1993-11-22 |
Family
ID=15534938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15218685A Granted JPS6214473A (ja) | 1985-07-12 | 1985-07-12 | 半導体不揮発性記憶装置およびその書込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995019047A1 (en) * | 1991-08-29 | 1995-07-13 | Hyundai Electronics Industries Co., Ltd. | A self-aligned dual-bit split gate (dsg) flash eeprom cell |
| US6166409A (en) * | 1996-09-13 | 2000-12-26 | Alliance Semiconductor Corporation | Flash EPROM memory cell having increased capacitive coupling |
-
1985
- 1985-07-12 JP JP15218685A patent/JPS6214473A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995019047A1 (en) * | 1991-08-29 | 1995-07-13 | Hyundai Electronics Industries Co., Ltd. | A self-aligned dual-bit split gate (dsg) flash eeprom cell |
| US6166409A (en) * | 1996-09-13 | 2000-12-26 | Alliance Semiconductor Corporation | Flash EPROM memory cell having increased capacitive coupling |
| US6429076B2 (en) | 1996-09-13 | 2002-08-06 | Alliance Semiconductor Corporation | Flash EPROM memory cell having increased capacitive coupling and method of manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582748B2 (ja) | 1993-11-22 |
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