KR19980026425A - 불휘발성 반도체 메모리 셀의 구조 및 그의 제조방법 - Google Patents

Abstract

불휘발성 반도체 메모리 셀의 개선된 구조 및 그의 제조방법을 제공하기 위해, 개시된 부유게이트를 가지는 반도체 메모리 셀은, 상기 부유게이트를 워드라인과 연결되는 게이트의 상부에 있는 층간 절연막 상부 및 상기 층간 절연막의 일측에지에서 수평 인접된 터널 산화막의 일부상부에 위치시키되 상기 층간 절연막을 통하여 상기 게이트의 양 측면에도 놓여지도록 도전물질로서 형성하는 것에 의해, 셀의 사이즈를 축소할 수 있음은 물론 제조시에 마스크의 갯수가 줄어든다.

Description

불휘발성 반도체 메모리 셀의 구조 및 그의 제조방법

본 발명은 EEPROM등과 같은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 불휘발성 반도체 메모리 셀의 구조 및 그의 제조방법에 관한 것이다.

일반적으로, 불휘발성 반도체 메모리 장치는 도 1에 도시된 바와 같이, 하나의 센싱 트랜지스터 101과 하나의 선택 트랜지스터 201로써 단위 메모리 셀을 구성하고 있다. 상기의 메모리 셀은 부유게이트(floating gate)에 전하를 축적하는 것에 의해 데이타를 저장하는데, 센싱 트랜지스터 101내의 제1전도층 3이 바로 부유게이트에 대응된다. 도 1에서, 참조부호 7은 공통 소스이고, 참조부호 6은 비트라인이고, 참조부호 10은 터널 산화막이며, 참조부호 4는 층간 절연막이고, 참조 부호 5는 제2전도층이다. 상기 센싱 트랜지스터 101내의 제2전도층 5은 콘트롤 게이트로서 사용된다. 선택 트랜지스터 201의 제2전도층 5은 워드라인과 연결된다. 여기서, 도 1과 같은 구조의 메모리 셀은 하나의 센싱 트랜지스터 101과 하나의 선택 트랜지스터 201가 서로 분리된 구조로 되어 있어 칩내에서 점유하는 면적이 타의 메모리 소자에 비해 매우 큼을 알 수 있다. 따라서, 불휘발성 반도체 메모리 셀의 특성 즉, 전원이 오프시에도 기억된 데이타를 그대로 유지하는 특성을 그대로 보유하면서 점유면적을 축소하기 위한 셀의 구조가 이미 종래의 기술로서 도 2와 같이 개시되어졌다. 즉, 도 2의 메모리 셀 구조는 센싱 트랜지스터 100과 선택 트랜지스터 200를 분리함이 없이 서로 오버랩 된 단면형상을 가지는 것이 특징이다. 도 2에서, 참조부호 7은 공통 소스이고, 참조부호 6은 비트라인이고, 참조부호 4는 층간 절연막이고, 참조 부호 3,5는 각기 제1,2전도층이다. 상기 제2전도층 5은 콘트롤 게이트로서 사용되는 동시에 워드라인과 연결되는 선택트랜지스터의 게이트와 연결된다.제1전도층 3은 부유 게이트로서 사용된다. 그러나, 도 2와 같은 불휘발성 반도체 메모리 셀은 채널 핫 인젝션을 이용하여 전하를 부유게이트내에 축적하는 방식을 취하므로, 게이트 산화막 11의 열화가 빠르게 일어나 수명이 길지 못하고 메모리 셀에 대한 신뢰도가 취약한 단점이 있다.

한편, 채널 핫 인젝션을 이용하지 아니하고, FN터널링 방식을 이용하여 전하를 셀내의 부유 게이트에 축적하는 최근의 불휘발성 반도체 메모리 셀은 통상의 트랜지스터의 제조공정에 비해 제조공정이 복잡한 문제가 있다. 즉, FN터널링 방식의 불휘발성 반도체 메모리 셀을 제작하기 위해서는 일반적인 트랜지스터의 제조시보다 3개 또는 4개정도의 마스크가 소요된다. 이에 따라 제조공정의 시간이 증가하고 비용이 증가하여 결국 제품의 코스트가 상승된다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 불휘발성 반도체 메모리 셀의 개선된 구조 및 그 제조방법을 제공함에 있다.

본 발명의 다른 목적은 불휘발성 반도체 메모리 셀의 사이즈를 축소시킬 수 있는 불휘발성 반도체 메모리 셀의 개선된 구조 및 그 제조방법을 제공함에 있다.

본 발명의 다른 목적은 불휘발성 반도체 메모리 셀의 제조를 비교적 간단히 할 수 있는 불휘발성 반도체 메모리 셀의 개선된 제조방법을 제공함에 있다.

도 1 및 도 2는 종래기술에 다른 일반적인 메모리 셀의 구조도.

도 3A 내지 도 3G는 본 발명의 일실시예에 따른 메모리 셀의 제조공정 순서도.

도 4는 도 3에 따른 메모리 셀의 레이아웃도.

도 5는 본 발명의 일실시예에 따른 메모리 셀이 온 및 오프상태일 경우에 워드라인 전압 대 비트라인 전류의 특성을 보여주는 그래프도.

상기의 목적을 달성하기 위한 본 발명은 부유게이트를 가지는 반도체 메모리 셀에 있어서, 상기 부유게이트를 워드라인과 연결되는 게이트의 상부에 있는 층간 절연막 상부 및 상기 층간 절연막의 일측에지에서 수평 인접된 터널 산화막의 일부상부에 위치시키되 상기 층간 절연막을 통하여 상기 게이트의 양 측면에도 놓여지도록 도전물질로서 형성한 것을 특징으로 한다.

또한, 상기의 목적들을 달성하기 위한 본 발명의 메모리 셀 제조방법에 따르면, 부유게이트를 워드라인과 연결되는 게이트의 상부에 있는 층간 절연막 상부와 상기 층간 절연막을 통하여 상기 게이트의 양 측면에 놓여지도록 도전물질로서 형성한 것이 특징이며, 그 제조의 순서로는 기판상에 분리 절연막을 형성하는 단계와; 상기 절연막사이에서 상기 기판의 표면상부에 게이트 산화막을 형성하는 단계와; 상기 게이트 산화막위에 워드라인을 형성하는 단계와; 상기 워드라인의 상부에 층간 절연막 및 상기 기판내의 도전영역 상부에 터널 산화막을 각기 형성하는 단계와; 상기 층간 절연막 및 상기 터널 산화막의 상부에 부유게이트를 도전물질로서 형성하는 단계와; 불순물 이온을 상기 부유게이트와 상기 분리 절연막 사이의 기판에 주입하여 드레인 및 소오스 영역을 형성하는 단계가 순차로 수행된다.

상기한 불휘발성 반도체 메모리 셀의 제조방법에 따르면, 칩내의 점유면적을 보다 축소시킬 수 있음은 물론, 종래의 제조공정에 비해 마스크의 갯수가 줄어들며, 그에 따라 제조에 걸리는 시간이 단축될 수 있다.

이하에서는 본 발명의 바람직한 실시예에 따른 메모리 셀의 구조 및 제조 방법이 첨부된 도면과 함께 설명될 것이다. 첨부된 도면들내에서 서로 동일한 구성층은 이해의 편의를 위해 동일 내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서도 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 반도체 소자의 기본적 제조공정, 제조 장비, 제조 분위기, 그리고 각 소자의 기본적인 동작들은 본 발명의 요지를 모호하지 않게 하기 위해 상세히 설명되지 않는다.

이하의 설명에서는 본 발명의 바람직한 일 실시예가 예를들어 한정되고 첨부된 도면을 위주로 예를들어 설명될 것이다.

먼저, 도 3A 내지 도 3G에는 본 발명의 일실시예에 따른 메모리 셀의 제조공정 순서도가 도시된다. 또한, 이해의 편의를 제공하기 위해 도 4에는 도 3G에 따른 메모리 셀의 레이아웃도가 나타나 있다.

도 3A를 참조하면, 기판 1상에 로코스등의 선택산화공정을 이용하여 분리 산화막 2을 형성하는 것이 도시된다. 여기서, 상기 분리 산화막 2간의 거리는 본 실시예에서는 제2도의 그것보다 줄어들므로 단축설계하는 것이 바람직하다. 도 3B는 워드라인과 연결될 게이트를 상부에 만들기 위해 산화막 20을 상기 분리 산화막 2사이에서 상기 기판 1의 표면상부에 형성하는 것을 보여준다. 도 3C는 상기 산화막 20위에 도전물질을 전면적으로 도포하고 상기 분리 산화막 2사이에서 대체로 중앙부가 남겨지게 상기 도전물질 및 상기 산화막 20을 차례로 식각하여 상기 게이트가 되는 제1전도층 3을 형성하는 것을 보여준다. 도 3D에는 상기 제1전도층 3, 상기 분리 산화막 2 및 상기 기판 1의 노출부위에 전면적으로 층간 절연막 4를 도포하고, 상기 절연막 4의 일부를 선택 식각하여 상기 기판 1의 표면일부에 터널 영역을 만든 후, 그 영역에 불순물을 주입하여 상기 기판 1내에 도전영역 11을 형성하고 그 상부에 터널 산화막 10을 형성하는 것이 나타난다. 도 3E에는 상기의 결과물 3D에 도전물질을 전면 도포하고 상기 도전물질 및 상기 층간 절연막 4를 선택식각하여 부유게이트로 사용될 제2전도층 5을 상기 층간 절연막 4 및 상기 터널 산화막 10이 남겨진 부분의 상부에 상기 도전물질로서 형성하는 것이 보여진다. 여기서, 상기 부유게이트는 상기 층간 절연막 4의 일측에지에서 수평 인접된 터널 산화막 10의 일부상부에도 연장되어 위치된다. 도 3F에는 불순물 이온을 상기 제2전도층 5과 상기 분리 산화막 2사이에 주입하여 상기 기판 1의 노출된 영역내에 각기 비트라인 영역과 공통 소오스 영역을 형성하여 도 3G의 결과물 즉, 메모리 셀을 만드는 것이 나타나 있다. 상기한 각 공정의 순서에 따라 제조된 도 3G의 결과물은 도 4에 도시된 바와 같은 평면구조를 가진다. 평면구조의 우측에는 이해의 편의를 위해 액티브 40, 게이트 폴리 41, 터널 산화막 42, F폴리 43, 및 콘택 44이 각기 다른 표시영역으로 나타나 있음을 알 수 있다.

이와 같이 제조된, 도 3G의 메모리 셀 구조는, 부유게이트를 워드라인과 연결되는 게이트의 상부에 있는 층간 절연막 상부 및 상기 층간 절연막의 일측에지에서 수평 인접된 터널 산화막의 일부상부에 위치시키되 상기 층간 절연막을 통하여 상기 게이트의 양 측면에도 놓여지게 함으로써, 칩내의 점유면적을 보다 축소시킬 수 있음은 물론, 종래의 제조공정에 비해 마스크의 갯수가 줄어들어, 그에 따라 제조에 걸리는 시간이 단축되는 이점이 있다.

도 5에는 본 발명의 일실시예에 따른 메모리 셀이 온 및 오프상태일 경우에 워드라인 전압 대 비트라인 전류의 특성을 보여주는 그래프가 나타나 있다. 그래프 참조부호 50은 메모리 셀이 온 셀 상태일 경우에 나타나는 특성이고, 51은 오프 셀 상태일 경우이다. 부유 게이트 5에 전하를 축적하는 라이트 동작모드에서, 비트라인 6에는 접지전압이 인가되고, 공통 소스 7에는 플로팅 전압이 인가된다. 이 상태에서, 워드라인 3에 고전압이 가해지면 상기 비트라인 6의 전자가 상기 터널 산화막 10을 통해 상기 부유 게이트 5에 축적된다. 그 결과로서, 선택 트랜지스터의 하단에 정공이 축적되어 문턱전압이 증가되며, 이 때 상기 메모리 셀은 그래프 50의 특성이 되어 오프셀로서 동작한다. 한편, 상기 부유 게이트에 축적된 전하를 방전시켜 데이타를 소거하는 모드에서는, 비트라인 6에는 고전압이 인가되고, 공통 소스 7에는 플로팅 전압이 인가된다. 또한, 워드라인 3에는 접지전압이 가해진다. 이 조건에서는 상기 부유 게이트 5에 축적된 전자가 상기 터널 산화막 10을 통해 상기 비트라인 6으로 빠져나온다. 그 결과로서, 상기 부유 게이트의 내부에는 정공이 남고, 상기 부유 게이트 5의 하단에는 전자가 축적되어 전기적 채널이 형성된다. 이 때 상기 메모리 셀은 그래프 51의 특성이 되어 온 셀로서 동작한다. 리드동작에서는 상기 워드 라인 3에는 전원전압이 인가되고, 공통 소스에는 접지전압이 인가되고, 비트라인 6에 비트라인 전압이 제공된다. 그리하여, 상기 메모리 셀의 온 또는 오프 동작은 상기 공통 소스와 상기 비트라인사이에 흐르는 전류량에 의해 결정된다.

상기한 바와 같은 본 발명에 따르면, 불휘발성 반도체 메모리 셀의 사이즈를 축소시킬 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (5)

1. 부유게이트를 가지는 반도체 메모리 셀을 제조하는 방법에 있어서: 상기 부유게이트를 워드라인과 연결되는 게이트의 상부에 있는 층간 절연막 상부와 상기 층간 절연막을 통하여 상기 게이트의 양 측면에 놓여지도록 도전물질로서 형성한 것을 특징으로 하는 방법.
2. 불휘발성 반도체 메모리 셀을 제조하는 방법에 있어서: 기판상에 분리 절연막을 형성하는 단계와; 상기 절연막사이에서 상기 기판의 표면상부에 게이트 산화막을 형성하는 단계와; 상기 게이트 산화막위에 워드라인을 형성하는 단계와; 상기 워드라인의 상부에 층간 절연막 및 상기 기판내의 도전영역 상부에 터널 산화막을 각기 형성하는 단계와; 상기 층간 절연막 및 상기 터널 산화막의 상부에 부유게이트를 도전물질로서 형성하는 단계와; 불순물 이온을 상기 부유게이트와 상기 분리 절연막 사이의 기판에 주입하여 드레인 및 소오스 영역을 형성하는 단계를 가짐을 특징으로 하는 방법.
3. 불휘발성 반도체 메모리 셀을 제조하는 방법에 있어서; 기판 1상에 선택산화공정을 이용하여 분리 산화막 2을 형성하는 단계와, 워드라인과 연결될 게이트를 상부에 만들기 위해 산화막 20을 상기 분리 산화막 2사이에서 상기 기판 1의 표면상부에 형성하는 단계와, 상기 산화막 20위에 도전물질을 전면적으로 도포하고 상기 분리 산화막 2사이에서 대체로 중앙부가 남겨지게 상기 도전물질 및 상기 산화막 20을 차례로 식각하여 상기 게이트가 되는 제1전도층 3을 형성하는 단계와, 상기 제1전도층 3, 상기 분리 산화막 2 및 상기 기판 1의 노출부위에 전면적으로 층간 절연막 4를 도포하고 상기 절연막 4의 일부를 선택 식각하여 상기 기판 1의 표면일부에 터널 영역을 만든 후 그 영역에 불순물을 주입하여 상기 기판 1내에 도전영역 11을 형성하고 그 상부에 터널 산화막 10을 형성하는 단계와, 상기의 결과물에 도전물질을 전면 도포하고 상기 도전물질 및 상기 층간 절연막 4를 선택식각하여 부유게이트로 사용될 제2전도층 5을 상기 층간 절연막 4 및 상기 터널 산화막 10이 남겨진 부분의 상부에 상기 도전물질로서 형성하는 단계와, 불순물 이온을 상기 제2전도층 5과 상기 분리 산화막 2사이에 주입하여 상기 기판 1의 노출된 영역내에 각기 비트라인 영역과 공통 소오스 영역을 형성하는 단계를 가짐을 특징으로 하는 방법.
4. 부유게이트를 가지는 반도체 메모리 셀에 있어서: 상기 부유게이트를 워드라인과 연결되는 게이트의 상부에 있는 층간 절연막 상부 및 상기 층간 절연막의 일측에지에서 수평 인접된 터널 산화막의 일부상부에 위치시키되 상기 층간 절연막을 통하여 상기 게이트의 양 측면에도 놓여지도록 도전물질로서 형성한 것을 특징으로 하는 메모리 셀.
5. 제4항에 있어서, 상기 부유 게이트의 층은 다층구조로 이루어짐을 특징으로 하는 메모리 셀.