JPS58222561A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58222561A JPS58222561A JP57105111A JP10511182A JPS58222561A JP S58222561 A JPS58222561 A JP S58222561A JP 57105111 A JP57105111 A JP 57105111A JP 10511182 A JP10511182 A JP 10511182A JP S58222561 A JPS58222561 A JP S58222561A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- insulating film
- erasing
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 abstract description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052785 arsenic Inorganic materials 0.000 abstract description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 7
- 239000011574 phosphorus Substances 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 238000001259 photo etching Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract 2
- 230000005684 electric field Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置に関する。
近年、ＥＰ −ＲＯＭ （Ｅｒａｓａｂｌｅ Ｐｒｏｇ
ｒａｍａｂｌｅ −ＲＯＭ）は、製造後にデータの書き
込み或は消去が可能であることから、マイクロコンピュ
ータの普及に伴ってソフト開発の手段として広く使用さ
れている。
ｒａｍａｂｌｅ −ＲＯＭ）は、製造後にデータの書き
込み或は消去が可能であることから、マイクロコンピュ
ータの普及に伴ってソフト開発の手段として広く使用さ
れている。
ＥＰ −ＲＯＭは、データの消去方法の違いにょシ、紫
外線消去型のものと電気的消去１・型のもの圧大別され
る。電気的消却型のものは、特にＥ２Ｐ −ＲＯＭ（Ｅ
ｌｅｃｔｒｉｃａｌｌｙ ＥＰ −ＲＯＭ）と称せられ
、簡単な操作でかつ短時間にデータを消去できる利点を
有している。また、紫外線消去型のものの場合には、紫
外線を通す特殊なパッケージを必要とし、製造コストが
高いが、Ｅ２Ｐ −ＲＯＭは、その必要がなく安価に製
造することができる。このような理由から近年では、電
気的消却型のものが多種類に亘って実用化されている。
外線消去型のものと電気的消去１・型のもの圧大別され
る。電気的消却型のものは、特にＥ２Ｐ −ＲＯＭ（Ｅ
ｌｅｃｔｒｉｃａｌｌｙ ＥＰ −ＲＯＭ）と称せられ
、簡単な操作でかつ短時間にデータを消去できる利点を
有している。また、紫外線消去型のものの場合には、紫
外線を通す特殊なパッケージを必要とし、製造コストが
高いが、Ｅ２Ｐ −ＲＯＭは、その必要がなく安価に製
造することができる。このような理由から近年では、電
気的消却型のものが多種類に亘って実用化されている。
第１図１（Ａ）は、このような従来のＥ２Ｐ −ＲＯＭ
のメモリーセル構成を示す説明図、同図（Ｂ）は、同図
（Ａ）のＢ−Ｂ線に沿う断面図、同図（Ｃ）は、同図（
Ａ）のＣ−Ｃ線に沿う断面図である。図中１は、所定導
電型の半導体基板２上に絶縁膜３を介して形成された浮
遊ケ゛−トである。浮遊ゲート１上には、絶縁膜３を介
して制御ゲート４が設けられている。絶縁膜３は、浮遊
ダート１及び制御ダート４ｔｌ−被包しておシ、絶縁膜
３０表面上には、多結晶シリコン等からなる消去ダート
５が、その一部を浮遊ゲート１及び制御ゲート４の上方
に位置するようにして形成されている。なお、絶縁膜３
は、その厚さが約８５０Ｘに均一にして形成されている
。第１図（Ｃ）中６はソース、７はドレインである。
のメモリーセル構成を示す説明図、同図（Ｂ）は、同図
（Ａ）のＢ−Ｂ線に沿う断面図、同図（Ｃ）は、同図（
Ａ）のＣ−Ｃ線に沿う断面図である。図中１は、所定導
電型の半導体基板２上に絶縁膜３を介して形成された浮
遊ケ゛−トである。浮遊ゲート１上には、絶縁膜３を介
して制御ゲート４が設けられている。絶縁膜３は、浮遊
ダート１及び制御ダート４ｔｌ−被包しておシ、絶縁膜
３０表面上には、多結晶シリコン等からなる消去ダート
５が、その一部を浮遊ゲート１及び制御ゲート４の上方
に位置するようにして形成されている。なお、絶縁膜３
は、その厚さが約８５０Ｘに均一にして形成されている
。第１図（Ｃ）中６はソース、７はドレインである。
而して、このように構成された半導体記憶装置（Ｅ２Ｐ
−ＲＯＭ） １０は、データを書き込む場合には制御ゲ
ート４とドレイン７に高電圧を印加することによシ、ソ
ース６からドレイン７に向けて熱電子を供給せしめ、こ
の熱電子を浮遊ゲート１に注入させることによシ行って
いる。また、誉き込まれたデータを消却する場合には、
ソース６と制御ｆ−）４’に共に接地電位に設定し、消
去ゲート５に高電圧を印加することによって浮遊ゲート
１に蓄積されている電子を外部に放出させることによシ
行っている。つまシ、このような半導体記憶装置１０は
、データ消却時に浮遊ゲート１から速やかに電子を電界
よシ放出（を界放出）させるために、絶縁膜３の膜厚を
８５０Ｘと比較的薄い値に設定している。その結果、次
のような欠点を有している。
−ＲＯＭ） １０は、データを書き込む場合には制御ゲ
ート４とドレイン７に高電圧を印加することによシ、ソ
ース６からドレイン７に向けて熱電子を供給せしめ、こ
の熱電子を浮遊ゲート１に注入させることによシ行って
いる。また、誉き込まれたデータを消却する場合には、
ソース６と制御ｆ−）４’に共に接地電位に設定し、消
去ゲート５に高電圧を印加することによって浮遊ゲート
１に蓄積されている電子を外部に放出させることによシ
行っている。つまシ、このような半導体記憶装置１０は
、データ消却時に浮遊ゲート１から速やかに電子を電界
よシ放出（を界放出）させるために、絶縁膜３の膜厚を
８５０Ｘと比較的薄い値に設定している。その結果、次
のような欠点を有している。
■ データの書き込みの際に、制御ダート４に高電圧が
印加されるため、絶縁膜３の電界が極めて太きくなシ絶
縁破壊が起き易い。
印加されるため、絶縁膜３の電界が極めて太きくなシ絶
縁破壊が起き易い。
■ 制御ダート４と消去ゲート５との間の容量が太きく
なるため、メモリーセルを例えばマトリックス状に配置
すると、各制御ゲート４を接続するビット線の浮遊容量
が太きくなυ、アクセス時間が遅くなる。
なるため、メモリーセルを例えばマトリックス状に配置
すると、各制御ゲート４を接続するビット線の浮遊容量
が太きくなυ、アクセス時間が遅くなる。
■ 消去ゲート５と浮遊ケ°−ト１との対向面積が小さ
く、消却効率が小さい。
く、消却効率が小さい。
〔発明の目的」
本発明は、高電圧印加時における絶縁破壊を防止するこ
とができ、しかもアクセス時間を十分に速くできると共
に、消去効率の向上を図った半導体記憶装置を提供する
ことをその目的とするものである。
とができ、しかもアクセス時間を十分に速くできると共
に、消去効率の向上を図った半導体記憶装置を提供する
ことをその目的とするものである。
本発明は、浮遊ダートと制御ダート間に消去ダートを設
けることによシ、高電圧印加時における絶縁破壊を防止
し、しかも、アクセス時間を早くできると共に高消去効
率を得るようにした半導体記憶装置である。
けることによシ、高電圧印加時における絶縁破壊を防止
し、しかも、アクセス時間を早くできると共に高消去効
率を得るようにした半導体記憶装置である。
本発明の一実施例について第２図（Ａ）乃至同図（Ｃ）
を１照して説明する。この実施例の半導体記憶装置の構
成をその製造工程順次従って説明する。先ず、Ｐ型シリ
コンからなる半導体基板２１０表面に絶縁膜を厚さ約１
μｍ成長させて光蝕刻法によシフイールド絶縁膜２２を
選択的に形成する。次いで、このフィールド絶縁膜２２
の形成領域以外の半導体基板２１の表面領域を露出させ
、後述する消去ダート２７の下方に対応する領域に１
リンまたはヒ素を拡散して後の配線を形成するために、
Ｎ型不純物領域２３を形成しておく。次いで、熱酸化法
によって露出された領域に８００〜１００ＯＸの厚さの
第１ケ゛−ト絶縁膜２４を形成する。次いで、半導体基
板２１の表面全面に厚さ５０００Ｘの多結晶シリ−コン
膜をＣ，Ｖ、Ｄ、 （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法によシ成長させ、これにリン
或はヒ素を拡散した彼、光蝕刻法により第一層目の導電
体層である浮遊ゲート２５’ｃ得る。次に、熱酸化法に
よシ消去ケ°−ト２７の直下に位置することＫなる絶縁
膜２６を５００〜８００Ｘ形成した後、この上に５００
０Ｘの多結晶シリコン膜を形成し、これにリン或はヒ素
を拡散し、光蝕刻法によシ第二層目の導電体層である消
去ゲート２７を得る。この後、消去ゲート２７上に熱酸
化法によシ第２ダート絶縁膜２８を１３００〜１５００
大の厚さで形成し、更にその上に厚さ５０００Ｘの多結
晶シリコン膜をＣ，Ｖ、 Ｄ、法によシ成長させ、これ
にリン或はヒ素を拡散させ、光蝕刻処理を施して第三層
目の導電体層である制御ゲート２９を得る。次いで、半
導体基板２１の所定領域にリン或はヒ素の選択拡散を施
して、ソース３０及びドレイン３１を形成する。次に、
Ｃ，Ｖ、Ｄ。
を１照して説明する。この実施例の半導体記憶装置の構
成をその製造工程順次従って説明する。先ず、Ｐ型シリ
コンからなる半導体基板２１０表面に絶縁膜を厚さ約１
μｍ成長させて光蝕刻法によシフイールド絶縁膜２２を
選択的に形成する。次いで、このフィールド絶縁膜２２
の形成領域以外の半導体基板２１の表面領域を露出させ
、後述する消去ダート２７の下方に対応する領域に１
リンまたはヒ素を拡散して後の配線を形成するために、
Ｎ型不純物領域２３を形成しておく。次いで、熱酸化法
によって露出された領域に８００〜１００ＯＸの厚さの
第１ケ゛−ト絶縁膜２４を形成する。次いで、半導体基
板２１の表面全面に厚さ５０００Ｘの多結晶シリ−コン
膜をＣ，Ｖ、Ｄ、 （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法によシ成長させ、これにリン
或はヒ素を拡散した彼、光蝕刻法により第一層目の導電
体層である浮遊ゲート２５’ｃ得る。次に、熱酸化法に
よシ消去ケ°−ト２７の直下に位置することＫなる絶縁
膜２６を５００〜８００Ｘ形成した後、この上に５００
０Ｘの多結晶シリコン膜を形成し、これにリン或はヒ素
を拡散し、光蝕刻法によシ第二層目の導電体層である消
去ゲート２７を得る。この後、消去ゲート２７上に熱酸
化法によシ第２ダート絶縁膜２８を１３００〜１５００
大の厚さで形成し、更にその上に厚さ５０００Ｘの多結
晶シリコン膜をＣ，Ｖ、 Ｄ、法によシ成長させ、これ
にリン或はヒ素を拡散させ、光蝕刻処理を施して第三層
目の導電体層である制御ゲート２９を得る。次いで、半
導体基板２１の所定領域にリン或はヒ素の選択拡散を施
して、ソース３０及びドレイン３１を形成する。次に、
Ｃ，Ｖ、Ｄ。
法によシ制御ｒ″−ト２９を設けた半導体基板２２０表
面を覆う絶縁膜３２を形成した後、この絶縁膜３２上に
所定パターン配線３３を形成すると共に、コンタクトホ
ール３４を介してこれをドレイン３１に接続することに
より半導体記憶装置Ｑを得る。
面を覆う絶縁膜３２を形成した後、この絶縁膜３２上に
所定パターン配線３３を形成すると共に、コンタクトホ
ール３４を介してこれをドレイン３１に接続することに
より半導体記憶装置Ｑを得る。
このように構成された半導体記憶装置Ｑによれば、情報
の書き込みは、ドレイン３１に一接続された配線３３と
制御ダート２９間に高電圧を印加して浮遊ゲート２５に
電荷を注入することによシ行う。この浮遊ダート２５は
、絶縁膜２２．２４，２６．２８に囲まれているので、
通常の使用状態では注入電子が外部に逃げることができ
ず、データネ揮発性の記憶装置として使用することがで
きる。
の書き込みは、ドレイン３１に一接続された配線３３と
制御ダート２９間に高電圧を印加して浮遊ゲート２５に
電荷を注入することによシ行う。この浮遊ダート２５は
、絶縁膜２２．２４，２６．２８に囲まれているので、
通常の使用状態では注入電子が外部に逃げることができ
ず、データネ揮発性の記憶装置として使用することがで
きる。
また、書き込まれた情報を消去する場合は、ドレイン３
１に接続された配線３３と制御ゲート２９に高電圧を印
加することによシ、浮遊ケ９−ト２６と消去ゲート２７
との間に電界放電を起こさせ、浮遊ｆ−ト２６に蓄積さ
れていた電子を外部に放出させることによシ行う。
１に接続された配線３３と制御ゲート２９に高電圧を印
加することによシ、浮遊ケ９−ト２６と消去ゲート２７
との間に電界放電を起こさせ、浮遊ｆ−ト２６に蓄積さ
れていた電子を外部に放出させることによシ行う。
而して、この半導体記憶装置Ｌ！は、浮遊ゲート２５と
消去ダート２７間の絶縁膜２６の厚さは５０（１〜８０
０Ｘ、！：薄く、しかも他の絶縁膜２２： ２４．２８
の厚さとは別に独立して厚さの制御をすることができ、
消去ケ゛−ト２７と浮遊ケ゛−ト２５０対向面積が大き
いので、情報の消去が省き込みと同程度の印加電圧で行
うことができ、かつ短時間で消去を行うことができる。
消去ダート２７間の絶縁膜２６の厚さは５０（１〜８０
０Ｘ、！：薄く、しかも他の絶縁膜２２： ２４．２８
の厚さとは別に独立して厚さの制御をすることができ、
消去ケ゛−ト２７と浮遊ケ゛−ト２５０対向面積が大き
いので、情報の消去が省き込みと同程度の印加電圧で行
うことができ、かつ短時間で消去を行うことができる。
また、消去ゲート２７と制御ダート２９間の第２ｔ″′
−ト絶縁膜２８の厚さが１３００〜１５００Ｘと大きい
ため、制御ゲート２９と消去ダート２７間の容量は小さ
くなり、メモリーセルのアクセス時間は早くなる。
−ト絶縁膜２８の厚さが１３００〜１５００Ｘと大きい
ため、制御ゲート２９と消去ダート２７間の容量は小さ
くなり、メモリーセルのアクセス時間は早くなる。
筐だ、第２ｒ−ト絶縁膜２８の膜厚が従来の装置の場合
に比べて大きいので、絶縁耐圧を向上させることができ
、高電圧印加時における破壊を阻止することができる〇 〔発明の効果〕 本発明に一係る半導体記憶装置によれば、高電圧印加時
におりる絶縁破壊を防止することができ、しかもアクセ
ス時間を十分に速くできると共に、消去効率を向上させ
ることができる等顕著な効果を奏するものである。
に比べて大きいので、絶縁耐圧を向上させることができ
、高電圧印加時における破壊を阻止することができる〇 〔発明の効果〕 本発明に一係る半導体記憶装置によれば、高電圧印加時
におりる絶縁破壊を防止することができ、しかもアクセ
ス時間を十分に速くできると共に、消去効率を向上させ
ることができる等顕著な効果を奏するものである。
第１図（〜は、従来の半導体記憶装置の要部の平面図、
同図（Ｂ）は、同図（Ａ）のＢ−Ｂ線に沿う断面図、同
図（Ｃ）は、同図（Ａ）のＣ−Ｃ線に沿う断面図、第２
図（Ａ）は、本発明の一実施例の平面図、同図（Ｂ）は
・同図体）のＢ−Ｂ線に沿う断面図、同図（Ｃ）は、同
図（〜のＣ−Ｃ線に沿う断面図である。 ２１・・・半導体基板、２２・・・フィールド絶縁膜、
２３・・・不純物領域、２４・・・第１ダート絶縁膜、
２５・・・浮遊ダート、２６・・・絶縁膜、２７・・・
消去ゲート、２８・・・第２ダート絶縁膜、２９・・・
制御ｐ−ト、３ｏ・・・ソース、３）・・・ドレイン、
３２・・・絶縁膜、３３・・・配線、４ｏ・・・半導体
記憶装置。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ａ） ０ （Ｂ） 第２図 （Ｂ） 岨 第２図
同図（Ｂ）は、同図（Ａ）のＢ−Ｂ線に沿う断面図、同
図（Ｃ）は、同図（Ａ）のＣ−Ｃ線に沿う断面図、第２
図（Ａ）は、本発明の一実施例の平面図、同図（Ｂ）は
・同図体）のＢ−Ｂ線に沿う断面図、同図（Ｃ）は、同
図（〜のＣ−Ｃ線に沿う断面図である。 ２１・・・半導体基板、２２・・・フィールド絶縁膜、
２３・・・不純物領域、２４・・・第１ダート絶縁膜、
２５・・・浮遊ダート、２６・・・絶縁膜、２７・・・
消去ゲート、２８・・・第２ダート絶縁膜、２９・・・
制御ｐ−ト、３ｏ・・・ソース、３）・・・ドレイン、
３２・・・絶縁膜、３３・・・配線、４ｏ・・・半導体
記憶装置。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ａ） ０ （Ｂ） 第２図 （Ｂ） 岨 第２図
Claims (1)
- 一導電型の半導体基板と、該半導体基板上に絶縁膜を介
して設けられた浮遊ダートと、該浮遊ダート上に絶縁膜
を介して設けられた制御ダートとを具備する半導体記憶
装置において、浮遊ダートと制御ダート間の絶縁膜中に
、少なくとも一部分が該浮遊ダートに対向するようにし
て消去ダートを設けたことを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105111A JPS58222561A (ja) | 1982-06-18 | 1982-06-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105111A JPS58222561A (ja) | 1982-06-18 | 1982-06-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222561A true JPS58222561A (ja) | 1983-12-24 |
Family
ID=14398726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57105111A Pending JPS58222561A (ja) | 1982-06-18 | 1982-06-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222561A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766476A (en) * | 1984-06-19 | 1988-08-23 | Siemens Aktiengesellschaft | C-MOS technology base cell |
| WO1995019047A1 (en) * | 1991-08-29 | 1995-07-13 | Hyundai Electronics Industries Co., Ltd. | A self-aligned dual-bit split gate (dsg) flash eeprom cell |
| US6091633A (en) * | 1999-08-09 | 2000-07-18 | Sandisk Corporation | Memory array architecture utilizing global bit lines shared by multiple cells |
| US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
| US6151248A (en) * | 1999-06-30 | 2000-11-21 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
| US6512263B1 (en) | 2000-09-22 | 2003-01-28 | Sandisk Corporation | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming |
-
1982
- 1982-06-18 JP JP57105111A patent/JPS58222561A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766476A (en) * | 1984-06-19 | 1988-08-23 | Siemens Aktiengesellschaft | C-MOS technology base cell |
| WO1995019047A1 (en) * | 1991-08-29 | 1995-07-13 | Hyundai Electronics Industries Co., Ltd. | A self-aligned dual-bit split gate (dsg) flash eeprom cell |
| US6344993B1 (en) | 1999-06-30 | 2002-02-05 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
| US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
| US6151248A (en) * | 1999-06-30 | 2000-11-21 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
| US6266278B1 (en) | 1999-06-30 | 2001-07-24 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared adjacent cells |
| US6420231B1 (en) | 1999-06-30 | 2002-07-16 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
| US6091633A (en) * | 1999-08-09 | 2000-07-18 | Sandisk Corporation | Memory array architecture utilizing global bit lines shared by multiple cells |
| US6512263B1 (en) | 2000-09-22 | 2003-01-28 | Sandisk Corporation | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming |
| US6723604B2 (en) | 2000-09-22 | 2004-04-20 | Sandisk Corporation | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming |
| US6953964B2 (en) | 2000-09-22 | 2005-10-11 | Sandisk Corporation | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming |
| US7288455B2 (en) | 2000-09-22 | 2007-10-30 | Sandisk Corporation | Method of forming non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors |
| US7541237B2 (en) | 2000-09-22 | 2009-06-02 | Sandisk Corporation | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5401016B2 (ja) | Ｎｏｒフラッシュメモリ及び製造方法 | |
| JPH0368542B2 (ja) | ||
| US6287915B1 (en) | Semiconductor device and manufacturing method therefor | |
| JP2910673B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2855509B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| KR100754541B1 (ko) | 메모리 셀, 메모리, 메모리 셀 제조 방법, 메모리 제조방법, 메모리 셀의 프로그래밍 또는 디프로그래밍 방법 및메모리 셀 판독 방법 | |
| JP2658907B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6144064A (en) | Split-gate EEPROM device having floating gate with double polysilicon layer | |
| JPS58222561A (ja) | 半導体記憶装置 | |
| US4535530A (en) | Process for manufacturing a semiconductor memory device | |
| JPH01278781A (ja) | 不揮発性半導体記憶装置 | |
| JP2964636B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2926545B2 (ja) | フラッシュメモリ素子の製造方法 | |
| JP3464955B2 (ja) | 半導体記憶装置及び記憶方法 | |
| JPH1065028A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US5888871A (en) | Methods of forming EEPROM memory cells having uniformly thick tunnelling oxide layers | |
| JP3069607B2 (ja) | 半導体不揮発性メモリの動作方法 | |
| JPH06125094A (ja) | 不揮発性記憶素子およびこの素子の製造方法ならびにこの素子を利用した不揮発性記憶装置およびその駆動方法 | |
| JP2598523B2 (ja) | 不揮発性の半導体記憶装置及びその製造方法 | |
| JPH0851164A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2875109B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| CN101483177A (zh) | 半导体存储器件结及其形成方法 | |
| JP2000216271A (ja) | 不揮発性半導体記憶装置 | |
| JPS58166773A (ja) | 浮動ゲ−ト・メモリ装置 | |
| JPH0685280A (ja) | 不揮発性半導体装置の製造方法 |