CN101483177A - 半导体存储器件结及其形成方法 - Google Patents

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Abstract

本发明涉及一种半导体存储器件结及其形成方法。该半导体存储器件结可包括其上形成有栅极线的半导体衬底以及结，所述结包括通过将不同摩尔质量的杂质注入栅极线之间的半导体衬底中形成的第一和第二结元件。该半导体存储器件结的形成方法可包括：提供具有栅极线的半导体衬底；沿着包括栅极线的半导体衬底的表面形成辅助层；将杂质注入栅极线之间的半导体衬底内，以形成第一结元件；以及将杂质注入所述半导体衬底内，以形成第二结元件，其中用以形成第一结元件和第二结元件而注入的杂质的摩尔质量互不相同。

Description

半导体存储器件结及其形成方法
相关申请的交叉引用
本申请要求在2008年1月10日提交的韩国专利申请No.10-2008-003152的优先权，其全部内容通过引用并入本文。
技术领域
本发明一般涉及半导体存储器件的结及其形成方法，其可改善编程干扰特性(program disturbance property)。
背景技术
半导体存储器件包括储存数据的多个存储单元以及转移驱动电压的多个晶体管。快闪存储器件例如包括串联连接的多个存储单元而形成单元串(string)。在每个单元串的两端形成选择晶体管。形成在不同单元串中的存储单元通过字线电连接，选择晶体管通过选择线电连接。
图1是说明形成半导体存储器件的结的传统方法的截面图。参照图1，在半导体衬底10上形成选择线SL以及多个字线WL0与WL1(为了方便说明起见，仅表示两个)。具体地，各选择线SL以及字线WL0和WL1可具有包括隧道绝缘层12、用于浮置栅极的第一导电层14、介电层16、用于控制栅极的第二导电层18以及栅极掩模图案20的堆叠结构。在选择线SL与字线WL0和WL1之间以及在字线WL0与WL1之间形成结10a。结10a彼此电连接。通常，通过将N型杂质(例如，磷(P))注入半导体衬底中来形成结10a。
特别是，在快闪存储器件的编程操作时，除了所选择的单元串(包括欲编程的单元)以外，单元串阱(well of strings)升压(boost)，以防止电子注入到与所选择的字线连接的存储单元。但是，当由于半导体存储器件的集成度增加而使在选择线SL与字线WL0和WL1之间的距离变窄时，热载流子的引入会增加。换言之，电子会引入到不应被编程的存储单元内。这样会加宽或改变阈值电压分布的宽度，并且增加编程干扰特性。
发明内容
本文公开了一种半导体存储器件结及其形成方法，可减少编程干扰特性。
根据一个实施方案，半导体存储器件结可包括：半导体衬底，其上形成有栅极线；以及结，所述结包括在栅极线之间的半导体衬底中形成的第一和第二结元件(junction element)。第一结元件包含摩尔质量(mass)与第二结元件杂质摩尔质量不同的杂质。例如，第二结元件杂质的摩尔质量大于第一结元件杂质。
第一和第二结元件可具有不同的宽度。例如，第二结元件的宽度可以比第一结元件的宽度更窄。第一结元件可以比第二结元件更深。
第一结元件的杂质可包括例如磷(P)，第二结元件的杂质可包括例如砷(As)。
所公开的半导体存储器件结的形成方法的一个实施方案包括：提供其上形成有栅极线的半导体衬底；沿着包括栅极线的半导体衬底的表面形成辅助层；在栅极线之间的半导体衬底中注入杂质，以形成第一结元件；以及在栅极线之间的半导体衬底中注入杂质，以形成第二结元件。注入以形成第二结元件的杂质的摩尔质量可以不同于注入以形成第一结元件的杂质。例如，注入以形成第二结元件的杂质的摩尔质量可以大于注入以形成第一结元件的杂质。例如，可注入磷(P)来形成第一结元件，可注入摩尔质量比磷(P)更大的砷(As)来形成第二结元件。
例如可通过对杂质施加大约15至30KeV的能量来形成第一结元件。例如可通过为杂质施加大约10至25KeV的能量来形成第二结元件。例如可由SiO2来形成辅助层。
在另一实施方案中，在注入杂质以形成第一结元件的步骤之前，可以实施形成辅助层的步骤。
在另一实施方案中，在形成辅助层的步骤之前，可以实施注入杂质以形成第一结元件的步骤。
在另一实施方案中，第一和第二结元件可以具有不同的宽度。例如，第二结元件的宽度可以比第一结元件的宽度更窄。
在另一实施方案中，第一结元件可以比第二结元件更深。
在另一实施方案中，该方法还可以包括对半导体衬底进行退火以活化注入的杂质，使其在半导体衬底内扩散。
附图说明
为了更完整理解本发明内容，应参照以下详细描述和附图。
图1是形成半导体存储器件结的传统方法的截面图。
图2A至图2C是根据本发明的一个实施方案形成半导体存储器件结的方法的截面图。
图3A至图3D是根据本发明的另一实施方案形成半导体存储器件结的方法的截面图。
在附图中说明特定实施方案(以下将进行说明)，应该理解，这些实施方案是示例性的，并且本发明不限于在此所示的特定实施方案，所公开的器件及方法可具有各种形式的实施方案。
具体实施方式
参照图2A，快闪存储器件包括多个用以储存数据的存储单元以及用以转移驱动电压的选择晶体管。存储单元可通过字线WL0以及WL1而彼此电连接，选择晶体管可通过选择线SL彼此电连接。
在半导体衬底200上方形成隧道绝缘层202、用于浮置栅极的第一导电层204、介电层206、用于控制栅极的第二导电层208以及栅极掩模图案210。沿着栅极掩模图案210使第二导电层208、介电层206、第一导电层204以及隧道绝缘层202图案化，从而形成字线WL0和WL1以及选择线SL。例如，一个单元串可包括16或32条字线，和可包括源极选择线以及漏极选择线。其中，在该附图中表示了源极选择线SL、第0条字线WL0以及第一字线WL1。此外，在进行图案化时，图案化区域的一部份隧道绝缘层202可以保留，以用作后续的缓冲层。
参照第2B图，沿着选择线SL、字线(包括字线WL0以及WL1)以及暴露的半导体衬底200的表面来形成辅助层212。在形成后续结的过程中，可使用辅助层212在结元件之间产生宽度差异。辅助层212优选由氧化物形成，但也可以由例如SiO2形成。在此实施方案中，通过实施例如具有良好阶梯覆盖特性的化学气相沉积(CVD)，可形成厚度为大约50至100埃的辅助层212。此外，在用以形成后续结的离子注入工艺期间，辅助层212也可用作缓冲层。
参照第2C图，通过实施离子注入工艺，在半导体衬底200中形成结JC。可以在其上形成有辅助层212的半导体衬底200上形成结JC。或者，可以在形成辅助层212之前在半导体衬底200上形成结JC。在其中限定有单元区域(cell region)以及周边区域(peri region)的半导体衬底200中，优选利用具有露出的单元区域的掩模图案来实施离子注入工艺。例如，可以在包括选择线SL以及字线(包括字线WL0以及WL1)的半导体衬底200上形成具有露出的单元区域的光刻胶图案(未示出)。通过使用沿着光刻胶图案(未图示)实施的第一离子注入工艺与第二离子注入工艺，将杂质注入到半导体衬底200内，可以形成包括具有例如不同宽度的第一结元件J1以及第二结元件J2的结JC。优选的是，在第一和第二离子注入工艺期间注入具有不同摩尔质量的杂质，优选使用不同的能量来实施第一和第二离子注入工艺，以将杂质注入于衬底内。
可以例如使用磷(P)作为N型杂质并且通过为杂质施加例如大约15至30KeV的能量，从而实施第一离子注入工艺。可以例如使用砷(As)作为N型杂质并且通过对杂质施加例如大约10至25KeV的能量(低于第一离子注入工艺的能量)，从而实施第二离子注入工艺。在实施第一和第二离子注入工艺以后，可移除光刻胶图案(未示出)。
然后，可实施用以活化注入杂质的退火工艺。如果实施退火工艺，则注入的杂质在半导体衬底200内扩散。例如，第一结元件J1的杂质(例如磷(P))可以比第二结元件J2的杂质(例如砷(As))扩散更快。具体地，磷(P)具有31g/mol的摩尔质量，而砷(As)具有75g/mol的摩尔质量。如果实施退火处理，摩尔质量小于砷(As)的磷(P)的扩散宽度会更宽。因此，第一结元件J1的宽度变得比第二结元件J2的宽度更宽，且第一结元件J1的深度变得比第二结元件J2的深度更深。此外，通过形成在选择线SL、字线WL0和WL1侧壁上的辅助层212而使第二结元件J2变得狭窄。因此，即使在实施退火工艺以后，第二结元件J2的扩散宽度也较窄。
因此，虽然在后续的编程操作(program operation)中产生热载流子(hotcarrier)，但在第二结元件J2内的热载流子的迁移速度变慢，因而减少编程干扰现象。例如，在快闪存储器件的编程操作时，可对选择的字线施加编程电压(例如，24.3V)，并且可以对剩下的字线施加通过电压(passvoltage)(例如，9.5V)。此外，可对选择的单元串的位线施加接地电压(例如，0V)，并且可以对剩下的位线施加电源电压(例如，Vcc)。在此实施方案中，在未选择的单元串的半导体衬底200中产生升压现象。在此情况下，第一和第二结元件J1和J2的不同宽度以及不同的杂质摩尔质量可阻止热载流子的迁移。因此，可减少快闪存储器件的阈值电压变化，并且改善器件的可靠性。
参照图3A，提供半导体衬底300，其中选择线SL以及字线WL0和WL1形成在单元区域上。具体地，选择线SL以及字线WL0和WL1可形成为具有包括隧道绝缘层302、用于浮动栅极的第一导电层304、介电层306、用于控制栅极的第二导电层308以及栅极掩模图案310的堆叠结构。在此实施方案中，移除选择线SL的一部分介电层306，以电连接第一导电层304和第二导电层308。
参照图3B，通过使用第一离子注入工艺，将杂质注入半导体衬底300中，形成第一结元件J1。可形成覆盖周边区域但露出单元区域的光刻胶图案(未图示)。然后，可实施第一离子注入工艺。在使用N型杂质的情况下，可以使用例如磷(P)作为杂质来实施第一离子注入工艺。在此，优选通过对杂质施加大约15至30KeV的能量来实施第一离子注入工艺。在形成第一结元件J1以后，可移除光刻胶图案(未图示)，可以实施用以活化注入的杂质(例如，P)的退火工艺。
参照图3C，可沿着选择线SL、字线WL0和WL1以及其中形成第一结元件J1的半导体衬底300的表面来形成辅助层312。辅助层312可由例如氧化物形成，也可由例如SiO2所形成。
在半导体衬底300上形成的栅极线(例如，SL、WL0以及WL1)的侧壁上形成辅助层312，因此，辅助层312可通过实施例如具有良好阶梯覆盖特性的CVD法而形成。辅助层212可形成为大约50至100埃的厚度。
参照图3D，利用在辅助层312以及形成有第一结元件J1的半导体衬底300上的第二离子注入工艺，将杂质注入半导体衬底300内，从而形成第二结元件J2。在此实施方案中，在形成其中露出单元区域的光刻胶图案(未图示)以后，优选的是，通过优选注入摩尔质量与第一离子注入工艺中注入杂质的摩尔质量不同的杂质并且使用与第一离子注入工艺不同的能量，来实施第二离子注入工艺。例如，可使用砷(As)作为杂质并且对杂质施加例如大约10至25KeV的能量来实施第二离子注入工艺。
之后，移除光刻胶图案(未示出)，并且实施使注入第二结元件J2内的杂质活化的退火工艺。在此实施方案中，根据辅助层312的厚度，第二结元件J2的宽度比第一结元件J1的宽度更窄。此外，注入以形成第二结元件J2的砷(As)的摩尔质量为75g/mol，其大于注入以形成第一结元件J1的磷(P)的31g/mol。因此，即使实施退火工艺，第二结元件J2的扩散宽度也小于第一结元件J1的扩散宽度，所以其扩散宽度比第一结元件J1的更窄。结JC具有双结构。因此，即使当后续操作快闪存储器件时在结JC中产生热载流子，也可阻止该热载流子在第二结元件J2内的迁移。即使该热载流子在第一结元件J1内迁移，但该热载流子的迁移距离被第二结元件J2延长。因此，可以防止运行不必要的编程操作。因而可以改善快闪存储器件的可靠性。
如上所述，使用具有不同摩尔质量的杂质，在单元区域的选择线与字线之间的半导体衬底200中形成包括第一和第二结元件J1和J2的双结JC。因此，可阻止漏电流的发生，当出现热载流子时可阻止热载流子的迁移，因此能减少编程干扰特性。因此，可改善半导体存储器件的可靠性。
出于说明目的，已描述本发明的特定实施方案。本领域技术人员将会了解到，在不背离所述权利要求中所述本发明的精神与范围的情况下，可进行各种修改、增加或减少。因此，本发明的范围并非局限于上述实施方案，且应该解释为仅由所附权利要求及其同等物所限定。

Claims (20)

1.一种制品，包括：
其上形成有栅极线的半导体衬底；和
结，所述结包括在所述栅极线之间的所述半导体衬底中形成的第一和第二结元件，其中所述第一结元件包含杂质的摩尔质量与所述第二结元件包含杂质的摩尔质量不同。
2.根据权利要求1所述的制品，其中，所述第二结元件的杂质的摩尔质量大于所述第一结元件的杂质的摩尔质量。
3.根据权利要求2所述的制品，其中，所述第二结元件的宽度比所述第一结元件的宽度更窄。
4.根据权利要求2所述的制品，其中，所述第一结元件比所述第二结元件更深。
5.根据权利要求2所述的制品，其中，所述第一结元件的杂质包括磷(P)。
6.根据权利要求2所述的制品，其中，所述第二结元件的杂质包括砷(As)。
7.根据权利要求1所述的制品，其中，所述第一和第二结元件具有不同的宽度。
8.一种形成半导体存储器件结的方法，所述方法包括：
提供其上形成有栅极线的半导体衬底；
沿着包括所述栅极线的所述半导体衬底的表面形成辅助层；
将杂质注入所述栅极线之间的所述半导体衬底内，以形成第一结元件；和
将杂质注入所述栅极线之间的所述半导体衬底内，以形成第二结元件，其中注入以形成所述第二结元件的所述杂质的摩尔质量不同于注入以形成所述第一结元件的所述杂质的摩尔质量。
9.根据权利要求8所述的方法，其中，形成所述第二结元件的所述杂质的摩尔质量大于形成所述第一结元件的所述杂质的摩尔质量。
10.根据权利要求9所述的方法，其中，形成所述第一结元件的所述杂质包括磷(P)，形成所述第二结元件的杂质包括砷(As)。
11.根据权利要求10所述的方法，其中，注入杂质以形成所述第一结元件的步骤包括对所述杂质施加大约15至30KeV的能量。
12.根据权利要求10所述的方法，其中，注入杂质以形成所述第二结元件的步骤包括对所述杂质施加大约10至25KeV的能量。
13.根据权利要求8所述的方法，其中，所述辅助层包含SiO2。
14.根据权利要求8所述的方法，其中，在形成所述辅助层的步骤之前，实施注入杂质以形成所述第一结元件的步骤。
15.根据权利要求8所述的方法，其中，在注入杂质以形成所述第一和第二结元件的步骤之前，实施形成所述辅助层的步骤。
16.根据权利要求8所述的方法，其中，所述第一结元件具有与所述第二结元件不同的宽度。
17.根据权利要求16所述的方法，其中，所述第二结元件的宽度比所述第一结元件的宽度更窄。
18.根据权利要求8所述的方法，其中，所述第一结元件比所述第二结元件更深。
19.根据权利要求8所述的方法，还包括对包含所述结的半导体衬底进行退火以活化所述注入的杂质，使其在所述半导体衬底内扩散。
20.根据权利要求19所述的方法，其中，形成所述第一结元件的杂质的摩尔质量比形成所述第二结元件的杂质的摩尔质量更小，形成所述第一结元件的杂质的扩散宽度比形成所述第二结元件的杂质的扩散宽度更大。
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