KR20040081462A

KR20040081462A - 일시적 동요를 이용한 트랜지스터들 및 소형 디바이스들을위한 잡음 감소 기술

Info

Publication number: KR20040081462A
Application number: KR10-2004-7011169A
Authority: KR
Inventors: 니마 모클레시; 다니엘 씨. 구터맨; 제오프레이 에스. 공워
Original assignee: 쌘디스크 코포레이션
Priority date: 2002-01-18
Filing date: 2002-12-16
Publication date: 2004-09-21
Also published as: AU2002357265A1; DE60225068T2; EP1466331B1; CN1623206A; US20060239079A1; KR100953373B1; JP4326339B2; CN100520980C; WO2003063171A2; US7403421B2; JP2005520270A; EP1466331A2; US6850441B2; US20030137877A1; WO2003063171A3; TW200302489A; US7092292B2; TWI264016B; ATE386328T1; US20050057979A1

Abstract

본 발명은 일시적 동요(예를 들면, 시변 전압)을 독출과정의 일부로서 셀의 어떤 단자(들)에 인가함으로써 비휘발성 저장 디바이스의 독출에 내재된 잡음량을 감소시키는 방법들을 제공한다. 본 발명의 여러 가지 면들은 비휘발성 메모리들 이외의 디바이스들로도 확장한다. 본 발명의 일 면에 따라서, 독출과정의 일부로서 셀에 인가되는 정규 전압 레벨들 외에도, 시변 전압이 셀에 인가된다. 한 세트의 실시예들은 독출과정의 신호 통합기간 전 혹은 그 동안에 플로팅 게이트 메모리 셀의 하나 이상의 단자들에 단일 혹은 복수 세트의 교류 전압을 인가한다. 다른 실시예들에서, 반복가능하고, 순 잡음 감소효과를 갖기에 충분히 일정하게 유지되는 평균 효과(일 통합기간부터 다음 통합기간까지)를 갖는 다른 재생가능 외부 혹은 내부 동요들이 인가될 수 있다.

Description

일시적 동요를 이용한 트랜지스터들 및 소형 디바이스들을 위한 잡음 감소 기술{Noise reduction technique for transistors and small devices utilizing an episodic agitation}

EEPROM 혹은 플래시 메모리와 같은 비휘발성 반도체 메모리들에서, 저장 밀도들을 증가시키기 위해서, 메모리 셀 당 저장되는 데이터량이 증가되었다. 아울러, 이러한 디바이스들의 동작전압들은 전력 소비를 줄이기 위해 감소되었다. 이에 따라 보다 작은 범위의 전압 혹은 전류 값들로 저장되는 상태들의 수가 많아지게 된다. 데이터 상태들 간 전압 혹은 전류의 간격이 감소함에 따라, 이들 셀들의 독출시 잡음의 영향이 더욱 중요해진다. 예를 들면, 5볼트에서 동작하는 2진 저장 EEPROM에서 사용될 수 있는 임계값의 변동은 셀 당 4 혹은 그 이상의 비트들로 3볼트에서 동작하는 디바이스에선 더 이상 받아들여질 수 없다. 비휘발성 메모리에서잡음 영향의 어떤 영향, 및 이를 처리하는 방법들이, 여기 참조문헌으로 포함시키는, 미국특허 6,044,019에 기재되어 있다.

통상, 물리적으로 큰 트랜지스터들은 감응성 아날로그 애플리케이션에 사용되는 반면, 2진 모드로 동작하는 물리적으로 작은 디지털 트랜지스터들을 사용하는 디지털 회로들은 존재하는 낮은 레벨들의 잡음엔 감응하지 않았다. 4 레벨의 저장 비휘발성 메모리들(2비트/셀) 조차도, 대다수의 경우 이러한 잡음에 전반적으로 면역이 있을 만큼 충분히 큰 센싱 마진들을 가졌었다. 그러나, 메모리 디바이스들의 규모가 계속적으로 축소되어감에 따라, 이를테면 단일 전자 혹은 양자효과와 같은, 미시적(non-macroscopic) 효과들이 점점 더 중요하게 되었고 잡음 문제를 더욱 심하게 하였다.

이러한 소규모 디바이스들의 동작의 각종의 특징들이, 여기 참조로 포함시키는, 다음의 참조문헌들에 다루어져 있다.

[1] "Random Telegraph Noise in Deep-Submicrometer MOSFETS" by K. K. Huang, et.al., IEEE Electron Device Letters, Vol. 11, No. 2, February 1990;

[2] "Effects of oxide traps, interface traps, and border traps on metal-oxide- semiconductor devices"by D. M. Fleetwood, et. al., J. Appl. PHYS., Vol. 73, No. 10,15 May 1993;

[3] "Quantum Effects on the Extraction of MOS Oxide Traps by 1/f Noise Measurements" by Andrea Pacelli, et.al., IEEE Transactions on Electron Devices, Vol. 46, No.5, Maty 1999, p. 1029ff;

[4] "In depth exploration of Si-Si0₂interface traps in mos transistors using the Charge Pumping Technique" by Daniel Bauza, et.al., IEEE Transactions on Electron Devices, Vol. 44, No.12, December 1997, p. 2262ff;

[5] "Critical Discussion on Unified 1/f Noise Models for MOSFETs" by Ewout P. Vandamme, et.al., IEEE Transactions on Electron Devices, Vol. 47, No.11, November 2000, p. 2146ff;

[6] "A Solution for Current-Voltage Characteristics of Multiple Coupled Mesoscopic Tunnel Junctions", by N. Mokhlesi et al., Superlattices and Microstructures, vol. 21, no.1, pp. 15-19 (1997);

[7] "Capacitive nature of atomic-sized structures", by G. J. Iafrate et al., Physical Review B VOL. 52, Number 15, pp. 10 733, 15 October 1995-I;

[8] "1/F noise reduction of metal-oxide-semiconductor transistors by cycling from inversion to accumulation", by I. Bloom, et al., Applied Physics Letters 58 (15) 15 April 1991;

[9] "The decrease of "random telegraph signal" noise in metal-oxide-semiconductor field effect transistors when cycled from inversion to accumulation", by B. Dierickx, et al., Journal of Applied Physics, 71 (4), 15 February 1992;

[10] "MOSFET 1/f Noise Measurement Under Switched Bias Conditions", byA. P. van der Wel, et al., IEEE Electron Device Letters, Vol. 21, No. 1, January 2000;

[11] "Reducing mosfet 1/f Noise and Power Consumption by Switched Biasing", by Eric A. M. Klumperink, et al., IEEE Journal of Solid-State Circuits, VOL. 35, No. 7, July 2000,

그러나, 메모리 시스템들에서 사용하기 위한 어떠한 구체적이고 실제적인 잡음 감소 기술도 이들 논문들에 나타나 있지 않다.

잡음의 영향이 위에 참조로 포함된 특허번호 6,044,019의 것들과 같은 기술들에 의해 감소될 수 있거나, 참조로 여기 포함시키는 미국특허 5,418,752에 기재된 바와 같은 에러 정정 부호(ECC) 혹은 이외 다른 동등한 에러 관리에 의해 처리될 수 있을지라도, 메모리들은 거시적 범위 내지 미시적 범위 사이의 중간규모의 영역에서 일어나는 잡음을 감소시키는 방법들로부터 이익을 얻을 수도 있을 것이다.

발명의 요약

본 발명은 일시적 동요(예를 들면, 시변 전압)를 독출과정의 일부로서 셀의 어떤 단자(들)에 인가함으로써 비휘발성 저장 디바이스의 독출에 내재된 잡음량을 감소시키는 방법들을 제공한다. 본 발명의 여러 가지 면들은 비휘발성 메모리들 이외의 디바이스들로도 확장한다. 본 발명의 일 면에 따라서, 독출과정의 일부로서 셀에 인가되는 정규 전압 레벨들 외에도, 시변 전압이 셀에 인가된다. 한 세트의 실시예들은 독출과정의 신호 통합기간 전 혹은 그 동안에 플로팅 게이트 메모리셀의 하나 이상의 단자들에 단일 혹은 복수 세트의 교류 전압을 인가한다. 다른 실시예들에서, 반복가능하고, 순 잡음 감소효과를 갖기에 충분히 일정하게 유지되는 평균 효과(일 통합기간부터 다음 통합기간까지)를 갖는 다른 재생가능 외부 혹은 내부 동요들이 인가될 수 있다. 순 잡음 감소 효과를 가질 수 있는 다른 동요 자극들은 외부 혹은 내부에서 생성되는 광자들, 포논들, 및 자계들을 포함한다.

본 발명의 다른 면들, 특징 및 잇점은 첨부한 도면과 함께 취한 구체적인 실시예의 다음 설명에 포함된다.

이 발명은 일반적으로 정적 RAM 센싱 방식들에서 볼 수 있는 바와 같은 정적으로, 혹은 프리차지에 이은 신호 발현을 사용하는 동적 RAM들에서처럼, 동적으로 독출될 수 있는, 컴퓨터로 독출가능한 메모리 디바이스들을 포함하는 트랜지스터들 및 소형 전자 디바이스들에 관한 것으로, 특히 이들의 정보 내용을 독출할 때 잡음을 감소시키는 방법들에 관한 것이다.

도 1a-d는 메모리 셀의 측정된 전류에 잡음이 섞인 응답의 예를 도시한 것이다.

도 2a-c는 플로팅 게이트 메모리 셀에서 계면 상태 트랩을 개략적으로 나타낸 것이다.

도 3은 본 발명의 간략화한 일 실시예를 도시한 것이다.

도 4a-d는 메모리 셀 구조의 특정의 실시예를 도시한 것이다.

도 5a-c는 두 특정한 독출 과정들을 도시한 것이다.

도 6은 메모리 셀 구조의 또 다른 실시예를 도시한 것이다.

도 7a-c는 도 6의 구조에 대한 독출과정들을 도시한 것이다.

실시예

비휘발성 반도체 메모리들의 저장용량은 메모리 셀을 포함하는 회로들의 개개의 성분들의 물리적 크기의 감소에 의해서, 아울러 개개의 메모리 셀에 저장할 수 있는 데이터량을 증가시킴으로써 증가하였다. 예를 들면, 샌디스크 사에 양도되고 여기 참조로 모두 포함시키는 미국특허 5,712,180 및 6,103,573와 2000년 2월 17일에 출원된 미국특허출원번호 09/505,555에 기재된 것들과 같은 디바이스들은 물리적 플로팅 게이트 저장 트랜지스터 당 4 혹은 그 이상의 논리 비트들을 저장할 수 있다. 4개의 논리 비트들의 경우 이 저장장치는 각각의 플로팅 게이트가 이 내에 16개의 가능한 메모리 상태들 중 하나를 엔코딩할 수 있을 것을 요할 것이다. 이들 메모리 상태들 각각은, 모든 다른 상태들뿐만 아니라 인접 상태들과 명확하게 구별되게 하기 위해서 인접 상태들의 전하 저장 범위로부터 충분하게 이간된, 플로팅 게이트에 저장된 전하의 고유값, 혹은 보다 정확하게는 협범위의 값들에 상응한다. 이것은 프로그램 동작의 일부로서 행해지는 검증 독출뿐만 아니라 통상의 독출 동작에 대해서도 그러하다.

메모리 셀들을 독출하기 위한 많은 기술들이, 샌디스크 사에 양도되고 여기 참조로 모두 포함시키는, 2000년 9월 27일에 출원된 미국특허출원번호 09/671,793, 및 2001년 11월 20일에 출원된 Shahzad Khalid의 "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices" 명칭의 특허에 기재되어 있다. 이들 출원들 중 첫 번째 것은 4비트 저장장치에서 사용하기 위해 7비트 혹은 그 이상의 분해능을 가진 메모리 셀의 내용(content)을 독출하는 것을 기재하고 있다. 이러한 수의 레벨들이, 저전압 디바이스들에서 볼 수 있는 3볼트 동작전압 윈도우 내에 포함이 될 때, 분해능은 대략 25mV이어야 하고 상태 간은 200mV로 이간되어야 한다.이러한 범위로는, 전에는 수락될 수 있는 잡음 레벨들로 인해 이제는 한 레벨 혹은 그 이상의 레벨의 에러를 갖고 셀의 상태를 독출하게 되는 것으로 될 수 있다.

도 1a 내지 도 1d는 메모리 셀 독출시 잡음 동요의 예를 도시한 것이다. 도 1a는 메모리 셀의 상태를 나타내는 어떤 파라미터의 값, 이 경우엔 전류 I(t)가 어떤 평균값 <I> 주위에서 동요하는 경우를 도시한 것이다. 이 경우, 신호 발현 시간이 동요의 전형적인 시간 스케일보다 수배 길다면, 셀 상태에 대한 상대적 잡음이 없는 값이 판정될 수 있다. 신호 발현 시간은 셀의 상태를 나타내는 측정가능한 것이 나타나고 있는 기간이다. 측정가능한 것은 셀 구동 전류값, 셀 임계전압, 일정 시간량 내 발생되는 비트라인 전압강하, 혹은 일정 량의 비트라인 전압강하를 발생하는데 필요한 시간량일 수 있다. 셀 상태에 대해 비교적 정확한 값을 결정하는 어떤 방법들이, 위에 참조로 포함되고, 도 1a을 작성하게 된 미국특허 6,044,019에 기재되어 있다.

이들 타 기술들에 또한 조합될 수 있는 이외의 독출 기술들이, 본원과 동시에 출원되고 참조로 여기 포함시키는, Carlos J. Gonzalez 및 Daniel C. Guterman의 "Reducing the Effects of Noise in Non-Volatile Memories Through Multiple Reads" 명칭의 미국특허에 기재되어 있다. 이들 타 기술들은 서로 다른 특성들을 갖는 잡음 성분들을 처리할 수 있으므로, 이들 기술들은 서로간에, 아울러 본 발명에 보완이 되는 것으로 보아야 할 것이다.

어떤 경우에, 잡음은 단일의 평균 주위의 크기로 정규로 분포되는 것이 아니라 도 1b, 도 1c, 도 1d에 도시되고 앞에서 인용된 참조문헌 [1]에 논의된 바와 같은 모드가 둘인(bimodal) 특성을 갖는 것으로 나타남이 발견되었다. 도 1b 및 도 1c는 예를 들면 1㎂ 값 주위로 전류가 변동하나 대략 다수의 동일한 크기의 스파이크들은 예를 들면 0.10㎂인 경우에 메모리 셀로부터 측정된 전류의 예를 도시한 것이다. 도 1b에서, 스파이크들은 기본값보다 더 높은 전류에 있고, 도 1c에서 스파이크들은 낮은 전류에 있고, 도 1d에서 잡음원에 의해 정해진 하이 전도 및 로우 전도 레벨들은 유사한 시간특성들을 갖고 있다. 이들 세 경우에, 이들의 기간들은 랜덤하게 변한다. 스파이크들의 기간 및 이들 스파이크들 사이의 시간 모두에는 도 1a에 도시된 유형의 부가성 잡음이 존재한다. 메모리 디바이스들의 규모가 계속적으로 축소됨에 따라, 단일 전자 혹은 양자효과와 같은 미시적 효과들이 점점 더 중요해지게 되었고, 메소소픽(mesosopic) 영역에서 일어나는 이들 순간적 스파이크들이 생김에 따라 잡음문제들을 더욱 악화시켰다. 스파이크들의 기간들의 크기 및 범위는 이들을 줄이는 특정의 메카니즘에 따를 것이다.

스파이크들의 생존시간이 미국특허 6,044,019에 기재된 바와 같이 독출과정 통합기간(즉, 신호 발현시간)에 비해 충분히 짧거나, 통계상 개략적으로 동일 수의 잡음 스파이크들이 각각의 통합기간 동안에 나타날 만큼 스파이크들이 빈번하다면, 통합기간을 시간 평균화한 결과로 잡음 영향이 무시될 수 있게 될 수 있다. 그러나, 어떤 경우엔 메모리 셀에, 실제 통합기간들이 점할 수 있는 시간들과 비견되거나 이들보다 상당히 긴 특징적 시정수들을 가진 잡음이 있을 수 있음이 발견되었다. 이러한 상황에서, 잡음은 결과적인 센승에 수락될 수 없는 정도로 큰 영향을 미칠 수 있다. 예를 들면, 도 1d에서, 통합기간이 잡음 발생이 명료한 전형적인시간과 비슷하거나 이보다 짧다면, 센싱이 언제 행해지는가에 따라, 통상, 두 개의 서로 다른 감지된 값들이 있게 될 것이다. 이것은 셀의 데이터 내용을 독출할 수 있게 하는 분해능을 심하게 제한시킬 수 있다.

예로서, 플래시 메모리 셀들의 맥락에서 한 부류의 응용들을 고찰한다. 여러 가지 크기들 및 유형들의 트랜지스터들(서로 다른 세대들의 플래시 셀들 및 NMOS 트랜지스터들 모두)에 관한 트랜지스터 잡음을 관찰함에 있어, 잡음의 크기가 트랜지스터 폭에 역으로 관계되고 또한 트랜지스터 길이에 유사하게 관계될 수도 있어 잡음이 트랜지스터 스케일링에 따라 증가함이 관찰되었다(예를 들면, 배경설명에서 참조문헌 [1] 참조). 트랜지스터의 임계전압(V_TH)은 수회 읽혀질 수 있고, 측정이 행해질 때마다 V_TH의 여러 가지 값들을 측정함으로써, 트랜지스터 잡음의 영향이 연구될 수 있다. 반도체 파라미터 분석기를 사용하여 V_TH를 측정하기 위해서, 미리 지정해 둔 드레인-소스 전류량(예를 들면, 1㎂)으로 되게 하는 V_G값을 찾기 위해서 게이트/제어 게이트 전압(V_G)을 스위핑(sweep)할 수 있다. V_TH측정이 수회 반복될 때, 매 측정마다 약간 다른 값들이 발견된다. 보다 긴 통합기간들을 사용하고 및/또는 보다 작은 증분으로 V_G를 스위핑하는 것이 반드시 필요한 것은 아니고 잡음을 상당히 감소시키지도 않음이 관찰되었다. 이와는 달리, 고정된 전압들을 모든 트랜지스터 단자들에 인가하여 수회(예를 들면, 수천회) 반복적인 DC 전류 측정들을 행하게 할 수도 있다. 전체적으로, 전류는 대략 일정하게 유지된다. 그러나, 미세한 분해능 스케일로 관찰되었을 때, 특히 저장 레벨 수가 8 혹은 그 이상(즉, 셀 당 3 혹은 그 이상의 비트들)인 경우, 아날로그 디바이스들 및 다-레벨의 비휘발성 메모리 셀들 모두에서 잡음의 수락될 수 없는 레벨들인 변동이 빈번히 검출된다. 메모리 어레이 내 메모리 셀들의 일부는 잡음이 없는 것으로 발견된다. 이것은 특징적 표준편차를 가진 정규분포에 따르는 경향이 있는, 디바이스 측정들의 많은 샘플의 잡음원 모집단의 결과이다. 도 1b 및 도 1c에 도시한 바와 같이 거동하는 디바이스에서, 트랜지스터들은 정규로 분포되는 잡음과, 아울러 협 잡음 스파이크들에 대응하여 정규분포에서 벗어나 있는 어떤 전류값들을 나타낼 것이며, 도 1d에 도시한 바와 같이 거동하는 디바이스에서, 잡음은 정규의 경우보단 두 개의 최빈치가 있는(bimodal) 분포를 가질 것이다. 많은 트랜지스터들은 어떤 전류값들(특정의 게이트 전압값에 대응하는)에서 상대적으로 잡음이 없으며, 이외 다른 전류값들에선 더 잡음이 있다. 어떤 트랜지스터들은 대부분의 전류값들에서 잡음이 있다.

플래시 셀의 예에서, 이러한 잡음의 적어도 한 잡음원은 계면 상태 트랩들(IST)일 수도 있을 것이다. 본 발명의 방법들이 많은 서로 다른 시스템들에서 많은 잡음원들로부터의 잡음을 감소시키기 위해 적용될 수 있을지라도, 이들 방법들이 한 특정한 메카니즘으로부터 비롯되는 잡음을 어떻게 하여 감소시킬 수 있는가를 보이기 위해서 IST 경우를 상세히 논하도록 하겠다.

대다수의 종래 기술(예를 들면 배경설명의 참조문헌 [2] 참조)에서 채택하는 명명 관례에 근거해서, 계면 상태 트랩들이라는 용어는 폭넓게 사용되고 있다. 엄격히 말하여, 여기서 계면상태들이라 하는 것은 Si/SiO₂의 계면에만 있는 계면상태들만을 포함하는 것이 아니라 산화물 내에 존재하고 계면의 30Å 내지 40Å 내에 있는 접경 트랩(border trap)도 포함한다. 전기적으로, 접경 상태들 및 계면 상태들(엄격한 학술용어에 의한) 모두는 스위칭 상태들이며, 반면 딥(deep) 산화물 트랩들은 고정된 상태들이다. 스위칭 상태들은 어떤 때는 전자에 의해 점유될 수 있고 다른 때에서는 비어 있을 수 있는 반면, 고정된 상태들은 정규 동작 온도들에서 장기간에 걸쳐 그들의 상태를 유지하는 경향을 갖는다. 표준 CMOS 공정 및 EEPROM 셀의 공정에서, 웨이퍼에 수소 어닐링 공정이 행해지는 것이 일반적이다. 수소 어닐링 공정의 결과로서, 기판과 플로팅 게이트 산화물 간 계면에서의 계면 상태 트랩들의 밀도는 통상적으로 1 x 10¹⁰cm²/eV로 낮게 감소될 수 있다. 실리콘의 밴드 갭은 대략 1eV이므로, 이러한 현 기술 수준으로 낮은 값의 계면 상태 트랩 밀도는 0.1㎛ 길이와 0.1㎛폭의 게이트에 대해 각 트랜지스터의 게이트 밑에 평균 1의 IST와 동일하다. 이것은 현재 0.1㎛보다 약간 큰 활성 채널 크기들을 갖는 대다수의 플래시 메모리 셀들엔 하나 혹은 그 이상의 IST들이 만연하게 될 것임을 의미한다. 결국, V_TH의 정의에 상응하는 드레인/소스 전류의 미리 지정된 양의 크기(통상적으로 400pA 내지 2㎂ 범위 내)가 어떻든 간에, 전류의 어떤 한 선택된 값에서 IST로 유발되는 잡음을 나타내는 일부 트랜지스터들이 항상 있게 될 것이다.

본 발명에서 해결하는 이러한 유형의 잡음원은 대개가 미시적이다(예를 들면, 단일 원자 결함들, 계면 트랩들, 및 댕글링 본딩들, 배경설명의 참조문헌 [2],p, 5060FF 참조). 이들 미시적 결함들의 계면 영역들은 하전된 트랩 지점으로부터 나오는 전계선이 메소소픽 거리들(예를 들면, 수백 옹스트롬, 배경설명의 참조문헌 [3]의 도 4 및 1032페이지 참조) 이상으로 확장하는 의미에서 메소소픽이다. 전자디바이스들이 서브-마이크론 크기로 소형화됨에 따라, 디바이스들의 크기들이 이들 랜덤한 미시적 현상들의 영향을 받는 영역들의 메소소픽 크기들과 비슷해짐에 의해 트랩핑/디-트랩핑이 발행하는 효과가 점점 더 두드러지게 된다.

잡음이 본 발명의 기술들에 의해 감소되는 한 이유는 다음과 같을 수 있다. 가변 신호를 인가함으로써, 메모리 셀은 DC 센싱에 비해 보다 짧은 간격들에서 턴 온 되기가 훨씬 곤란하다. 센싱 신호는 동요 자극의 하이 값들 동안에 발현되고, 이들 짧은 간격들 동안에 메모리 셀은 셀을 강 반전으로 구동함으로써 턴 온 되기가 훨씬 어렵게 된다. 채널 내 전하 밀도는 강반전에서 더 높다. 이것은 반전층 전하는 SiO₂/Si 계면에 혹은 그 근처에서 하전된 트랩에서 나오는 필드 선들을 보다 효과적으로 걸러낼 수 있다. 또한, 반전이 강할수록, 반전층이 더 두꺼워지고 계면으로부터 보다 깊은 영역들로 흐르고 있는 드레인-소스 전류의 성분이 더 커진다. 이들 안쪽의 전류들은 표면에서의 랜덤한 트랩핑/디-트랩핑 발생들보다 더 크게 걸러진다.

도 2a 및 도 2b는 일반적인 플로팅 게이트 트랜지스터에서 계면 상태 트랩을 간략히 개략적으로 나타낸 것이다. 이들 도면들에서 도 2a는 플로팅 게이트 메모리의 측면도이고, 도 2b는 평면도이다. 이들은 제어 게이트(CG)(201)가 플로팅 게이트(203) 위에 놓여지고, 플로팅 게이트(203)는 기판(205)의 채널 상에 있음을 도시하고 있다. 소스(S) 및 드레인(D)이 바이어스되고 전압이 제어 게이트에 인가될 때, 전류는 소스와 드레인 간에 흐르고 그 크기는 플로팅 게이트에 저장된 전하량에 의해 결정된다. 위에서 보았을 때, 한 쌍의 게이트들 밑의 채널영역은 폭(W)과 길이(L)를 갖는다.

플로팅 게이트(FG)(203)와 기판(205) 간 영역은 플로팅 게이트 유전체에 의해 점유된다. 유전체와 기판 간 계면에 의해, 계면 상태 트랩 지점이 될 수 있는 계면의 어느 한 측에서 구조가 불연속하게 된다. 표면에 수직한 방향으로 이러한 트랩들의 분포 밀도는 계면을 중심으로 하는 대략 가우스 분포인 것으로 나타난다(배경설명의 참조문헌 [4]의 도 2 참조). 이러한 지점을 도2a 및 도 2b에 211로 나타내었다.

지점이 전자에 의해 점유되었을 때, 이것은 채널로 확장하는 전자-전자 반발작용에 기인하여 쿨롱 장벽(Coulombic barrier)이 된다. 결국, 유효 채널폭이 ΔW 양만큼 감소된다. 예를 들면, 도 1b의 랜덤 피크들에서, 스파이크들은 전자가 디-트랩된 상태에 상응하고 기본 전류 레벨은 트랩된 상태에 상응한다. 트랩 수명은 가장 가까운 도전체부터 트랩 지점의 거리에 관계된다(참조문헌[1]의 식(5) 참조). 이 문헌에서는 트랩핑 혹은 디-트랩핑의 발생에 기인한 전류 변화의 근원의 문제에 관한 논쟁이 남아있다. 변화는 유효 이동도 변화, 혹은 반전층 캐리어 농도의 변화, 혹은 이들 둘 다로서 모델화될 수 있다(참조문헌 [1], [5] 참조). 전류변화를, 유효폭, 길이, 및/또는 전계의 변화에서 비롯되는 것으로서 모델화할 수도 있을 것이다. 보다 정확한 모델은 현 수준의 스케일링에서 단일 트랩의 점유상태에 의해 극적으로 영향을 받는 복잡한 3차원 디바이스를 밝힐 것이다. 트랩의 하전 상태는 디바이스의 전류에 대한 식(예를 들면, 참조문헌[5]의 식(1),ID = μ_effq N_invE_x)에 나타나 있는 모든 항에 영향을 미칠 수 있다. 결함이 없는 소형 디바이스에 유효할 수 있는 전류에 대한 식조차도, 디바이스의 전류를 변조시키는 상태의 트랩이 만연하여 있다면 이 소형 디바이스에도 더 이상 유효하지 않을 수 있다. 통상적으로 디바이스 전류를 모델화하는데 사용되는 식들은 디비이스의 구조의 하나 혹은 그 이상의 크기에서 균일한 것으로 가정한다. 결함이 영향을 미치는 범위가 디바이스의 활성 크기와 비슷하다면, 이와 같지 않을 경우에 유효하였을 가정들 및 식들은 무효하게 된다. 복수 트랩들을 가진 셀에 있어서, 각 트랩 지점의 효과들은 기본 레벨에 중첩될 것이다.

소정의 트랩의 거동은 셀을 독출하기 위해 사용되는 바이어스 상태에 좌우될 것이다. 도 2c에 개략적으로 도시된 바와 같이, 트랩(211)은 소스(S), 드레인(D), 기판(sub), 및 게이트(G)에 용량적으로 결합되고, 제어 게이트는 통상 중간의 플로팅 게이트를 통해 트랩에 결합된다. 트랩은 이들 단자들 중 어느 하나의 레벨을 변경함으로써 가변하는 정도로 영향을 받을 수 있다. 트랩들의 많은 효과들은 배경에 참조로 포함시킨 참조문헌[6]에 보다 자세히 다루진 바와 같은 도전 섬들(conducting island)로서 모델화될 수 있다.

본 실시예는 독출과정 중 신호 발현 시간(통합기간) 바로 전 혹은 이 동안에디바이스의 하나 혹은 그 이상의 단자들에 교류전압을 인가한다. 반복가능하고 평균 효과(한 통합기간부터 다음 통합기간까지)가 일정한 다른 외부 동요는 다른 구현들에서 사용될 수 있다. 양자 터널링의 공지의 현상들은 전하 국부화 효과(charge localization effect)가 확실히 나타나게 할 정도로 가장 가까운 도체와의 연결이 약한 딥 접경 트랩들에게로 트랩핑/디-트랩핑 작용을 야기하는 메카니즘이다. 터널링 저항에 대해서, 이것은 4nm보다 얇은 장벽들에서 R_Q= h/ (2e²)= 12.9kQ인 터널링 저항이 양자 저항보다 커야 함을 의미하며, 우세 터널링 메카니즘은 국부화된 접경 트랩들 내외로 트랩핑/디-트랩핑하는 경우처럼, 다이렉트 터널링이다. 많은 딥(deep) 산화물 트랩들은 최근접 도체 혹은 반도체 계면에서 4nm 이상 떨어져 있다. 최근접 도체/반도체 계면의 일부 예들은 채널, 플로팅 게이트 바텀(bottom), 혹은 선택 게이트 바텀이다. 시변 동요 신호는, 개개의 트랩/결함/불순물의 이산 에너지 상태를 최근접 도체의 연통점의 준-페르미 레벨(F_N,P)로부터 동요 신호의 각 사이클에서 몇 k_BT만큼 어긋나게 한다면 잡음을 줄일 수 있고, 여기서 k_B는 볼쯔만 상수이고 T는 온도이다.

이것은, 장벽을 넘어 전자들을 보내는 데 필요한 에너지가 k_BT보다 작다면, 이러한 트랩은 매우 짧은 시정수들을 갖게 되어, 어떤 소정의 통합기간 동안 수회에 걸친 상태들을 스위칭함으로써 잡음에 현저하게 기여하지 않게 될 것이기 때문이다. 이것은, 후술하는 중심극한정리(Central Limit Theorem)의 시간 평균화 원리에 근거한다. 최근접 도체의 연통점은 트랩과 지점 간에 전자 터널링이 일어날 수 있을 정도로 트랩에 충분히 가까운, 채널, 플로팅 게이트, 선택 게이트, 혹은 제어 게이트 내 지점이다. 대부분의 적용에서, +3k_BT의 에너지 어긋남이면 충분할 것이다.

장벽이 충분히 두껍지 않거나 에너지 장벽이 충분히 높지 않다면(즉, 저항이 R_Q미만이면), 터널링은 결함에서 전자가 최근접 전극과 연통하는 메카니즘이 아닐 수도 있다. 이것은 계면에 매우 가까운 계면 트랩들, 혹은 계면의 반도체측에 놓인 것들에 있어선 그 경우가 될 수도 있다. 이러한 트랩들에 대해서, 고 저항을 제공하는 어떠한 물리적 장벽도 존재하지 않을 수도 있을지라도, 에너지 장벽은 전하를 원자 차원의 전위 우물에 가두는데 필요한 에너지의 결과일 수도 있는 것에 유념한다. 즉, 결함과 근처의 전극 사이에 절연 원자층(들)이 존재하지 않을 수도 있는데, 그러나, 이러한 상황에서도 전자를 결함 지점에 두거나 전자를 결함 지점에서 제거하기 위해 에너지가 필요할 수도 있다. 주어진 시스템에서, 이러한 필요한 에너지는 두 개의 서로 다른 현상들, 즉 크기 양자화, 및 전하 양자화 중 어느 하나 혹은 이들 둘 다의 결과일 수도 있다. 크기 양자화는, 전위 우물의 크기가 우물 내 전자들의 페르미 파 길이와 비슷해질 때 현저해진다. 전하 양자화는 결함의 정전용량(capacitance)이 너무 작아 쿨롱 봉쇄 임계전압 = (e²/2C) = 한 개의 전자를 N-입자 시스템에 더함에 있어 극복할 최소 용량성 에너지(참조문헌[7]의 식(10))가 k_BT보다 커지게 될 때 현저해지며, 여기서 C는 트랩과 외계간 총 정전용량이다. 정전용량의 개념은 거시 시스템들에 귀착되는 럼프(lumped) 파라미터로서 통상적으로 사용될지라도, 정전용량은 참조문헌[7]에 기재된 바와 같이 원자 수준으로 낮춘 미시 체제에서도 사용될 수 있다. 미시 한계 내에서, 정전용량은 참조문헌[7]에 기재된 바와 같이, 일정량의 전하 ΔQ를 진공레벨에서 문제의 시스템에 가져가는데 필요한, 전하 당 일의 량 ΔV으로서 정의될 수 있다.

일반적으로, 전자 터널링 현상들은 두 도체들이 얇은 절연체로 분리되어 있을 것을 요한다. 잡음을 야기하는 터널링 경로의 양측은 트랩/결함 자체 및 또 다른 트랩과 같은 어떤 다른 도체 혹은 반도체, 트랜지스터의 채널, 드레인, 소스, 게이트, 혹은 격리/반도체 계면(예를 들면 얕은 트렌치 격리 영역의 측벽)의 도전 측이다. 트랜지스터 채널을 따른 계면 트랩들 및 접경 트랩들, 특히 전류의 병목에 가까운 것들이, 흔히 트랜지스터 잡음에의 주된 기여자들이다. 트랜지스터의 유형에 따라, 전류의 병목은 소스측에 가까운 채널을 따라 있을 수 있고, 혹은 도 4a-d의 실시예들의 경우엔 플로팅 게이트와 선택 게이트 간 갭 내가 될 수 있다. 실온에서, 6k_BT는 156mV이다. 터널링 경로의 양측에 준-페르미 레벨들을 156mV만큼 어긋나게 하기 위해서는 어떤 근처의 전극에 대해 훨씬 높은 전압 진폭이 필요하다. 플래시 메모리 셀들의 경우에, 제어 게이트는 동요하는 AC 신호를 인가하기 위해 선택되는 전극일 수 있다. 게이트 전극에 인가되는 1V 진폭의 AC 신호를 고찰한다. 이 1V 중에서, 단지 0.5V의 진폭만이 플로팅 게이트에 전해진다(플로팅 게이트에 대한 제어 게이트 결합비를 50%라 할 때). 산화물 내에 예를 들면 1nm의깊이에 있고 플로팅 게이트로부터 5nm 떨어져 있는 계면 트랩에 있어서(채널 산화물 두께가 9.5nm이라 할 때), 5Å 반경의 구형 도체로서 모델화한, 플로팅 게이트 대 트랩간 용량성 결합 비는 10.4%이다. 이 결과는 Avanti 사에 의해 배급되는, "라파엘"로 명명된 3D 포아송 방정식 해결기를 사용하여 얻어졌다. 트랩 대 채널간 정정용량은 2.56 x 10^-19F인 것으로 계산되었으며, 트랩 대 플로팅 게이트간 정정용량은 2.96 x 10^-20F인 것으로 계산되었으며, 트랩의 총 정정용량은 2.85 x 10^-19F인 것으로 계산되었다. 5Å 반경의 트랩은 경험에서 나온 추측일 뿐이다. 또한, 산화물의 비유전율이 3.9의 일정값이라는 가정은 다음과 같은 면에서 유효하지 않을 수 있다. 트랩과 채널 간 몇 개의 원자 층들은 SiO_x(SiO₂에 대립되는)으로 구성될 수도 있다. SiO_x는 SiO₂보다는 덜 원소적인 산소를 갖는 것으로 어떤 산소 공공들(vacancy)을 갖는다. SiO_x는 SiO₂와는 다른 비유전율을 갖는다. 또한, 포아송 방정식은 이러한 작은 크기에선 이의 유효성을 잃을 수도 있다. 이러한 정전용량값들을 사용하면 1.0V 제어 게이트 진폭 중 단지 50mV만이 트랩에 전달된다. 채널 전위는 제어 게이트에 인가되는 AC 신호에 의해서 또한 변조되고 있으므로, 신호 진폭의 상당 부분이 트랩과 채널 간 전압차를 생성하도록 작용하지 않아 낭비되고 있다. 이를 고려하면 계산된 전압을 50mV 미만으로만 감소시킬 것이다. 잡음원들에 필요 전압 진폭들을 건네는(터널 장벽들의 양 측간 전위차를 가변시키려는 목적으로) 비효율성은 통상, 잡음 감소에 효과적이 되도록 어떤 소정의 단자(들)에 인가되는 고 전압 진폭(다수 전압들의 범위 내)의 인가를 필요로 할 수 있다. 본원에 개시된 잡음 감소 기술은 트랩과 최근접 전극 간 전위 장벽이 터널링 이외 어떤 다른 메카니즘에 의해 전자들이 트랩을 왕래할 정도의 전위장벽일지라도 여전히 유효하다. 터널링의 개념은 트랩핑/디-트랩핑에 연관된 시정수들이 서브-마이크로 초 내지 수년에 이르는, 수 자리수의 크기를 점한다는 사실을 설명하는 데에 유용하다.

순 잡음 감소효과를 가질 수 있는 일시적 동요 자극들의 다른 예들은 외부적으로 혹은 내부적으로 생성된 광자들, 포논들, 및 자계들이다. 이 발명에서 해결하는 잡음원들은 디바이스의 어떤 물리적 영역 내 트랩 지점들 및 원자 결함들을 포함하여, 대부분 사실상 미시적이다. 랜덤한 전자/정공 터널링은 트랩 지점의 상태를 변경시킬 수 있다. 위치에 따라, 트랩의 공공 혹은 점유는 디바이스의 거동에 영향을 미칠 것이다. 디바이스들이 메소소픽 크기 및 그 이상으로 축소됨에 따라, 심지어 단일의 트랩의 영향들도 점점 더 현저해진다. 차세대들에서 이들 효과들은 매우 작은 디바이스들의 신뢰성 있는 2진 동작이 가능하지 않을 수 있을 정도로 디바이스의 거동의 지배적인 부분일 될 수도 있다. 트랩의 상태를 변경하는 것에 연관된 시정수들이 신호 통합시간 정도 혹은 그보다 길다면, 트랩의 상태들 간 랜덤한 천이들이 잡음원이 될 것이다. 그러나, 트랩의 상태를 변경시킬 만큼 강한 자극들이 요구에 따라 트랩에 제공될 수 있다면, 단일 신호 통합시간 동안에 트랩에 복수의 자극들을 인가함으로써, 트랩은 매 통합시간 동안 몇 가지 독립된 결정들을 하게 된다. 이에 따라, 각 측정이 몇 가지 독립적인 서브-측정들로 구성될것이기 때문에 디바이스 잡음은 감소될 수 있게 된다. 트랩들이 메모리같은 행동을 취하지 때문에, 서브-측정들과 동요 자극들 간에 빠르게 교번하는 것은 어떤 두 서브-측정들 간에 트랩의 특징적 시정수들보다 긴 기간을 기다려야 할 것이다. 그러나, 이 대기는 대부분의 경우 너무 길 수 있다.

본 실시예는 사다리형 AC 신호를 NMOS 트랜지스터의 게이트에 인가함으로써 통합시간 동안 시스템을 동요시키는 것으로 구성된다. 이 경우, 유효한 통합시간은 게이트 전압이 하이인 시간으로 국한된다. 트랜지스터의 비선형 응답에 기인하여, 대부분의 하강시간, 로우 시간 전부, 및 대부분의 상승시간 동안, 게이트 전압은 임계치 미만이고 드레인-소스 전류는 너무 낮아 평균 통합전류에 유효하게 기여할 수 없다. 예를 들면, 통합시간의 3/4 동안엔 아무런 전류가 없는 것으로 가정한다. 이를 보상하고 표준 DC경우에와 동일한 평균 전류를 계속 유지하기 위해서, 하이 시간 동안 게이트 전압을 증가시킴으로써 하이 시간 전류값이 DC 전류값의 4배가 되게 할 수 있다.

예를 들면, 1 통합기간 내에 10개의 AC 사이클들이 있다면, 다음과 같은 상황이 기술될 수 있다. 잡음에 기여하는 계면 트랩 지점들은 메모리 같은 특성들을 가진, 랜덤하고 변동이 심한 극소-플로팅 게이트들처럼 행동한다. 트랩에서 채널에 이르는 터널링 저항이 충분히 높다면, 트랩된 전하(들)의 평균 점유/공공 수명은 통합시간 정도 혹은 그보다 길 수 있다. 이러한 경우, 연속하여 측정함으로써 셀의 상태에 대해 동일한 값을 발견할 수도 있다. 그러나, 훨씬 나중에 수행되는 측정(트랩의 현 점유 상태의 수명보다 긴 그 사이에 지체된)에서는 셀의 상태가 다른 것을 발견할 수도 있을 것이다. 이와 동일한 생각을 다음과 같이 단일 신호 발현시간(단일 검증에 대응하는 통합시간)에 확장시킬 수 있다. 일 실시예에서, 복수의 AC 신호들이 단일 통합시간 동안 플래시 메모리 셀의 제어 게이트에 인가된다. 전술한 바와 같이, 이들 자극들의 하이 값은 DC 독출전압보다 약간 높고, 로우 값은 하이 값보다 수 볼트 낮으며, 로우 값 지속기간들은 트랩의 점유상태를 빈 상태로 되게 할만큼 충분히 길어, 효과적으로 이전의 하이 시간에 트랩의 점유상태부터 1 하이 시간 동안 트랩의 점유상태가 램덤해진다. 따라서, 단일 신호 발현시간은 몇 개의 서브-통합 시간들로 구성될 것이며 그 각각 동안 트랩상태는 이전 서브-통합시간 동안 트랩상태와는 무관하다. 그러므로, 하이 시간들의 목적은 비트라인의 방전을 통해 비트라인 전압신호를 총괄적으로 발현시키는 것이고, 중간에 개재된 로우 시간들의 목적은 다음 하이 시간 동안 트랩상태로부터, 1 하이 시간 동안 트랩상태를 서로 무관하게 혹은 랜덤하게 하기 위한 것이다. 로우 시간 끝에서 트랩은 공공 상태로 되어 버리고, 제어 게이트에 하이 전압값을 인가하였을 때 트랩은 새롭게 점유될 것인지 아니면 빈 상태로 놔둘 것인지 결정할 것이다. 현재는 특징적 수명들이 DC 통합시간과 유사하거나 이보다 길 트랩들만을 고찰하고 있기 때문에, 이들 트랩들에 대해서 각 서브-통합 시간 동안의 트랩 상태는 이 서브-통합 시간 동안 동일한 상태에 머물러 있는 것으로 해도 무방하다. 사이클 내 측정들의 잡음은 트랩핑/디-트랩핑 수명들이 신호의 상승 시간과 유사한 점에서 상호관계된 상태에 있다. 반면, 사이클 간 잡음은 로우 값이 하이 값보다 현격히 낮고 로우 기간이 하이 기간과 유사한 한 서로 무관할 것이다. 10개의 무-상관 AC 사이클들에 걸쳐 전류를 평균하여 각기 얻어지는 평균 전류들을 다수로 측정한 AC 측정들의 분포는 AC 경우와 동일한 통합시간을 각기 갖는 동일 횟수의 평균 DC 전류 측정들의 분포에 비해 편차는 더 작을 것이다.

개별 요소들로 구성된 그룹에서 행동편차는 동일 요소들의 앙상블로 구성된 요소들로 구성된 그룹에서의 행동편차보다는 크다는 것은 잘 알려져 있다. 이것은 중심극한정리로서 알려져 있다(Erwin Kreyszig의 "Advanced Engineering Mathematics" 5판의 pp. 954-955 참조). 중심극한정리의 다수의 편차들 중 하나는 다음과 같다. X₁, X₂..., X_n을, 분포함수가 같고 따라서 평균 μ가 같고 표준편차 σ가 동일한 독립 랜덤 변수라 하고, A_n= (X₁+ X₂+... + X_n)/n이라 하면, 랜덤 변수 A_n은 큰 n의 극한에서 점근적으로 정규가 된다. 또한 n 값이 무엇이든 간에, An의 평균은 μ이고, An의 표준편차는 (1/√n)/σ이다. 이것은 예를 들면 9개의 독립 서브-측정들을 평균하는 것으로 구성되는 측정가능한 것은 각 서브-측정들의 분포에 내재한 표준편차보다 3배 작게 될 표준편차를 갖게 될 것임을 의미한다. 이러한 맥락에서, 표준편차 및 잡음은 교환할 수 있다. 여기 제시된 가장 중심이 되고 가장 유효한 개념은 몇 가지 독립 서브-측정들에 걸쳐 평균을 취함으로써 잡음을 감소시키는 능력의 사용이다. 어떤 선택된 전극의 DC 독출 전압과는 동떨어진 이 전극에의 전압 진폭들(동요시키는 자극들)은 진폭의 부호에 따라, 우선적으로 트랩을 채우거나 비워둘 것이다. 이것은 진폭이 다시 독출값으로 될 때마다 트랩을 이의 점유상태에 관해 새롭게 독자적인 결정을 행하게 한다. 서브-측정들이 이들 랜덤화한 전압 진폭들과 얽혀있다면, 각각의 서브-진폭은 나머지와는 상관되지 않을 것이다. 따라서, 일시적 동요 자극들의 본질적인 역할은 1 서브-측정 동안 트랩의 상태를 다음 서브-측정 동안 트랩의 상태와 무상관되게 하는 것이다. 진폭의 부호는 양 혹은 음일 수 있다. 음 진폭은 예를 들면 제어 게이트 전압을 DC 독출전압값 미만으로 취함으로써 음 동요 자극들의 기간들 동안 n채널 트랜지스터 내 셀 전류가 자연적으로 차단되는 면에서 구현하기가 간단할 수 있다. 그러나, 하이 정도 크기의 음 진폭들은 종종 어떤 전극에 음 전압들을 보낼 필요가 있을 것이며 이것은 어떤 시스템들엔 쉽게 구현되지 않을 수도 있다. 택일적으로, 음 전압들을 사용하는 것을 피하기 위해 양 전압 진폭들이 사용될 수도 있다. 그러나, 양 진폭들에 의해 n채널 기반의 셀은 양 진폭들 동안 원하는 것보다 훨씬 강하게 턴 온 하게 될 것이며, 독출신호는 바람직한 DC 독출 상태들이 가해지고 있는 시간들 동안 적합하게 발현되지 않을 것이다. 이러한 문제를 극복하기 위해서, 트랜지스터 전류 경로에 어떤 다른 스위치로 양 진폭들 동안 셀 전류를 차단시켜야 한다. 도 6의 실시예의 NAND 구조에서, 동요 자극들이 선택된 워드라인에 인가될 수 있고, 이 경우 스위치는 현존의 드레인측 선택 게이트이거나, 소스측 선택 게이트이거나, 동일 세그먼트 내 비선택된 원드라인이거나, 이들이 조합일 수 있다. 도 4a-4d에서 이중 플로팅 게이트 소스측 주입(DFGSSI) 구조의 경우, 동요 자극들은 선택된 제어 게이트(조정(steering) 게이트라고도 함)에 인가될 수 있다. 이 경우 스위치는 선택 게이트(즉, 워드라인), 전송 게이트(한 쌍의 플로팅 게이트들 중 다른쪽 제어 게이트로서, 오버 드라이브 조정 게이트라고도 함), 혹은 이들 둘 다일 수 있다.어떤 주어진 구조에서, 전류 경로 내 존재하는 트랜지스터(들) 중 어느 것이든 언급된 스위치(들)로서 사용될 수 있고, 혹은 양 동요 자극들의 기간들 동안 디바이스 전류를 차단작업을 수행하도록 새로운 스위칭 트랜지스터(들)가 설계될 수 있다.

AC 동요 자극들을 전달하는 라인들의 RC 시정수, 혹은 ½CV²f 파워 요건들과 같은 제약이 존재할 수 있다. 예를 들면, 도 4a-4d의 실시예에서 DFGSSI 구조의 경우 섹터(512 바이트)의 내용을 읽기 위해서 고주파수로 수천의 제어 혹은 조정 게이트 라인들 이상이 업 다운 구동되어야 하며, 2진 탐색 독출의 매 검증단계에서 복수의 AC 사이클 동요 자극들을 구현하기 위해 상당량의 파워가 필요하다. 다음은 이러한 문제를 완화시키는 일부 방법들이다. 동요 자극들을 전달하는 라인들의 RC 시정수들은 폴리실리콘 라인들의 실리사이드화에 의해서, 혹은 통상적인 폴리실리콘 라인들을 금속 라인들로 바꿈으로써, 혹은 국부적인 라인 세그먼트화 길이들을 줄여 동요 자극들을 국부적인 세그먼트들에만 전달함으로써(해당 라인들에 용량적으로 결합하는 로컬 부스터 판들 혹은 부스터 라인들을 사용함) 감소될 수 있다. 잡음은 유효 통합기간이 DC 통합기간의 1/4로 짧아졌다고 해도 위의 방법에의해 감소될 수 있음을 알았다.

DC 독출 조건하에서, 문제의 트랩은 점유되거나 비어있을 수 있다. 간단하게 하기 위해서, 전자 트랩 및 근처의 채널의 준-페르미 레벨들이 DC 독출 조건 항서 일치되어 있는 경우를 고찰한다. 이 경우, 트랩은 평균 공공상태가 50%의 시간(즉, P_v=0.5)이고, 나머지 50%는(P_o=0.5) 점유상태이다. 또한, 터널링 저항은 평균 점유 수명이 τ_o= 1000㎲이게 하는 저항인 것으로 가정한다. 평균 공공 수명은 이들 가정 하에서는 τ_T= 1000㎲이 될 것이다. 그러므로, 동일 종류의 천이들 간 평균시간은 τ_T= 1000+1000㎲이고, 여기서 τ_T는 한 터닐링-인 발생부터 또 다른 터닐링-인 발생까지, 혹은 한 터널링-아웃 발생부터 또 다른 터널링-아웃 발생까지의 평균시간이다. 파울리 배타원리 때문에, 동일 트랩에 어떤 두 터널링-인 발생들 사이에 터널링-아웃이 발행하게 됨에 유의한다. DC 독출 통합시간을 10㎲이라 하면, 한 독출에서는 전자 트랩되고 또 다른 독출에서는 디-트랩됨을 볼 수 있다. DC 통합시간 내에 하나 혹은 그 이상의 터널링이 발생할 가능성은 꽤 낮다. 그러나, 또 다른 독출이 몇 초 후에 수행된다면, 이들 독출들의 결과들은 비-상관적이다. 따라서, 어떤 단일의 DC 통합기간 내에는 트랩상태에 상관이 크고(트랩의 단기간 메모리), 긴(τ_T에 비해) 중간에 개재된 지연들을 갖고 수행되는 독출들 간엔 서로간 상관성이 낮다.

독출 수행에 전혀 손실이 없게 진폭이 몇 볼트이고 기간이 1㎲ 미만인 사다리형 펄스의 플래시 메모리 셀의 제어 게이트 전압이 10회 변하는 AC 센싱의 경우를 고찰한다. 펄스들의 하이 전압 값은 듀티 사이클이 25%이기 때문에 하이 시간동안 전류가 로우 시간동안의 전류보다 4배가 되도록 DC 독출값보다 커야 한다. 펄스들의 로우 값은 매 로우 펄스 동안 거의 전자가 트랩을 비워둘 수 있게 할만큼충분히 낮아야 한다. 이에 따라 각 하이 시간 동안 트랩 상태는 이전 하이 시간 동안의 트랩상태와 무관하게 된다. 논의를 위해, 제어 게이트의 모든 1V는 점유 확률에 10배의 효과를 가질 것으로 가정한다. 따라서, DC 독출 조건하에서 P_o=0.5 및 P_v=0.5이면, 제어 게이트에 1 이상의 볼트로 P_o는 0.95가되고 PV는 0.05가 된다. 제어 게이트에 또 다른 볼트는 P_o= 0.995 및 P_v= 0.005의 확률들로 되게 할 것이다. 제어 게이트 전압이 DC 독출 조건으로부터 1V만큼 감소된다면, P_o는 0.05되고 P_v는 0.95이 된다. 트랩 내외로 터널링하는 특성들이 대칭이고 확률의 10 변화 당 1V라는 가정은 설명을 간단하게 하기 위해 도입한 것이다. 이러한 가정들의 유효성은 잡음 감축 기술의 효율에 영향을 미치지 않는다. 계면 상태 트랩들의 예에서, 관계된 페르미 레벨은 계면 상태 바로 밑의 채널 내 일 지점에서의 채널 페르미 레벨이다. 트랩 에너지 레벨이 페르미 레벨 미만이라면, 트랩은 대개는 점유되고, 가끔 비점유된다. 이러한 경우들에 있어서, DC 독출전류는 대부분의 시간엔 어떤 기본 값에 있고 이따금씩 짧은 기간의 업-스파이크들이 있다. 이와는 달리, 트랩 에너지 레벨이 페르미 레벨 이상일 때, 트랩은 대개는 비점유된 상태에 있고 가끔씩 점유된다. 이러한 경우들에 있어서, 전류는 대부분의 시간에 어떤 기본값에 있고 가끔씩 짧은 기간의 다운-스파이크들이 있다. 트랩핑(혹은 디-트랩핑)이 발생하기에 에너지 면에서 좋지 않을수록, 초기 디-트랩핑(혹은 트랩핑)된 상태의 수명이 길어진다. 트랩핑/디-트랩핑 발생전 총 시스템 에너지 E_i와 총 시스템 에너지 E_f간 차이 ΔE= (E_f-E_i) = (E_final-E_initial)가 이러한 발생의 확률을 결정짓는다. ΔE가 클수록, 천이가 덜 발생하게 되고, 에너지가 E_i인 초기 상태의 수명이 길어진다. ΔE가 음이면, 상태 E_i의 수명은 짧다.

ΔE 값이 더욱 음으로 될 때, E_i의 상태의 수명은 더욱 짧아진다. ΔE는 적어도 두 개의 성분들로 구성된다. 1) 천이 전과 천이 후 사이의 정전기적 에너지 차와, 2) 장벽의 두 측에 두 개의 서로 다른 전위들을 갖는 저항성 터널 장벽을 전자가 넘게 하기 위해 전원들에 의해 소비되는 일(work)이다. 예를 들면, ΔE의 정전기적 성분이 k_BT보다 훨씬 작으나, 터널링 저항 R_T가 크다면, 단위 시간 당 터널링되는 확률은 작으며 트랩된 상태 및 디-트랩된 상태의 수명은 둘 다 길다. 이러한 경우에, 장시간에 걸쳐, 전류는, 트랩의 터널링 저항에 따라 두 개의 값들 간 천이들이 빈번한지 아니면 드문지에 따라 대략 절반의 시간동안엔 어떤 하이 값에 있고, 다른 절반의 시간동안엔 어떤 로우 값에 있다.

본 실시예의 잡음 감소 기술로 돌아가서, 교류신호는 정현, 사각, 삼각, 및 사다리형으로 한정되는 것은 아니나 이들을 포함하는 다양한 서로 다른 파형 형상들을 취할 수 있다. 셀의 응답은 비선형이기 때문에, 단자에 인가되는 전압의 조합된 주기적 및 비주기적 부분들은 DC 부분하고만 동일한 평균값을 갖지 않을 수도 있다. 예를 들면, 도 3은 비주기적 전압(V_aper)과 함께 게이트에 인가되는 주기적 교란(V_per)의 예를 개략적으로 도시한 것이다. 조합된 파형(307)은 AC 부분은 없는동일한 데이터 상태를 측정하는데 사용하게 되는 레벨(313)에 관하여 대칭이 아닐 수도 있다. 피크들의 효과는 이들이 너무 크다면 포화하지 않을 수 있으므로, 조합된 파형은 극 피크들에서 충분히 크고 낮도록 배열된다. 또한, 주기적 부분의 정수 개의 사이클들을 사용할 필요는 없다. 측정할 대상이며 원하는 효과를 달성하는 소정의 상태를 파형이 재현할 수 있는 한, 이 파형이 사용될 수 있다.

원하는 트랩핑/디-트랩핑을 달성하기 위해서, 본 실시예들은 주 효과가 사이클의 바텀 및 탑에 있을 때 독출들간에 상관이 없게 하기 위해 50% 듀티 사이클의 파형을 사용한다. 이 때문에, 정사각 혹은 사다리형 파는 정현 혹은 삼각 파형에 비해 피크 레벨들에서 보다 큰 부분의 듀티 사이클을 갖기 때문에 이들 파를 사용하는 것이 바람직하다. 정사각 파형은 피크 값들을 최대가 되게 할지라도, 실제로 정사각 파형은, 특히 하이 끝에서, 재현성 면에서 바람직하지 못한 영향을 미칠 수 있는 오버슈트(깁스 현상)가 나타난다. 결국, 사다리꼴 파형이 가장 나은 절충안이다.

도 3이 설명의 목적으로 게이트에 인가되는 자극을 도시한 것이지만, 다른 실시예들은 또 다른 단자에 자극을 인가할 수도 있다. 도 2c에 도시된 바와 같이, 트랩에 전압 레벨은 터널 정션의 각 측에 두 도전 실체들 중 하나에 우선하여 전달할 수 있는, 셀의 단자들 중 어느 하나의 전압의 일 부분을 변경시킴으로써 영향을 받을 수 있다. 예를 들면, 기판에 인가하여, 자극이 많은 셀들에 동시에 인가되게 하고, 또한 게이트에 인가되는 독출 전압들과의 간섭을 회피한다. 다양한 셀 실시예들에 대해 다른 예들을 이하 논한다.

다양한 전압들을 설정하는 회로들은 회로 어레이 내 주변 요소들을 형성하는 디코더들 및 회로 구동기들의 일부가 될 것이다. 이들은 위의 참조로 포함된 미국특허 5,172,338 및 5,272,669 및 여기 참조로 포함시키는 미국특허 5,712,180 및 6,103,573와 2000년 2월 17일에 출원된 미국특허출원번호 09/505,555 및 2000년 9월 22일에 출원된 09/667,344에 보다 상세히 기술되어 있고, 복수 플로팅 게이트 실시예에 관련하여 이하 언급한다.

저장유닛의 상태는 다수의 서로 다른 파라미터들을 사용하여 판정될 수 있다. 위의 예에서, 셀의 저장된 전하 레벨의 판정은, 고정된 바이어스 조건을 사용하여, 전도 크기가 감지되는 전류 센싱에 의해 수행될 수 있다. 또 다르게는, 이러한 판정은 가변 조정 게이트 바이어스 조건을 사용하여, 이러한 전도 발생을 감지하는, 임계전압 센싱을 통해 행해질 수 있다.

대안으로, 판정은 동적으로 유지된(예를 들면, 프리차지된 캐패시터) 센스 노드의 방전율을 셀의 전하 레벨로 결정된 구동기 강도로 제어되게 함으로써 동적으로 수행될 수도 있을 것이다. 소정의 방전레벨에 도달하는 시간을 감지함으로써, 저장된 전하 레벨이 판정된다. 이 경우, 셀의 상태를 나타내는 파라미터는 시간이다. 이 방식은 참조로 여기 포함시키는 미국특허 6,222,762, 및 위의 참조에 포함된 "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices" 명칭의 미국특허 출원에 기재되어 있다. 또 다른 택일적 기술은 위에 포함된 미국특허 6,044,109에 기재된 방식인, 파라미터로서 주파수를 사용하여 저장유닛의 상태를 판정한다.

전류 센싱 방법들은 위의 참조문헌에 포함된 미국특허 5,172,338 및 참조문헌에 포함시키는 미국특허 출원번호 08/910,947에 보다 상세히 기술되어 있고, 이하 기술되는 여러 실시예들에 채용될 수 있다. 그러나, 다음 설명의 대다수는 임계전압(V_th) 센싱방법(또 다르게는 전압 마진(voltage margining)이라 함)이 센싱 분해능을 향상시키며, 대량의 병행 독출동작들에 연관된 전류, 따라서 전력을 낮게 유지하며 하이 비트라인 저항에 대한 취약성을 최소로 하므로, 이 방법을 사용한다. V_th센싱 또는 전압 마진 방법은 미국특허 6,222,762에 보다 상세히 기술되어 있다. 주어진 게이트 전압에 응하여 고정된 드레인 전압에서 소스의 전압을 감시하는, 전압센싱의 또 다른 기술은, 예를 들면, 위의 참조문헌으로 포함된 미국특허출원 09/671,793에 기술된 소스 폴러워 기술이다.

셀의 상태를 알아내기 위해 2진 탐색기술, 혹은 슬로우 선형 탐색기술이 채용될 수도 있다. 이러한 방식들에서 독출동작은 몇 개의 검증동작들로 구성될 것이다. 각각의 검증동작은 어떤 DC 제어 게이트 전압을 셀에 인가하고, 인가된 제어 게이트 전압값에서 셀이 온 또는 오프하는지를 체크하는 것으로 구성된다. 합리적으로 선택된 제어 게이트 값들에서 행해지는 다수의 이러한 검증 동작들은 독출동작을 포함할 것이다. 각각의 검증은 다수의 서로 다른 방법들, 이를테면 전류 센싱 대 전압 센싱, 동적 센싱 대 정적 센싱, 및 트립(trip) 시간 센싱 대 고정된 시간 센싱으로 행해질 수 있다. 대부분의 이들 다양한 방식들은 앞에서 다루었다. 동적-고정-시간-센싱은 다음과 같은 일련의 단계들로 구성될 것이다. 1) 원하는전압을 제어 게이트에 인가하고 이를 센싱을 마칠 때까지 그 전압에 유지한다. 2) 비트라인을 고정된 전압에 프리-차지한다. 3) 셀 전류가 비트라인 전압으로 되게 비트라인을 릴리즈(release)한다. 4) 릴리즈를 행한 후 일정시간 후에, 사전에 지정된 값 위 혹은 아래의 비트라인 전압에 근거하여 셀의 상태로 래치한다. 5) 제어 게이트 전압은 이의 대기상태 값으로 되돌아오거나 또 다른 검증 동작을 위해 다음 원하는 값으로 할 수 있다.

일 실시예에서, 독출동작의 각각의 검증단계는 사전조정이라 할 수 있는, 단일 펄스 동요 자극, 혹은 통합 시작 바로 전에 복수의 동요 자극 펄스들이 선행될 수 있다. 또 다르게는, 혹은 추가적으로, 복수의 동요 자극 펄스들은 통합시간 동안에 인가될 수도 있다. 사전조정은 그 자체만으로 다음과 같은 잇점을 가질 수 있다. 단일의 하향 사전조정 전압 펄스는 대부분의 트랩들을 이들의 공공상태로 설정시켜 놓을 수 있다. 대다수의 트랩들을, DC 독출 상태 하에서 이들의 공공 상태 수명들을 이들의 점유 상태 수명보다 길어지게, 혹은 통합시간과 비슷하거나 이보다 길게 되게 하려면, 음으로 가는 사전조정 펄스(들)가 전체에 걸친 잡음 감소 효과를 나타낼 수 있다. 이것은 어떤 절연물질들, 및 어떤 전형적인 DC 독출 상태에선 그 경우가 될 수 있다. 대다수의 트랩들을 DC 독출 상태 하에서 이들의 점유된 상태의 수명이 이들의 공공 상태 수명보다 길어지게 하고 통합시간과 비슷하거나 그보다 길어지게 하려면, 양으로 가는 사전조정 펄스(들)이 전체에 걸친 잡음 감소 효과를 나타낼 수 있다. 이것은 어떤 절연물질들, 및 어떤 전형적인 DC 독출 상태들에선 그 경우가 될 수 있다.

어떤 경우에 물질이 음으로 가는 사전조정 펄스들만 선호하는 경향이 있긴 하나, 언제나 규칙엔 많은 예외가 존재한다. 반면, 충분히 강한 양으로 가는 사전조정 펄스(들)은 프로그래밍 펄스 직후 제1 검증의 이력 상태들의 재생성에 장시간이 걸릴 수 있으므로 전반적인 잡음 감소 효과를 가질 수 있다. 여러 가지 트랩들이 서로 다른 단기간의 기생적 메모리들을 취한다는 것을 알고 있으므로, 마지막 프로그래밍 펄스 후 제1 검증 바로 전의 단기간 이력 상태들을 적어도 부분적으로 다시 만들어내는 능력은 잡음을 감소시킬 수도 있다. 다양한 공정 기술들에 의한 한 범위의 트랜지스터들에 대한 측정들로부터, 사전조정은 유효성에 한계가 있음이 알게 되었고 잡음을 감소시키는 가장 효과적인 방법은 각 측정이 복수의 독립 서브-측정들의 평균이 되게 각 측정 동안 복수의 비-상관 펄스들을 적용하는 것이다. 각 측정 내 포함된 독립 서브-측정 수가 많을수록, 측정에 연관된 잡음이 낮아진다. 전수한 바와 같이, N이 각 측정을 포함하는 서브-측정 수라 하면, 잡음은 1/√N 팩터만큼 감소된다. N=9일 때 트랜지스터의 VTH 측정에서의 잡음의 진폭은 중심극한정리에 근거해서 3 팩터만큼 감소될 수 있다. 10 팩터 잡음 감소가 요구된다면, N은 100의 값으로 증가되어야 할 것이다. 알 수 있는 바와 같이, 이러한 잡음 감소 방법은 어떤 실시예들에는 소비되는 에너지, 및 모든 이들 독립 측정들을 수행하는데 요하는 시간 면에서 비용이 더 들 수 있다. 이를 완화시키는 한 방법은 2진 탐색 독출의 보다 감응적 검증 단계들에만 동요 자극들을 인가하는 것이다.

재독출 아이디어에 근거한 택일적 실시예는 다음과 같다. 많은 기술들은 예를 들면 한 섹트의 메모리 독출에서 에러를 알리기 위해 에러 제어 코딩(ECC)에 의존한다. 동요 자극들은 섹터 독출의 첫 번째 시도에서 에러들이 너무 많이 내어 진행중에 정정할 수 없거나 전해 정정할 수 없게 된 후에 섹터 재독출시에만 행해질 수도 있을 것이다. 대안으로, 섹터를 어떤 2회의 독출들 사이에 단일의 비-상관 펄스가 인가될 수 있다. 이런 식으로 동일 섹터를 다수회 독출을 수행한 후에, 잡음 셀들은 상태들이 독출마다 달라지는 것들로서 확인될 수 있다. 잡음 셀들의 어드레스를 확인함으로써 다음의 두 방법들로 데이터를 복구할 수 있다. 1) 잡음 셀 어드레스들을 알고 있을 때, ECC 능력들은 요구되는 에러 정정 레벨을 줄이고 이들 능력들을 에러 검출로 돌림으로써 극적으로 증가될 수 있다. 2) 잡음 셀들의 이웃한 데이터 상태들의 서로 다른 조합들을, ECC가 에러들을 전혀 보이지 않을 때까지 ECC 엔진에 제공할 수 있다. 메모리 셀의 상태들을 계조화함으로써, 어떤 상태에 이웃한 상태들을 정확히 1비트만큼 그 상태와 다르게 할 수 있게 되고, 이에 따라 셀 잡음에 의해 야기될 수 있는 가장 가까운 이웃 상태의 천이들에 기인한 ECC에의 부담이 더욱 경감된다.

배경설명에서 인용된 종래기술에서(예를 들면, 참조문헌[8], [9], [10], [11] 참조), 이들 인용된 참조문헌 어느 것도 메모리 시스템들에 사용하기 위한 실제적인 잡음 감소 기술을 제시하지 않을지라도, MOS 트랜지스터에 인가되는 전압을 강 반전과 축적 간을 순환함으로써 강 반전에서 관찰되는 1/f 잡음을 줄일 수 있다. 또한, 본 발명의 여러 가지 면들은 다수의 부가적으로 이 기술을 더욱 확장시킨다. 1) 반전에서 축적으로 순환한다는 것은 동요 자극들로서 인가될 수 있는 가능한 다양한 전압 크기들 및 방향들의 일부일 뿐이다. 2) 가변전압은 동요 자극들의 단지 한 형태일 뿐이다. 3) 어떠한 구체적이고 실제적인 잡음 감소 기술도 종래 기술에 나타나 있지 않은 반면, 본 발명은 이들 및 많은 다른 새로운 생각해 낸 것들을 예를 들면 비휘발성 메모리들에서 실제적이게 하는 다양한 상세한 기술들을 제공한다. 4) 종래 기술의 어느 것에서도, 단일 통합시간 동안 복수의 동요 자극들을 사용함으로써 가장 강력한 잡음 감소 효과를 달성할 수 있는 생각을 발견할 수 없다. 5) 종래기술 어느 것에서도 복수의 동요 자극들의 효율을 설명하는 중심극한정리의 언급이 전혀 없다. 종래기술을 넘은 본 발명의 진보는 다양한 구현들에서 명시된 바와 같이, 임의의 종류의 동요로의 일반화, 다수의 서브-측정들을 평균화하는 대가로 잡음을 무한히 감소시키는 중심극한정리의 이용, 축적과 반전 간을 순환할 뿐만 아니라 게이트를 DC동작 전압과 어떤 다른 값(고 혹은 저) 간에 순환시키는 것으로 일반화, 게이트만이 아니라 디바이스의 어떤 단자를 순환시키는 것으로의 일반화, 단지 MOSFET들과는 대향되는 임의의 종류의 전자 디바이스로의 일반화를 포함한다.

바람직한 실시예는 로우 시간, 상승 시간, 하이 시간, 하강 시간이 각각 파형 기간의 1/4인 사다리형 파형을 사용한다. 신호의 진폭이 클수록, 잡음을 억압하는 이의 능력이 커진다. 하이 레벨의 신호는 트랜지스터의 V_TH에 의해 정해지고, 트랜지스터를 이의 데이터 상태와 완전히 무관하게 만드는, 통합기간 동안 AC 신호가 인가되면 V_TH를 훨씬 초과할 수 없다.

로우 값이 DC 독출값이고 하이 값이 훨씬 큰 복수의 펄스들을 사용하는 또다른 실시예는 단일 통합시간 내에 인가될 수 있다. 이것은 NOR 구조 내 별도의 선택 게이트와 같은, 셀 전류의 경로에 또 다른 게이팅 요소의 존재를 요한다. 게이트 전압이 셀의 V_TH이상의 전압으로 구동될 때 게이팅 요소를 차단하지 않는다면 과잉으로 되는 셀 전류를 중지시키기 위해 이 게이팅 요소를 차단해야 한다. NAND 구조에서, 이 게이팅 요소는 선택된 NAND 스트링, 소스 선택 트랜지스터, 혹은 드레인(비트라인) 선택 트랜지스터 내 비선택된 워드라인일 수 있다. 도 4a-d의 이중 플로팅 게이트 실시예에서, 게이팅 요소는 저장유닛 혹은 선택 게이트 내 비선택된 플로팅 게이트의 제어(즉, 조정) 게이트일 수 있다.

이 기술은 센싱 전 및 센싱 동안 시스템을 조용하게 함으로써 잡음을 감소시키는 종래기술에서의 일반적인 관행에서 일탈된 것이다. 이 기술로, 각 센싱기간 동안 하이 레벨의 작용이 항시 재현될 수 있거나, 연관된 자극들의 기간이 통합시간보다 훨씬 짧은 한, 이러한 작용이 가능하게 하여 잇점이 있게 한다. 일시적 신호가 통합기간에 재현가능하게 동기화될 수 있다면, 신호의 기간은 통합시간과 비슷하게 되게 넓힐 수 있다. 동기화에 의해서, 통합시간 동안 퍼센트 하이 기간은 여러 가지 통합기간들에 걸쳐 일정하게 될 수 있다. AC 신호들을 트랜지스터의 게이트 혹은 기판에 인가하는 것이 잡음을 현저히 감소시킬 수 있음을 알았다. 통합기간에 동기화되는 AC 파형들로, 통합기간 당 한 사이클조차 대부분의 경우 잡음을 현저기 감소키켰다.

지금까지 이 논의는 도 2a 및 도 2b의 일반적인 플로팅 게이트 셀을 사용하는 실시예에 기초하였으나, 본 발명의 여러 가지 면들이 특정하게 셀 유형에 의존하지 않으므로 다른 구성의 셀들에 보다 일반적으로 적용될 수도 있다. 예를 들면, 제어 게이트에 더하여 선택 게이트를 포함하는(예를 들면, DFGSSI 구조) EEPROM 셀들이 있다. 특히, 선택 게이트를 포함한 또 다른 실시예는 복수의 플로팅 게이트 구조의 셀을 사용한다. 이러한 구조의 비휘발성 메모리 셀들은 여기 참조로 포함시키는, 미국특허 5,712,180 및 6,103,573과 2000년 2월 17일에 출원된 미국특허출원번호 09/505,555 및 2000년 9월 22일에 출원한 09/667,344에 기재되어 있다. 도 4a-d는 미국특허 5,712,180에로부터 채택된 것이고 이러한 셀을 도시한 것이다.

도 4a 및 도 4b는 복수의 플로팅 게이트들을 구비한 메모리 저장유닛의 일 실시예의 평면도 및 단면도이다. 도 4b의 단면도로 도시된 바와 같이, 셀의 채널은 비트라인들 BL1(711), BL2(712)의 두 소스/드레인 영역들 사이에 형성된다. 채널은 3개의 영역, 즉 좌측의 플로팅 게이트 FGL12(781) 및 좌측 제어 게이트 CGL2(771) 밑의 좌측 플로팅 게이트 채널(761), 우측 플로팅 게이트 FGR12(783) 및 우측 제어 게이트 CGR2(773) 밑의 우측 플로팅 게이트 채널(763), 및 이들 사이에 있는, 선택 트랜지스터 T12(772) 밑의 선택 채널(762)로 세분된다.

도 4a에 도시된 바와 같이, 이 구조에서 SG1(720)와 같은 워드라인들은 어레이를 형성하기 위해 BL1(711) 및 BL2(712)와 같은 비트라인들을 가로지른다. 어레이 내 메모리 셀 위치들은 이들 라인들의 교점에 의해 정의되는데, 예를 들면 선택 트랜지스터 T12(772)를 가진 도 4b의 셀은 BL1(711)와 BL2(712) 사이의 워드라인들SG1(720)을 따라 놓여있다. 그러나, 제어 게이트들은 통상의 구조들에서처럼 행들을 따르는 것이 아니라, 비트라인들에 나타난 열들을 따라 접속된다. 이에 따라, 전압을 제어 게이트 라인 CGL2(771)에 인가함으로써, 이 전압은 트랜지스터 T12(772)를 포함하는 셀의 게이트에만 인가되는 것이 아니라, 비트라인들 BL1(771)와 BL2(712) 사이의 열 내 모들 셀들의 좌측 제어 게이트들에도 인가된다. 도 4c는 도 4a 및 도 3b와 같은 메모리 셀들의 어레이의 일 실시예를 도시한 회로도로서, 도 4c는 이들 메모리 셀들의 등가 회로이다. 셀의 플로팅 게이트들(781, 783)은 독립적으로 프로그램되고 독출될 수 있다. 셀과 같은 동작에 관한 보다 상세한 것은 위의 참조문헌에 포함된 참조문헌들에 제공되어 있다.

도 4a-c의 셀에서, 계면 상태 트랩들은 기판-유전체 계면의 채널 혹은 그 근처를 따르는 임의의 곳에 있을 수 있다. 이것은 도 4b의 지점(799)에서처럼, 플로팅 게이트들 중 어느 하나 밑에 혹은 선택 게이트 밑에, 혹은 게이트들 간 갭들 내에 있을 수 있다. 지점은 기판뿐만 아니라 도 4c의 모든 단자들에 다양한 세기로 용량적으로 결합될 것이다. 자극 외에, 제어(조정) 게이트들, 소스, 드레인, 및 기판의 레벨을 변경시킴으로써, 선택 게이트의 도입은 일시적 자극이 인가될 수 있는 또 다른 단자를 제공한다. 선택 게이트에 직접 용량성 결합은 선택 게이트 밑의 선택 채널 영역 내 트랩 지점들에서 가장 강할 것이지만, 그러나 프린지 필드 결합을 통해서 아울러 선택 게이트(도 4c에서 C_31L및 C_31R)에 용량적으로 결합하게 되는 플로팅 게이트에 트랩 지점의 결합을 통해서, 플로팅 게이트 채널 내 트랩 지점들에도 영향을 미칠 것이다. 이것은 선택 트랜지스터를 포함하는 단일 플로팅 게이트 저장 디바이스들에서도 그러하다.

도 4a-c의 셀들은 도 4d에 도시된 것과 같은 어레이로 배열된다. 본 실시예는 AC 사다리형 신호를, 선택 게이트들(예를 들면 772)에 접속된 워드라인들(예를 들면 720에) 인가하건, 아니면 AC 신호를 제어(조정) 게이트들(771, 773) 대신 기판에 인가한다. 로우 값 0V에서 하이 값 6V로 선택 게이트 전압의 변조는 어떤 셀들에서 잡음 감소에 영향을 미치는 것으로 발견되었다.

720과 같은 워드라인들에 AC 신호를 가하는 것은 몇 가지 잇점을 갖는다. 동시에 독출되는 수백 내지 수천 개의 셀들을 포함할 수 있는, 독출되는 각각의 섹터에 있어서, 단지 하나의 워드라인만이 구동될 필요가 있다. 플로팅 게이트들(예를 들면, 771 혹은 773과 같은 "조정 라인들")의 열에 접속된 라인들을 구동하는 주기적 신호의 경우에, 동시에 독출되는 모든 셀들의 조정 라인들은 동시에 업 다운 구동되어야 한다. 이것은 각 라인마다 (½ CV²f)의 전력 소비를 초래하고, 여기서 f는 주기적 신호의 주파수이고, V는 이의 진폭, C는 라인의 총 정전용량이다. 이에 따라 전력 소비는 AC 구동되는 제어(조정) 게이트들의 경우 크게 된다. 또한, 이것은 동일 조정 라인들 상의 모든 비선택된 셀들을 전위 교란 상태들에 노출시킬 것이다.

도 4a-4d에서, 일시적 자극들을 워드라인을 통해 공급함으로써 선택 게이트를 구동하는 또 다른 잇점은 전형적인 독출 혹은 검증 과정에서, 워드라인의 통상적인 동작전압이 일반적으로, 독출되는 셀 데이터와 무관하게, 예를 들면 5V의 어던 고정된 값이라는 것이다. 이것은 고정된 하이(6V) 및 로우(0V) 값들의 6V 진폭을 가진 신호를 인가할 수 있게 한다. 한편, 제어 게이트 독출전압은 위의 참조문헌에 포함된 것들에 기술된 것들과 같은, 많은 독출 기술들에 의존하는 데이터(상태)이다. 로우 제어 게이트 임계를 가진 상태들에 있어서, 하이 진폭 AC 신호에 의해 신호의 로우 값은 음이 된다. 이것은 많은 디바이스들에선 구현하기가 어려울 수 있어 교란들을 야기할 수도 있을 것이다. 또한 독출과정의 통합기간 동안 제어(조정) 게이트들의 일시적 자극하는 따른 회로 설계에 관계된 문제들이 있어, 센싱(통합) 시간 동안 선택 게이트 자극 구현이 더 간단해지게 할 수도 있을 것이다.

메모리 셀들을 독출하는 방법들은 위의 참조문헌에 포함되어 있고, 이들 출원들에 포함된 참조문헌에 있는, 2000년 9월 27일에 출원된, 미국특허출원 09/671,793 및 2001년 11월 20일에 출원된 "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices" 명칭의 특허출원에 기재되어 있다.

독출동작의 일부로서이든 아니면 프로그램 동작의 검증단계의 일부로서이든, 비휘발성 메모리 셀을 센싱함에 있어서는 몇가지 단계들이 있게 될 것이다. 이들은 셀의 데이터 내용이 감지 혹은 측정되게 적합하게 바이어스되도록 셀에 전압들을 인가한 후 셀의 상태에 관계된 파라미터를 측정하는 통합기간이 이어진다. EEPROM 셀에서, 파라미터는 대개는 전압 혹은 소스-드레인 전류이지만, 그러나 셀의 상태에 의해 지배되는 시간 혹은 주파수일 수도 있다. 이러한 특정 과정의 센스 전압들을 위한 일 실시예의 예를 도 5a에 개략적으로 도시하였다.

도 5a는 메모리 어레이의 비트라인, 예를 들면 도 4d에서 BL1(711)의 전압 레벨을 도시한 것이다. 제1 단계는 셀들의 게이트 전압들을 설정한다. 제2 단계에서, 독출할 셀들의 비트라인들은 소정의 레벨까지 충전된다. 통합시간은 비트라인이 셀을 통해 방전하고 전압레벨이 셀의 상태에 따른 레이트로 감소할 때, 시간 t=0에서 시작하는 제3 단계이다. 시간 t=t' 후에, 비트 라인의 전압레벨은 기준레벨(V_ref)을 기준으로 측정된다. 전압이 라인(501)에서처럼 V_ref이상이면, 셀은 오프 상태에 있는 것으로 간주된다. 전압이 라인(503)에서처럼, V_ref미만이면, 셀은 온 상태에 있고 결국 제어 게이트의 전압은 셀의 임계 전압 이상인 것으로 간주된다.

잡음의 포함으로 도 5b에 도시된 바와 같이 이 상황을 복잡하게 한다. 도 5b는 도 5a의 통합부분만을 도시한 것이지만, 감쇄 라인들(501, 503)에 잡음이 포함된 것을 도시한 것이다. 두 라인들이 보이는 바와 같이, 잡음에 기인한 변동들은 잘못 독출하게 것으로 될 방향으로 변동이 있다면 시간 t'에서 오류 독출을 야기할 수 있다. 라인들(501, 503)이 시간에 따라 벌어지기 때문에, 통합시간을 증가시키는 것은 더 크게 떨어지게 할 것이지만 독출시간들은 더욱 느려지게 된다. 또한, t'를 늘릴 수 있는 범위는 전압들이 결국엔 완전히 없어질 것이기 때문에 한계가 있다. "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices" 명칭의 특허출원에 기재된 바와 같은, 또 다른 택일적 방법을 도 5c에 도시하였다. 이 다른 예에서, 셀은 트립 점 레벨 V_ref이 제2 단계의 프리차지 레벨과동일한 값에 있도록 바이어스된다. 이에 따라, 두 라인들이 완전히 사라짐이 없이 오프 상태(501)는 시간에 따라 온 상태(503)로부터 계속 벌어지게 된다. 온 상태는 소정의 충분한 통합시간에 사라질 것이며, 오프 상태는 소정의 충분한 통합시간에 완전히 나타날 것이다.

도 5a-c에 관하여 기술된 과정은 많은 독출 기술들 중 단지 하나이다. 셀을 독출하는데 사용되는 기술에 따라, 센싱의 제2 프리차징 단계는 제1 단계와 조합될 수 있다. 또한, 측정되는 파라미터 및 측정 방법 모두 기술들마다 다르다. 예를 들면, 위의 참조문헌에 포함된 미국특허 6,044,019의 기술에서, 측정된 파라미터는 통합기간동안 축적된 전류의 총량을 나타내는 주파수이다.

본 발명의 기술들은 이들 독출 기술들 중 어느 하나와 함께 많은 서로 다른 방법들로 구현될 수 있다. 예를 들면, 한 세트의 실시예들에서, 단일 혹은 주기적 자극들은 셀의 상태가 통합단계 시작에 앞서 랜덤화되도록 독출 과정의 앞선 단계들 중 한 단계에서 가해질 수 있다. 이것은 게이트 전압들을 설정하기에 앞서, 혹은 게이트 전압들이 설정되고 있는 동안, 혹은 프리차지 단계 동안, 혹은 이들의 조합 중 어느 하나에서 행해질 수도 있을 것이다. 통합단계는 일시적 자극에 동시에 드러냄이 없이 실행될 수 있다.

또 다른 한 세트의 실시예들에서, 자극은 전 단계에서 t=0(도 5a-도 5c에 주어진 바와 같은) 전에 시작하여 통합단계로 계속하거나 t=0와 t' 사이 전체에 걸쳐 자극들이 가하지게 하여, 실제 통합단계 동안에 인가된다. 어떤 경우에, 통합기간 내에 전체에 걸쳐 자극들을 포함하는 것은 교란을 야기하는 것을 용이하게 할 수있다. 예를 들면, 도 4a-d에 관하여 기술된 트윈 플로팅 게이트 셀에서, 채널 턴 온과 차단 상태들 사이에 주기적 전압 발진은, 통합기간에 흐르는 총 전류를 측정하는 기간인, 소정 수의 사이클들, 예를 들면 n 동안 선택 게이트(772)에 인가될 수도 있을 것이다. 이에 따라 독출값은 보다 짧은 기간인 N 독립 서브-독출 값들의 통합에 대응하게 되고, 따라서 주기적 전압 방식의 채널 턴 온 간격들은 DC 독출 상태와 부합한다.

플로팅 게이트 메모리 셀들의 또 다른 구성은 여기 참조로 포함시키는, 2001년 6월 27일에 출원된 미국특허출원 09/893,277에 기술된 바와 같은 NAND 구조이다. 이 출원으로부터 채택된 NAND 어레이를 도 6에 도시하였다. 이 도면은 이 예에서 비트라인들(BL0 내지 BLN)을 형성하도록 한 쌍의 선택 트랜지스터들 간에 접속된 4개의 메모리 셀들의 열들을 도시한 것이다. 라인들(SGD_i, SGS_i)은 각 열의 드레인 및 소스 선택 트랜지스터들에 각각 접속되고, 각 행에 메모리 셀들의 제어 게이트들은 소정의 워드라인(WL_i)을 따라 접속된다. 예를 들면, 열 1에 셀(601)을 독출하기 위해서, 비트라인(BL1)은 레벨(V_BL)로 프리차지되고, 선택 트랜지스터들 및 비선택된 워드라인들은 601 이외의 열 1 내 모든 트랜지스터들을 턴 온 시키기에 충분한 통과 전압 V_pass로 설정되고, 선택된 워드라인(WL1_i)는 (여기서는 데이터에 따른) 독출 전압(V_WL)에 설정된다. 이어서 비트라인(BL1)은 저장요소(601)의 데이터 내용에 의해 결정된 레이트로 방전한다.

신호의 진폭이 클수록, 잡음을 억제하는 능력이 커진다. 신호의 하이 레벨은 트랜지스터의 V_TH에 의해 정해지고 일시적 자극이 통합기간 동안 인가된다면 이로 인해 트랜지스터의 데이터 상태와 관계없이 이 트랜지스터가 완전히 온 하게 되므로 이럴 경우 V_TH를 훨씬 초과할 수 없다. 이 제약은 전술한 바와 같이 V_TH를 초과하는 자극들의 적용동안 전류의 경로 내 트랜지스터를 독립적으로 차단시킴으로써 개선될 수 있다. 제1 세트의 실시예들은 DC 독출값인 로우값과 훨씬 큰 하이 값이 단일 통합시간 내에 인가될 수 있는 펄스들을 사용한다. 이 게이팅 요소를 차단하지 않는다면 게이트 전압이 셀의 V_TH이상으로 구동될 때 항시 전류 셀을 초과되는 것을 중지시키기 위해서 이 게이팅 요소를 차단해야 한다. 이 게이팅 요소는 열의 NAND 스트링 내 비선택된 워드라인, 소스 선택 트랜지스터, 혹은 드레인(비트라인) 선택 트랜지스터일 수 있다. 이것을 도 7a 및 도 7b에 도시하였다.

도 7a는 전압(V_LW)인, 단일 워드라인에 인가되는 단일 사다리형 펄스로 구성되는 일시적 자극을 도시한 것이다. 선택된 워드라인은 자극이 스트레스 기간 동안 인가되는 상태에서, 프리차지 및 신호 발현 단계들 동안 정규 독출 값에 유지된다. 펄스는 8V의 전형적인 값에 도달하고, 이 값에 의해서 워드라인 상의 선택된 트랜지스터를 완전히 턴 온 시켜 이 트랜지스터에 저장된 데이터 상태에 관계없이 비트라인을 신소하게 방전시키게 될 것이다. 이를 방지하기 위해서, 파형(V_pass)이 열 내 다른 트랜지스터들 중 하나에 인가된다. 이 다른 트랜지스터를 스트레스 기간 동안 실질적으로 이의 임계값 미만의 전압으로 취하게 함으로써, 턴 오프 되고비트라인 전하는 유지된다. 이 다른 트랜지스터들은 표준 통과 값, 여기서는 5V에 유지될 수 있다. 비트라인(V_BL) 상의 결과적인 전압을 맨 위에 파형으로 도시하였다. 이것은 초기에는 이 예에서 0.8V의 값에 프리차지되고, 이 시점에서 이것은 선택된 셀의 상태와 비트라인의 독출값 간 관계에 의해 결정되는 레이트로 감쇄하기 시작한다. 이어서 V_pass는 로우로 취해져서, VBL은 일정상태로 유지하게 되고, 반면 V_WL에는 8V의 스트레스가 가해진다. 이어서, 선택된 워드라인은 이의 독출값으로 되돌아가게 되고, V_pass는 5V로 환원되며, 파라미터 갓이 t'에서 래치될 때까지 계속해서 신호가 발현하게 된다.

도 7b는 독출 전압 이상의 복수의 펄스들이 워드라인에 인가되는 것을 제외하곤, 도 7a와 유사하다. V_pass내 대응하는 한 세트의 딥(dip)들은 이들 펄스들이 인가되는 동안 V_BL의 레벨을 유지하는데 사용된다. 비트라인의 결과적인 거동은 V_pass가 0V에 있을 때 한 세트의 평탄한 테라스 부분에 의해 V_BL의 감쇄가 꺽이게 되는 것으로 구성된다.

도 7c는 대안의 한 세트의 실시예들의 예를 도시한 것이다. 이 경우, 선택 트랜지스터들 및 비선택된 워드라인들 전부는 V_pass의 일정값으로 보인 바와 같이, 여기서는 5V인 일정한 통과 값에 유지된다. 선택된 워드라인에 자극은 예를 들면 -6V로 낮춘 독출값으로부터 V_WL을 취한 일련의 펄스들이다. 이전처럼, 결과적인 V_BL파형은 펄스들이 있는 동안 평탄하게 유지되나, 자극은 필요한 자극 전압을 인가하는 것과 전도(conduction) 차단을 행하므로 어떠한 추가의 V_pass신호도 필요하지 않다.

지금까지의 설명은 메모리 디바이스를 위한 EEPROM 셀들을 사용한 실시예들에 중점을 두었지만, 자기 및 광학 매체를 포함하여, 유사하게 영향을 미칠 수 있는 잡음원들이 문제가 되는 다른 실시예들에도 적용될 수 있다. 이 발명은, 서브 0.1㎛ 트랜지스터들, 단전자 트랜지스터들, 유기/탄소 기반 나노-트랜지스터들, 및 분자 트랜지스터들로 한정되는 것은 아니나 이들을 포함하여, 모든 유형들의 디바이스/트랜지스터 센싱에 이르는 광범위하게 적용될 수 있다. 예를 들면, 여기 참조로 포함시키는, Eitan의 미국특허 5,768,192 및 Sato 등의 미국특허 4,630,086에 각각 기재된 것들과 같은 NROM 및 MOS 셀들, 혹은 Galagher 등의 미국특허 5,991,193 및 Shimize 등의 미국특허 5,892,706에 각각 기재된 것들과 같은 자기 RAM 및 FAM 셀들은 이 발명으로 잇점을 취할 수도 있을 것이다. 이들 다른 유형들의 저장요소들에 있어서, 요소의 상태를 반영하는 파라미터를 판정하는 특별한 메카닉스는 다를 수 있고, 예를 들면 자기 특성들은 자기 매체에서 측정될 것이고, 광학 특성들은 CD-ROM 혹은 이외 다른 광학 매체에서 측정될 것이지만, 그러나 결과적인 과정은 위의 예들로부터 쉽게 따라 할 수 있다. 이러한 방식을 사용함으로써, 계면상태들 혹은 이외 원자 규모의 일시적 트랩핑/디-트랩핑 지점들과 같은 고밀도의 잡음원들에 영향을 받는 이유로 비실제적인 현존의 물질계들은 고밀도 저장혹은 소신호 응용에 사용가능한 기술들이 되고 있다. 소형화에 의해 이제까지보다 더 작은 디바이스들이 계속적으로 생김에 따라, 디바이스들에 내재한 변동들의 랜덤(양자(quantum))한 거동은 더욱 두드러지게 되고, 이 기술은 연관된 시스템 내 결과적인 잡음의 랜덤한 특성을 제거 혹은 감소시킴으로써 이러한 잡음의 영향을 감소시키는 잠재적 수단을 제공한다.

이 발명의 또 다른 적용은 현저한 도펀트 변동 효과를 갖는 매우 작은 트랜지스터들의 전도 특성들(예를 들면 임계전압(V_TH)의 통계학적 변동을 받는)이 보다 균일해지게 하는 것이다. 여기서 거시적으로 동등한 트랜지스터들의 V_TH는 도펀트 위치들이 미시적으로 가변되므로 다를 수 있다. DC 상태 하에서 얻어지는 이러한 V_TH의 샘플의 표준편차는 본 개시된 잡음 감소 기술을 사용함으로써 감소될 수 있다. 예를 들면, 도펀트 변동 효과는 이것이 없다면 동등했을 일 군의 디바이스들에 있어 과도한 거동 변동을 야기할 수 있다. 한 예는 동등하게 하려한 일군의 트랜지스터들의 임계전압의 퍼짐이 증가되는 것이다. 도펀트 변동 효과는 디바이스 크기들이 디바이스의 활성부분에 몇 개의 도펀트 원자들이 있는 수준까지 감소함에 따라 증가한다. 이에 의해, 디바이스의 활성영역들의 크기들에 이르는 규모의 전류 밀도들이 균일해지지 않게 된다. 디바이스의 게이트 혹은 드레인에 인가되는 상이한 DC 전압들에 따라 새로운 우세한 전류 전도 경로들이 생기게 된다. 즉, 바이어스들의 변경으로 최소 저항의 경로(들)가 옮겨질 수 있다. 서로 다른 DC 바이어스들이 디바이스의 거동을 변경한다면, 시변 바이어스는 새로운 디바이스로 옮기는 것과 동일한 효과를 갖는다. DC 상태와 는 반대의 AC 상태 하에서 가능한 거동 변동 감소을 설명하기 위해 중심극한정리를 참조할 수 있다.

셀의 상태 혹은 측정된 파라미터의 값에 영향을 미치는 일시적 자극들의 다른 형태들이 사용될 수도 있다. 전술한 바와 같이, 순 잡음 감소 효과를 가질 수 있는 다른 동요 자극들은 외부적으로 혹은 내부적으로 생성된 광자들, 포논들, 자장들, 기계적 진동 혹은 스트레스들, 및 열적 스트레스를 포함한다. 예를 들면, 외부에서 인가되는 교번하는 전계 및 자계를 잡음을 감소시키기 위해 사용할 수도 있다. 특히, 교번하는 자계는 셀에 직접 영향을 미치게 되는 자기유형의 메모리 셀에 사용될 수도 있을 것이며, 유도된 전압들을 통해 셀에 영향을 미칠 수도 있을 플로팅 게이트 셀에도 사용될 수 있을 것이다. 온도를 증가시키는 것은 1/f 잡음 감소 효과를 가질 수 있지만, 그러나 이것은 열 잡음을 증가시킬 것이다. 서로 다른 온도들 간을 순환시키는 것이, 잡음을 감소시키는 방법을 제공할 수도 있다. 이들 경우들 어느 것이든, 본 발명의 기술들에 의해 메모리 셀의 일정상태 혹은 DC 특성들에 따라 주기적 혹은 AC 자극들을 사용으로 감소된 잡음으로 독출될 수 있게 된다.

본 발명의 다양한 면들을 구체적인 실시예들에 관련하여 기술하였으나, 첨부한 청구항들의 전 범위 내에서 본 발명이 보호됨을 알 것이다.

Claims

비휘발성 메모리 저장유닛의 데이터 내용을 독출하는 방법에 있어서,

독출기간 동안 상기 메모리 저장유닛의 단자들에 한 세트의 센스 전압 파형들을 인가하는 단계;

상기 독출기간 동안 상기 메모리 저장유닛의 상기 데이터 내용에 관계된 파라미터 값을 측정하는 단계, 상기 파라미터에 대한 상기 측정된 값은 잡음 성분의 기여를 포함하며;

상기 독출기간 동안 상기 메모리 저장유닛에 일시적 자극들을 인가하는 것으로 상기 자극의 레벨은 상기 파라미터 값에 영향을 미치며 이에 의해 상기 잡음 성분의 상기 기여가 감소되게 하는 것인, 상기 자극인가 단계를 포함하는, 메모리 저장유닛 독출방법.
제1항에 있어서, 상기 파라미터는 전류인, 메모리 저장유닛 독출방법.
제1항에 있어서, 상기 파라미터는 전압인, 메모리 저장유닛 독출방법.
제1항에 있어서, 상기 파라미터는 시간인, 메모리 저장유닛 독출방법.
제1항에 있어서, 상기 파라미터는 주파수인, 메모리 저장유닛 독출방법.
제1항에 있어서, 상기 메모리 저장유닛은 플로팅 게이트 트랜지스터이며, 파라미터 값을 측정하는 상기 단계는 비-주기적 전압을 상기 트랜지스터의 제1 제어 게이트에 인가하는 단계를 포함하고, 상기 파라미터는 상기 트랜지스터의 제2 소스/드레인 영역간에 측정되는 것인, 메모리 저장유닛 독출방법.
제6항에 있어서, 상기 일시적 자극은 주기적 전압파형인, 메모리 저장유닛 독출방법.
제7항에 있어서, 상기 플로팅 게이트 트랜지스터는 선택 게이트를 더 포함하고, 상기 일시적 자극은 상기 선택 게이트에 인가되는 것인, 메모리 저장유닛 독출방법.
제7항에 있어서, 상기 일시적 자극은 상기 트랜지스터의 상기 제1 제어 게이트에 인가되는 것인, 메모리 저장유닛 독출방법.
제7항에 있어서, 상기 일시적 자극은 상기 트랜지스터의 상기 기판에 인가되는 것인, 메모리 저장유닛 독출방법.
제10항에 있어서, 상기 플로팅 게이트 트랜지스터는 2중 플로팅 게이트들을구비하고, 상기 제1 제어 게이트는 상기 2중 플로팅 게이트들 중 제1 상에 위치하고, 상기 플로팅 게이트 트랜지스터는 상기 2중 플로팅 게이트들 중 제2 상에 제2 제어 게이트를 더 포함하고, 상기 선택 게이트는 상기 두 제어 게이트들 사이에 개재된 것인, 메모리 저장유닛 독출방법.
제7항에 있어서, 상기 주기적 전압은 정현파형을 취하는 것인, 메모리 저장유닛 독출방법.
제7항에 있어서, 상기 주기적 전압을 사각형 파형을 취하는 것인, 메모리 저장유닛 독출방법.
제7항에 있어서, 상기 주기적 전압은 사다리 파형을 취하는 것인, 메모리 저장유닛 독출방법.
제6항에 있어서, 상기 파라미터는 상기 플로팅 게이트 트랜지스터의 채널영역에 흐르는 전류인, 메모리 저장유닛 독출방법.
제6항에 있어서, 상기 파라미터는 소정의 전류를 수립하는데 필요한 전압인, 메모리 저장유닛 독출방법.
제6항에 있어서, 상기 일시적 자극은 단일 전압 펄스인, 메모리 저장유닛 독출방법.
제6항에 있어서, 상기 독출기간은 제1 단계 및 이에 이은 제2 단계를 포함하고, 파라미터를 측정하는 상기 단계는 상기 제2 단계 동안 수행되고, 한 세트의 센스 전압을 인가하는 상기 단계는 상기 제1 단계 동안 시작되는 것인, 메모리 저장유닛 독출방법.
제18항에 있어서, 상기 일시적 자극은 복수의 전압 펄스들인, 메모리 저장유닛 독출방법.
제18항에 있어서, 상기 일시적 자극은 상기 제2 단계 동안 인가되는 것인, 메모리 저장유닛 독출방법.
제18항에 있어서, 상기 일시적 자극은 상기 제1 단계동안 인가되는 것인, 메모리 저장유닛 독출방법.
제1항에 있어서, 상기 메모리 저장유닛은 자기 메모리 셀이며 상기 일시적 자극은 자계인, 메모리 저장유닛 독출방법.
제1항에 있어서, 상기 메모리 저장유닛은 분자 트랜지스터 메모리 저장유닛인, 메모리 저장유닛 독출방법.
제1항에 있어서, 상기 메모리 저장유닛은 단전자 트랜지스터 메모리 저장유닛인, 메모리 저장유닛 독출방법.
제1항에 있어서, 상기 메모리 저장유닛은 나노-트랜지스터 메모리 저장유닛인, 메모리 저장유닛 독출방법.
제1항에 있어서, 상기 일시적 자극 인가 단계는 에러 제어 코딩 결과에 응하여 행해지는 것인, 메모리 저장유닛 독출방법.
제1항에 있어서, 상기 독출기간은 제1 부분 및 이에 이은 제2 부분을 포함하고, 상기 한 세트의 센스 전압 파형 인가 단계는,

상기 독출기간의 상기 제1 부분 동안, 제1 세트의 센스 전압 파형들을 상기 메모리 저장유닛의 상기 단자들에 인가하는 단계; 및

상기 독출기간의 상기 제2 부분 동안, 제2 세트의 센스 전압 파형들을 상기 메모리 저장유닛의 상기 단자들에 인가하는 단계를 포함하고,

상기 파라미터 값 측정 단계는,

상기 독출기간의 상기 제1 부분 동안, 상기 메모리 저장유닛의 데이터 내용에 관계된 파라미터 값을 측정하는 단계; 및

상기 독출기간의 상기 제2 부분 동안, 상기 메모리 저장유닛의 데이터 내용에 관계된 파라미터 값을 측정하는 단계를 포함하고,

상기 일시적 자극 인가단계는 상기 독출기간의 상기 제1 부분 동안 상기 메모리 저장유닛의 데이터 내용에 관계된 상기 파라미터 값을 측정한 것에 응하여, 상기 독출기간의 상기 제2 부분 동안 수행되는 것인, 메모리 저장유닛 독출방법.
제27항에 있어서, 상기 일시적 자극 인가단계는 에러 제어 코딩 결과에 응하여 행해지는 것인, 메모리 저장유닛 독출방법.
비휘발성 메모리 동작방법에 있어서,

기간 동안 상기 비휘발성 메모리의 저장유닛에 한 세트의 전압들을 인가하는 단계;

일시적 자극 성분을 포함하는 상기 한 세트의 전압들에 응하여 상기 저장유닛의 전도특성을 판정하는 단계를 포함하는, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 전도특성 판정단계는 전류를 측정하는 것을 포함하는, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 전도특성 판정단계는 전압을 측정하는 것을포함하는, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 전도특성 판정단계는 시간을 측정하는 것을 포함하는, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 전도특성 판정단계는 주파수를 측정하는 것을 포함하는, 비휘발성 메모리 동작방법.
제29항에 있어서,상기 메모리 저장유닛은 플로팅 게이트 트랜지스터이며, 상기 한 세트의 전압들은 비-주기적 전압을 상기 트랜지스터의 제1 제어 게이트에 인가하는 단계를 더 포함하고, 상기 전도특성 판정단계는 독출기간동안 상기 트랜지스터의 제2 및 제2 소스/드레인 영역간에 파라미터를 측정하는 것을 포함하는, 비휘발성 메모리 동작방법.
제34항에 있어서, 상기 일시적 자극은 상기 트랜지스터의 상기 제어 게이트에 인가되는 것인, 비휘발성 메모리 동작방법.
제34항에 있어서, 상기 일시적 자극은 상기 트랜지스터의 상기 기판에 인가되는 것인, 비휘발성 메모리 동작방법.
제34항에 있어서, 상기 플로팅 게이트 트랜지스터는 선택 게이트를 더 포함하고, 상기 일시적 자극은 상기 선택 게이트에 인가되는 것인, 비휘발성 메모리 동작방법.
제37항에 있어서, 상기 플로팅 게이트 트랜지스터는 2중 플로팅 게이트들을 구비하고, 상기 제1 제어 게이트는 상기 2중 플로팅 게이트들 중 제1 상에 위치하고, 상기 플로팅 게이트 트랜지스터는 상기 2중 플로팅 게이트들 중 제2 상에 제2 제어 게이트를 더 포함하고, 상기 선택 게이트는 상기 두 제어 게이트들 사이에 개재된 것인, 비휘발성 메모리 동작방법.
제34항에 있어서, 상기 파라미터는 상기 플로팅 게이트 트랜지스터의 채널영역에 흐르는 전류인, 비휘발성 메모리 동작방법.
제341항에 있어서, 상기 파라미터는 소정의 전류를 수립하는데 필요한 전압인, 비휘발성 메모리 동작방법.
제34항에 있어서, 상기 독출기간은 제1 단계 및 이에 이은 제2 단계를 포함하고, 상기 파라미터 측정 단계는 상기 제2 단계 동안 수행되고, 상기 한 세트의 센스 전압 인가 단계는 상기 제1 단계 동안 시작되는 것인, 비휘발성 메모리 동작방법.
제41항에 있어서, 상기 일시적 자극은 상기 제2 단계동안 인가되는 것인, 비휘발성 메모리 동작방법.
제41항에 있어서, 상기 일시적 자극은 상기 제1 단계 동안 인가되는 것인, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 일시적 자극은 정현파형을 갖는 전압인, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 일시적 자극은 사각파형을 갖는 전압인, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 일시적 자극은 사다리형 파형을 갖는 전압인, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 메모리 저장유닛은 자기 메모리 셀이며 상기 일시적 자극은 자계인, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 메모리 저장유닛은 분자 트랜지스터 메모리 저장유닛인, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 메모리 저장유닛은 단전자 트랜지스터 메모리 저장유닛인, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 메모리 저장유닛은 나노-트랜지스터 메모리 저장유닛인, 비휘발성 메모리 동작방법.
제29항에 있어서, 상기 저장유닛의 상기 전도특성 판정 단계는

상기 한 세트의 전압들에 응하여 상기 저장유닛의 상기 전도특성을 1회 판정하는 단계; 및

상기 한 세트의 전압들에 응하여 상기 저장유닛의 상기 전도특성을 2회로 이어서 판정하는 단계를 포함하고, 상기 일시적 자극성분은 상기 2회 판정동안에만 인가되는 것인, 비휘발성 메모리 동작방법.
제51항에 있어서, 상기 저장유닛의 상기 전도특성을 2회로 이어서 판정하는 단계는 에러 제어 코딩 결과에 응하여 행해지고, 상기 메모리 저장유닛에 상기 한 세트의 독출전압들을 인가하는 유닛은 제2 전압상태를 포함하는, 비휘발성 메모리 동작방법.
비휘발성 메모리에 있어서,

메모리 저장유닛;

상기 메모리 저장유닛에 접속되어, 한 세트의 독출전압들에 응하여 상기 메모리 저장유닛의 상태를 판정하는 센스 증폭기; 및

상기 메모리 저장유닛에 접속되고 일시적 자극 전압상태, 구동기들을 포함하는, 비휘발성 메모리.
제53항에 있어서, 상기 센스 증폭기는 전류를 감지함으로써 동작하는, 비휘발성 메모리.
제53항에 있어서, 상기 센스 증폭기는 전압을 감지함으로써 동작하는, 비휘발성 메모리.
제53항에 있어서, 상기 메모리 저장유닛은 플로팅 게이트 트랜지스터이며, 상기 센스 전압 상태는 전압을 상기 트랜지스터의 제1 제어 게이트에 인가하는 것을 포함하고, 상기 센스 증폭기는 상기 트랜지스터의 제1 및 제2 소스/드레인 영역간에 파라미터를 측정하는 것인, 비휘발성 메모리.
제56항에 있어서, 상기 일시적 전압 상태는 상기 트랜지스터의 제어 게이트에 인가되는, 비휘발성 메모리.
제56항에 있어서, 상기 일시적 자극 전압은 상기 트랜지스터의 기판에 인가되는, 비휘발성 메모리.
제56항에 있어서, 상기 플로팅 게이트 트랜지스터는 선택 게이트를 더 포함하고, 상기 일시적 자극 전압상태는 상기 선택 게이트에 인가되는 것인, 비휘발성 메모리.
제59항에 있어서, 상기 플로팅 게이트 트랜지스터는 2중 플로팅 게이트들을 구비하고, 상기 제1 제어 게이트는 상기 2중 플로팅 게이트들 중 제1 상에 위치하고, 상기 플로팅 게이트 트랜지스터는 상기 2중 플로팅 게이트들 중 제2 상에 제2 제어 게이트를 더 포함하고, 상기 선택 게이트는 상기 두 제어 게이트들 사이에 개재된 것인, 비휘발성 메모리.
제56항에 있어서, 상기 파라미터는 상기 플로팅 게이트 트랜지스터의 채널영역에 흐르는 전류인, 비휘발성 메모리.
제56항에 있어서, 상기 파라미터는 소정의 전류를 수립하는데 필요한 전압인, 비휘발성 메모리.
제53항에 있어서, 상기 일시적 자극 전압 상태는 사각파형을 갖는 주기적 전압인, 비휘발성 메모리.
제53항에 있어서, 상기 일시적 자극 전압 상태는 사다리형 파형을 갖는 주기적 전압인, 비휘발성 메모리.
제1항에 있어서, 상기 센스 증폭기 및 상기 구동기들에 결합된 에러 제어 코드부를 더 포함하고, 상기 구동기들은 상기 에러 제어 코드부로부터의 제어신호에 응하여 상기 일시적 자극 전압 상태를 인가하는 비휘발성 메모리.
제53항에 있어서, 상기 메모리 저장유닛은 자기 메모리 셀이고 상기 일시적 자극은 자계인, 방법.
제53항에 있어서, 상기 메모리 저장유닛은 분자 트랜지스터 메모리 저장유닛인, 방법.
제53항에 있어서, 상기 메모리 저장유닛은 단전자 트랜지스터 메모리 저장유닛인, 방법.
제53항에 있어서, 상기 메모리 저장유닛은 나노-트랜지스터 메모리 저장유닛인, 방법.
제53항에 있어서, 상기 비휘발성 메모리는 상기 메모리 저장유닛이 일원인 저장유닛 어레이를 포함하고,

상기 구동기들 중 하나와 상기 메모리 저장유닛을 포함하는 상기 어레이 부분 간에 접속되고 이에 의해 상기 일시적 자극 전압 상태가 인가되는 부스터 라인을 더 포함하는, 방법.