JP4326339B2 - 時折の撹拌を利用するトランジスタおよび小形素子のためのノイズ低減技法 - Google Patents

Description

本発明は、一般に、スタティックＲＡＭ検知方式で見られるような静的読み出しや、信号発生に先行するプリチャージを利用するダイナミックＲＡＭでの動的読み出しの双方の読み出しが可能なコンピュータ可読メモリ素子を含むトランジスタと小形電子素子とに関し、さらに詳細には、これらＲＡＭの情報内容の読み出し時にノイズを低減する方法に関する。

ＥＥＰＲＯＭやフラッシュメモリなどの不揮発性半導体メモリでは、記憶密度を上げるために１個のメモリセル当たりに記憶されるデータ量が増加している。同時に、消費電力の低減を意図してこのような素子の動作電圧は低下している。この結果、電圧値や電流値のさらに狭い範囲内により多くの数の状態が記憶されるという事態が生じることになる。データ状態間での電圧や電流の分離が狭くなるにつれて、これらのセルの読み出し時におけるノイズの影響が重要な問題になる。例えば、５ボルトで作動する２進記憶用ＥＥＰＲＯＭセル内で容認できるしきい値の変動は、１個のセル当たり４ビットまたはそれ以上の記憶が可能な３ボルトで作動する素子ではもはや容認できなくなるかもしれない。不揮発性メモリでのノイズに起因して生じる悪い結果およびノイズの処理方法については、米国特許第６，０４４，０１９号（特許文献１）に記載がある。この特許は、その全体が本願明細書において参照により援用されている。

従来、敏感なアナログ利用については物理的に大形のトランジスタが使用されてきたのに対して、２進モードで作動する物理的に小形のデジタルトランジスタを使用するデジタル回路は、存在する低レベルのノイズに対しては敏感ではなかった。４レベル記憶用不揮発性メモリ（２ビット／セル）でさえ、ほとんどの場合でこの低レベルのノイズに対して一般に免疫をもつための十分大きな検知用マージンを有していた。しかし、メモリ素子のスケールが縮小し続けるにつれて、単電子や量子の影響などの非マクロ的影響がますます重要な問題になり、ノイズ問題を悪化させてきた。

このような小形素子の作動の種々の態様が以下の参考文献で論じられている。これらの参考文献のすべては、その全体が本願明細書において参照により援用されている。
［１］K. K. Huang らによる“深サブマイクロメータＭＯＳＦＥＴＳにおけるランダムな電信ノイズ”（ＩＥＥＥ電子デバイスレター，第１１巻，Ｎｏ．２，１９９０年２月）（非特許文献１）
［２］D. M. Fleetwood らによる“金属酸化膜半導体素子に対する酸化膜トラップ、インタフェーストラップおよび境界トラップの影響”（応用物理学ジャーナル，第７３巻，Ｎｏ．１０，１９９３年５月１５日）（非特許文献２）
［３］Andrea Pacelliらによる“１／ｆノイズ測定によるＭＯＳ酸化膜トラップの抽出に対する量子効果”（ＩＥＥＥ電子デバイス会報，第４６巻，Ｎｏ．５，１９９９年５月，ｐ．１０２９ｆｆ）（非特許文献３）
［４］Daniel Bauzaらによる“電荷ポンピング法を用いるＭＯＳ形トランジスタにおけるＳｉ−ＳｉＯ₂ インタフェーストラップの深い探査”（ＩＥＥＥ電子デバイス会報，第４４巻，Ｎｏ．１２，１９９７年１２月，ｐ．２２６２ｆｆ）（非特許文献４）
［５］Ewout P. Vandamme らによる“ＭＯＳＦＥＴのための統一１／ｆノイズモデルに関する決定的に重要な検討”（ＩＥＥＥ電子デバイス会報，第４７巻，Ｎｏ．１１，２０００年１１月，ｐ．２１４６ｆｆ）（非特許文献５）
［６］Mokhlesiらによる“複数の結合されたメソスコピックなトンネル接合部の電流／電圧特性のための解決方法”（超格子およびマイクロ構造，第２１巻，Ｎｏ．１，１５〜１９ページ，１９９７年）（非特許文献６）
［７］G. J. Iafrate らによる“原子サイズの構造の容量性性質”（物理学レビューＢ、第５２巻，Ｎｏ．１５，１０７３３ページ，１９９５年−Ｉ，１０月１５日）（非特許文献７）
［８］I. Bloomらによる“反転から累積へのサイクリングによる金属酸化膜半導体トランジスタの１／ｆノイズ低減”（応用物理学レター５８（１５），１９９１年４月１５日）（非特許文献８）
［９］B. Dierickx らによる“反転から累積ヘサイクルされた場合の金属酸化膜半導体電界効果トランジスタにおける“ランダム電信信号”ノイズの低減”（応用物理学ジャーナル，７１（４），１９９２年２月１５日）（非特許文献９）
［１０］A. P. van der Wel らによる“切り替えバイアス条件下でのＭＯＳＦＥＴ１／ｆノイズ測定”（ＩＥＥＥ電子デバイスレター，第２１巻，Ｎｏ．１，２０００年１月）（非特許文献１０）
［１１］Eric A. M. Klumperink らによる“切り替えバイアスによるＭＯＳＦＥＴ１／ｆノイズと消費電力の低減”（固体素子回路ＩＥＥＥジャーナル，第３５巻，Ｎｏ．７，２０００年７月）（非特許文献１１）
但し、これらの論文にはメモリシステムで使用する具体的で実際的なノイズ低減技法は記載されていない。

本願明細書において参照により援用されている米国特許第６，０４４，０１９号（特許文献１）記載のような方法によりノイズに起因して生じる悪い結果を低減したり、あるいは、エラー訂正符号（ＥＣＣ）や、その全体が本願明細書において参照により援用されている米国特許第５，４１８，７５２号（特許文献２）記載のような他の同等のエラー管理手法などを用いてノイズに起因して生じる悪い結果を処理したりすることが可能ではあるものの、マクロとミクロの範囲の間のメソスコピックな領域内で生じるノイズを低減する方法からメモリは利益を得ることも可能である。
米国特許第６，０４４，０１９号 米国特許第５，４１８，７５２号 米国特許第５，７１２，１８０号 米国特許第６，１０３，５７３号 米国特許出願第０９／５０５，５５５号 米国特許出願第０９／６６７，３４４号 米国特許出願第０９／６７１，７９３号 米国特許出願第０９／９８９，９９６号 米国特許出願第１０／０５２，８８８号 米国特許第５，１７２，３３８号 米国特許第５，２７２，６６９号 米国特許第６，２２２，７６２号 米国特許出願第０８／９１０，９４７号 米国特許出願第０９／８９３，２７７号 米国特許第５，７６８，１９２号 米国特許第４，６３０，０８６号 米国特許第５，９９１，１９３号 米国特許第５，８９２，７０６号 K. K. Huang らによる"深サブマイクロメータＭＯＳＦＥＴＳにおけるランダムな電信ノイズ"（ＩＥＥＥ電子デバイスレター，第１１巻，Ｎｏ．２，１９９０年２月） D. M. Fleetwood らによる"金属酸化膜半導体素子に対する酸化膜トラップ、インタフェーストラップおよび境界トラップの影響"（応用物理学ジャーナル，第７３巻，Ｎｏ．１０，１９９３年５月１５日） Andrea Pacelliらによる"１／ｆノイズ測定によるＭＯＳ酸化膜トラップの抽出に対する量子効果"（ＩＥＥＥ電子デバイス会報，第４６巻，Ｎｏ．５，１９９９年５月，ｐ．１０２９ｆｆ） Daniel Bauzaらによる"電荷ポンピング法を用いるＭＯＳ形トランジスタにおけるＳｉ−ＳｉＯ2 インタフェーストラップの深い探査"（ＩＥＥＥ電子デバイス会報，第４４巻，Ｎｏ．１２，１９９７年１２月，ｐ．２２６２ｆｆ） Ewout P. Vandamme らによる"ＭＯＳＦＥＴのための統一１／ｆノイズモデルに関する決定的に重要な検討"（ＩＥＥＥ電子デバイス会報，第４７巻，Ｎｏ．１１，２０００年１１月，ｐ．２１４６ｆｆ） Mokhlesiらによる"複数の結合されたメソスコピックなトンネル接合部の電流／電圧特性のための解決方法"（超格子およびマイクロ構造，第２１巻，Ｎｏ．１，１５〜１９ページ，１９９７年） G. J. Iafrate らによる"原子サイズの構造の容量性性質"（物理学レビューＢ、第５２巻，Ｎｏ．１５，１０７３３ページ，１９９５年−Ｉ，１０月１５日） I. Bloomらによる"反転から累積へのサイクリングによる金属酸化膜半導体トランジスタの１／ｆノイズ低減"（応用物理学レター５８（１５），１９９１年４月１５日） B. Dierickx らによる"反転から累積ヘサイクルされた場合の金属酸化膜半導体電界効果トランジスタにおける"ランダム電信信号"ノイズの低減"（応用物理学ジャーナル，７１（４），１９９２年２月１５日） A. P. van der Wel らによる"切り替えバイアス条件下でのＭＯＳＦＥＴ１／ｆノイズ測定"（ＩＥＥＥ電子デバイスレター，第２１巻，Ｎｏ．１，２０００年１月） Eric A. M. Klumperink らによる"切り替えバイアスによるＭＯＳＦＥＴ１／ｆノイズと消費電力の低減"（固体素子回路ＩＥＥＥジャーナル，第３５巻，Ｎｏ．７，２０００年７月） Erwin Kreyszigによる"上級工学用数学"（第５版，９５４〜９５５ページ）

本発明は、時折の撹拌（episodic agitation）（時変電圧など）を読み出し処理の一部としてセルのある端子に印加することにより、不揮発性記憶素子の読み出し時における固有のノイズ量をさらに低減する方法を提示するものである。本発明の１つの態様によれば、読み出し処理の一部としてセルに印加される通常の電圧レベルの他に、時変電圧がセルに印加される。一組の例示の実施形態では、読み出し処理の信号積分時間の直前、または読み出し処理の信号積分時間の最中に、単一の交流電圧または複数組の交流電圧がフローティングゲートメモリセルの１または２以上の端子に印加される。別の実施形態では、正味のノイズ低減効果を持つように十分な一定状態を保つ（１つの積分時間から次の積分時間への）平均的効果を有する他の任意の再現可能で、反復可能な外部攪拌または内部撹拌を行うことが可能である。正味のノイズ低減効果を持つことが可能な別の撹拌刺激として、外部または内部で生成されたフォトン、フォノンおよび磁場が含まれる。

本発明の追加の態様、特徴および利点は特定の代表的実施形態についての以下の説明の中に含まれ、この説明は添付図面と関連して考慮されることが望ましい。

メモリセルを含む回路の個々の部品の物理的サイズの減少と、個々のメモリセル内に記憶可能なデータ量の増加との双方によって不揮発性半導体メモリの記憶容量は増加している。例えば、米国特許第５，７１２，１８０号（特許文献３）と、第６，１０３，５７３号（特許文献４）および２０００年２月１７日出願の米国特許出願第０９／５０５，５５５号（特許文献５）および２０００年９月２２日出願の米国特許出願第０９／６６７，３４４号（特許文献６）に記載されているような素子は、物理的フローティングゲート記憶トランジスタ当たり４またはそれ以上の論理ビットの記憶が可能である。尚、これらの特許および特許出願は、すべてサンディスク コーポレイションに譲渡され、また、その全体が本願明細書において参照により援用されている。４論理ビットの場合、この記憶は、個々のフローティングゲートがその範囲内に１６個の可能なメモリ状態のうちの１つの状態を符号化できることを必要とする。これらのメモリ状態の個々の状態は、その隣接する状態の電荷の記憶範囲から十分に分離されたフローティングゲート上の記憶済み電荷値のうちの一意の値（より正確に言えば狭い範囲の値）に対応し、隣接する状態並びにその他すべての状態から上記一意の値を明瞭に識別することを意図するものである。このことは、通常の読み出し処理と、プログラミング処理の一部として行われる検証読み出し処理との双方の処理についても言えることである。

メモリセルを読み出す複数の技法については、２０００年９月２７日出願の米国特許出願第０９／６７１，７９３号（特許文献７）、および、サンディスク コーポレイションに譲渡された２００１年１１月２０日出願のShahzad Khalidによる“マルチレベル不揮発性一体形メモリ素子用センス増幅器”という特許出願（特許文献８）に記載がある。これらの特許出願の双方は、その全体が本願明細書において参照により援用されている。これらの出願のうちの第１の出願には、４ビット記憶保持で使用する７ビット分解能またはそれよりも高い分解能を用いるメモリセルの内容の読み出しに関する記載がある。このレベルの数が動作電圧３ボルトのウィンドウ内に含まれている場合、低電圧素子で見られるように、ほぼ２５ｍＶの分解能要件と２００ｍＶの状態間分離とが結果として生じる。上記範囲の場合、以前は容認可能であったノイズレベルが、今度は１または２以上の状態レベルのエラーを伴って読み出されるセル状態を生じる可能性がある。

図１Ａ〜Ｄは、メモリセルの読み出し時におけるノイズの変動例を示す。図１Ａには、メモリセルの状態を示すあるパラメータ値、この場合、電流Ｉ（ｔ））がある平均値＜Ｉ＞の周辺で変動する場合が示されている。この場合では、信号発生時間の方が上記変動の一般的な時間スケールよりも数倍長ければ、セル状態に関連する比較的ノイズのない値を決定することができる。信号発生時間とは、セル状態を表示する測定可能な値が展開される時間間隔である。上記測定可能な値は、セル駆動電流値、セルしきい値電圧、一定量の時間内に発生するビットライン電圧の低下、または一定量のビットライン電圧の低下を発生させるのに必要な時間量であってもよい。セル状態の比較的正確な値を確定するいくつかの方法が米国特許第６，０４４，０１９号（特許文献１）に記載されている。図１Ａは、上記米国特許から採られたものであり、この米国特許は本願明細書において参照により援用されている。

上記その他の技法とさらに組み合わせることが可能な追加の読み出し技法については、Carlos J. GonzalezとDaniel C. Gutermanによる“複数読出しにより不揮発性メモリにおけるノイズの影響を低減する方法”という本願と共に同時出願され、同時継続中の米国特許出願（特許文献９）に記載がある。この米国特許出願は、その全体が本願明細書において参照により援用されている。上記その他の技法は、種々の特性を持つノイズ成分の処理が可能であるため、これらの技法は、相互の技法に対して、また、本発明に対して相補的な技法であると考えることが望ましい。

いくつかの例では、ノイズの大きさが単一の平均値の周辺に正規分布せずに、図１Ｂ、１Ｃ、１Ｄに示すように、また、発明の背景の欄で引用した参考文献［１］（非特許文献１）で論じられているように、双峰分布という特徴を有するように見えることが知られている。図１Ｂと１Ｃは、例えば電流が１μＡの値の周辺で変動するメモリセルから得られる測定済み電流の例を示しているが、例えば０．１０μＡのほぼ等しい大きさの複数のスパイクを用いる場合もある。図１Ｂでは、スパイクは基本値から見てより高い電流値にあり、図１Ｃでは、スパイクは低い電流値にあり、図１Ｄでは、ノイズソースにより決定されるより高い通電レベルとより低い通電レベルとほぼ同じ時間特性を持っている。すべての３つの場合で、それらの継続時間はランダムに変化する。スパイク時間の間と、スパイク間の時間との双方の間で、図１Ａに見られるタイプの追加ノイズが発生する。メモリ素子のスケールが縮小し続けるにつれて、単電子や量子効果などの非マクロ的影響がますます重要な問題になり、メソスコピックな領域で発生するこれら瞬間的スパイクの導入がノイズ問題を悪化させている。スパイクの大きさとその継続時間の範囲はスパイクを生みだす特定の機構に依存している。

米国特許第６，０４４，０１９号（特許文献１）記載のように、読み出し処理の積分時間（すなわち、信号発生時間）と比べたとき、スパイクの寿命が十分に短ければ、あるいは、統計的にほぼ同数のノイズスパイクが個々の積分時間中に示されるように、スパイクが十分頻繁に発生すれば、積分時間の時間平均化効果によって、ノイズのインパクトは無視できるものになる可能性がある。しかし、場合によっては、メモリセルが、実際の積分時間のスパン可能な時間とほぼ同じ特徴的時間定数、あるいは、この時間よりも実質的に長い特徴的時間定数を持つノイズを含む可能性があることが知られている。この状況では、ノイズが検知結果に対して容認できない大きな影響を与えるものとなる可能性がある。例えば、図１Ｄを参照すると、積分時間が通常の時間とほぼ同じ長さもしくは通常の時間よりも短い場合、ノイズイベントは明白であり（より高い電流が結果として得られる）、その場合、適時行われる検知時点に応じて、一般に２つの異なる検知済みの値が生じることになる。このことによって、セルのデータ内容の読み出しに使用可能な分解能が厳しい制限を受ける可能性がある。

例えば、フラッシュメモリセルにおけるあるクラスの利用状況について考えることにする。種々のサイズとタイプ（異なる世代のフラッシュセル並びにＮＭＯＳトランジスタの双方）のトランジスタに対するトランジスタノイズを観察すると、ノイズの大きさがトランジスタの幅に逆比例すること、さらに、トランジスタの長さにも同様の関連性がある場合があること、その結果、ノイズはトランジスタのスケーリングと共に増加することが観察されている（例えば、発明の背景の欄で記載した参考文献［１］（非特許文献１）を参照されたい）。トランジスタのしきい値電圧（Ｖ_TH）は複数回の読み出しが可能であり、測定を行う度にＶ_THの種々の値を測定することにより、トランジスタノイズに起因して生じる悪い結果を検討することができる。半導体パラメータアナライザを用いてＶ_THを測定するために、ゲート／コントロールゲート電圧（Ｖ_G ）を掃引して、ドレインからソースへの予め指定した量の電流が結果として生じるＶ_G の当該値（例えば、１μＡなど）を探索することができる。Ｖ_TH測定が何回も反復される場合、わずかに異なるＶ_TH値が個々の測定から得られる。より長い積分時間および／またはより小さな増分値を持つ掃引用Ｖ_G を用いることが、必ずしもノイズを低減するとはかぎらず、あるいは、明らかにノイズを低減するとはかぎらないことも観察される。これとは別に、すべてのトランジスタ端子に固定電圧を印加して、多数回（例えば、１０００回など）のＤＣ電流の反復測定を行うことができる。全体的に見れば、電流はほぼ一定状態のままである。しかし、細かな分解能スケールで観察すると、アナログ装置と、マルチレベル不揮発性メモリセルとの双方において、しばしば容認できないノイズレベルの変動、特に、記憶レベルの数が８またはそれより多い（すなわち、セル当たり３ビットまたはそれ以上のビットの）変動が検出される。メモリアレイ内のわずかの量のメモリセルがノイズのないセルであることが判明した。これは、特徴的標準偏差を持つ正規分布に従う傾向がある素子測定値の大きなサンプル内のノイズソースの母集団に起因する悪い結果である。図１Ｂと図１Ｃに示すような振舞いをする素子では、トランジスタは、正規分布のノイズと、狭いノイズスパイクに対応する正規分布の外へ落ちたいくつかの電流値とを示すことになる。さらに、図１Ｄに示すような振舞いをする素子では、ノイズは通常のものよりもさらに双峰性を示す分布を有することになる。多くのトランジスタでは、（ある特定のゲート電圧値に対応して）ある電流値では比較的ノイズのないものもあれば、別の電流値ではノイズが多いものもある。トランジスタのなかには、ほとんどの電流値でノイズが多いものもある。

フラッシュセルの例では、このノイズの少なくとも１つのソースがインタフェース状態トラップ（ＩＳＴ）である可能性がある。本発明の方法を適用して、多くの異なるシステム内の多くのソースからノイズの低減を図ることが可能であるが、これらの方法が１つの特定の機構から発生するノイズをどのようにして低減できるかを示すために、ＩＳＴの場合についていくぶん詳細に解説を行うことにする。

従来技術の多くで採用されている命名規定（例えば、発明の背景の欄に記載した参考文献［２］（非特許文献２）を参照されたい）に基づいて、インタフェース状態トラップという用語を漠然と用いることにする。厳密に言えば、本願でインタフェース状態と呼ばれているものは、単にＳｉ／ＳｉＯ₂ のインタフェースにおけるインタフェース状態を含むだけでなく、酸化膜内に存在し、３０Å〜４０Åのインタフェースの範囲内にある境界トラップも含むものである。電気的には、（厳密な用語法による）境界状態とインタフェース状態の双方の状態は切り替え状態であるが、これに対して、深い酸化膜トラップは固定状態である。切り替え状態は時折電子により占有される場合もあれば、空になる場合もあるのに対して、固定状態は通常の動作温度で長時間にわたってその状態を保持する傾向がある。標準的ＣＭＯＳ処理およびＥＥＰＲＯＭセル処理では、ウェーハを水素アニール処理にかけることが一般的である。この水素アニール処理の結果、基板とフローティングゲート酸化膜との間のインタフェースにおけるインタフェース状態トラップの密度を１×１０¹⁰ｃｍ² ／ｅＶほどの低い密度まで下げることが可能となる。シリコンのバンドギャップがほぼ１ｅＶであるため、インタフェース状態トラップ（ＩＳＴ）の密度の現状技術での上記低い値は、０．１μｍの長さと０．１μｍの幅を持つゲートに対する個々のトランジスタのゲートの下での１つのＩＳＴの平均値と等しくなる。これは、現在０．１μｍよりもわずかに大きなアクティブチャネル寸法を持つ大部分のフラッシュメモリセルが１または２以上のＩＳＴで重大な影響を受けることを意味する。したがって、たとえＶ_THの定義域（一般に４００ｐＡ〜２μＡの広い範囲）に対応する予め指定した量のドレイン／ソース電流の値がどのような値であろうと、トランジスタのなかには、選択された電流値のうちのいずれかの値でＩＳＴ駆動ノイズを常に示す傾向を持つものがある。

本発明が扱うノイズタイプのソースは（単一原子欠陥、インタフェーストラップおよび未結合手などの）ミクロのものであることが多い（発明の背景の欄の参考文献［２］（非特許文献２）のｐ．５０６０ｆｆを参照されたい）。これらのミクロの欠陥の影響領域は、荷電済みトラップサイトから発出する電界ラインがメソスコピックな距離（数百オングストロームなど。発明の背景の欄の参考文献［３］（非特許文献３）の図４，１０３２ページを参照されたい）にわたって延伸するという意味でメソスコピックなものである。電子素子がサブミクロンの寸法まで小形化されるにつれて、ランダムなトラッピング／脱トラッピングイベントの影響はますます顕著なものになり、素子の寸法はこれらのランダムなミクロの現象の影響領域のメソスコピックな寸法とほぼ同じ寸法となる。

本発明の技法によるノイズ低減の１つの理由として、以下を挙げることができる。変動する信号を印加することにより、メモリセルがＤＣ検知と比較してより短い間隔の間ずっと強くオンに転換される。撹拌刺激の高い値の間、検知用信号が発生され、さらに、これらの短い間隔の間、セルを駆動して強反転に変えることにより、メモリセルはずっと強くオンに転換される。チャネルにおける電荷密度は、強反転時における電荷密度よりも高い。これは、荷電済みトラップから発出する反転層電荷が、ＳｉＯ₂ ／Ｓｉインタフェースにおいて、または、ＳｉＯ₂ ／Ｓｉインタフェースの近辺においてより効果的に電界ラインを遮断できることを意味する。また、この反転が強ければ強いほど、反転層はさらに厚くなり、そして、インタフェースからより深い領域で流れているソース電流と接続するドレインの当該部品はさらに大きくなる。これらのより深い電流は、表面におけるランダムなトラッピング／脱トラッピングイベントから大幅に遮断される。

図２Ａと２Ｂは、汎用フローティングゲートトランジスタにおけるインタフェースの状態トラップの単純化された概略表示である。これらの図で、図２Ａは側部から見たフローティングゲートメモリを示し、図２Ｂは頂部から見たフローティングゲートメモリを示す。これらの図は、フローティングゲート２０３上に配置されたコントロールゲートＣＧ２０１を示し、フローティングゲート２０３は基板２０５のチャネル上にある。ソースＳとドレインＤとにバイアスがかけられ、電圧がコントロールゲートに印加されると、フローティングゲートに記憶された電荷量により決定される大きさを持つ電流がソースとドレインとの間に流れる。上方から見たとき、上記対のゲートの下のチャネル領域は幅Ｗと長さＬとを有する。

フローティングゲートＦＧ２０３と基板２０５との間の領域は、フローティングゲート誘電体により占有される。誘電体と基板との間のインタフェースは、結果としていずれかのインタフェースの側部における構造の不連続性をもたらし、この不連続性が、結果としてインタフェース状態トラップ用サイトをもたらす場合がある。表面に対して垂直方向のこのようなトラップ分布の密度は、ほぼ正規分布であり、インタフェースに中心を有することが判明している（発明の背景の欄の参考文献［４］（非特許文献４）の図２を参照されたい）。このような１つのサイトの表現が図２Ａと２Ｂの２１１に示されている。

サイトが電子によって占有されているとき、その結果として、チャネル内へ延伸する電子間の反発作用に起因してクーロン障壁が生じる。この結果、有効なチャネル幅が量ΔＷだけ減少する。例えば、図１Ｂのランダムなピークでは、これらのスパイクは、電子の脱トラップ状態と、トラップ状態に対するベース電流レベルとに対応する。トラップの寿命は最も近い伝導体からのトラップサイトの距離に関連する（参考文献［１］（非特許文献１）の数式５を参照されたい）。トラッピングイベントまたは脱トラッピングイベントの結果生じる電流の変化のソースに関する問題点について若干の論争が現在文献に残っている。この変化は有効なモビリティの変化、反転層キャリア濃度の変化、あるいはこれら双方の変化としてモデル化することも可能である（参考文献［１］（非特許文献１）、［５］（非特許文献５）を参照されたい）。有効な幅、長さおよび／または電界の変化の結果生じるような電流の変化をモデル化することも可能である。さらに精密なモデルでは、現在のレベルのスケーリングで、単一トラップの占有状態により非常に影響を受ける複雑な３次元素子が考慮される。トラップの荷電状態は、素子電流を表わす数式（例えば、参考文献［５］（非特許文献５）の数式１のＩＤ＝Ｗμ_eff ｑＮ_inv Ｅ_x ）で生じるすべての項に影響を与える可能性がある。欠陥のない小形素子に対して有効なものとなり得る電流を表わす上記数式でさえ、素子電流を変調する状態を持つトラップによって重大な影響を受けた場合、同一の小形素子に対してもはや有効でなくなることが考えられる。素子電流のモデル化のために一般に用いられる数式は、１ないし２次元以上の素子構造の均一性を想定している。影響を受ける欠陥範囲が素子のアクティブな次元とほぼ同じ次元である場合、そうでない場合に有効であった仮説および数式が無効になる可能性がある。複数のトラップを備えたセルの場合、個々のサイトの影響はベースレベル上にスーパーインポーズされる。

所定のトラップの振舞いはセルの読み出しに用いるバイアス条件に依存することになる。図２Ｃに概略的に示すように、トラップ２１１がソース（Ｓ）、ドレイン（Ｄ）、基板（ｓｕｂ）、およびゲート（Ｇ）と容量性結合される。この場合、コントロールゲートの結合は、一般にトラップとの中介フローティングゲートを介する結合である。トラップは、これら端子のうちのいずれかに対するレベルの変更により変動する程度に影響を受ける可能性がある。トラップの多くの影響は、参考文献［６］（非特許文献６）にさらに多く論じられているような伝導体島としてモデル化することが可能である。この参考文献［６］（非特許文献６）は、発明の背景の欄で参照により援用されている。

一実施形態の例では、読み出し処理の信号発信時間（積分時間）の直前あるいは読み出し処理の信号発信時間（積分時間）の最中に交流電圧が素子の１または２以上の端子に印加される。反復可能で、一定状態を保つ（１つの積分時間から次の積分時間への）平均的効果を持つ別の外部撹拌を別の実施構成で利用してもよい。量子トンネリングの周知の現象として、荷電局所化効果を保証できるほどの弱さで機構の最も近い伝導体と通電するさらに深い境界トラップ内へのトラッピング／脱トラッピングアクションを行う役割を果たす機構がある。トンネリング抵抗という観点から見ると、この通電は、障壁を４ｎｍよりも薄くし、トンネリング抵抗の方を量子抵抗（Ｒ_Q ＝ｈ／（２ｅ² ）＝１２．９ｋΩ）よりも大きくする必要があること、並びに、トラッピング／脱トラッピングが局在境界トラップを出入りする場合のように、支配的なトンネリング機構が直接トンネリングとなることを意味する。より深い酸化膜トラップの多くも、最も近い伝導体または半導体インタフェースから４ｎｍ未満離れている。最も近い伝導体／半導体インタフェースのいくつかの例として、チャネル、フローティングゲート底部または選択ゲート底部がある。時変撹拌信号が、撹拌信号の個々のサイクルで最も近い伝導体の通電ポイントの擬フェルミ準位（Ｆ_N,P ）から得られる個々のトラップ／欠陥／不純物の個別のエネルギー状態の位置ずれを管理すれば、数ｋ_B Ｔ分だけノイズの低減が可能となる。但し、ｋ_B はボルツマン定数であり、Ｔは温度である。この原因として、障壁の両端にわたる電子の転送に必要なエネルギーがｋ_B Ｔよりも小さくなった場合、このようなトラップは非常に短い時定数を持ち、いずれの所定の積分時間の間も何度も状態の切り替えを行い、それによってノイズに著しい寄与をしなくなることが挙げられる。これは、後程精密化される中心極限定理の時間平均化原理に基づくものである。最も近い伝導体の通電ポイントとして、チャネル、フローティングゲート、選択ゲートまたはコントロールゲート内のポイントが挙げられる。このポイントがトラップの近辺にある結果、該トラップと該ポイントとの間に電子トンネリングが発生する可能性が生じる。ほとんどの印加時に、±３ｋ_B Ｔのエネルギー位置ずれで十分であることが望ましい。

もし障壁が十分に厚くなければ、あるいは、エネルギー障壁が十分に高くなければ（すなわち、抵抗がＲ_Q 未満であれば）、トンネリングは最も近い電極に関する欠陥の電子の通電の機構ではない可能性がある。これは、インタフェースに非常に近接するインタフェーストラップ、あるいは、インタフェースの半導体側部に存在するインタフェーストラップに関連する場合である可能性がある。このようなトラップの場合、たとえ、高い抵抗を与える物理的障壁が存在しないような場合であっても、エネルギー障壁は、原子レベルの寸法のポテンシャル井戸に電荷を閉じ込めるために必要なエネルギーの結果生じたものである可能性があることに留意されたい。言い換えれば、欠陥と、近くの電極との間に絶縁原子層（Ｓ）が存在しない場合もあるが、このような状況であっても、欠陥サイト内へ電子を入れたり、欠陥サイトから電子を除去したりするのにエネルギーが必要となる場合がある。ある所定のシステムでは、この必要なエネルギーは２つの別個の現象、すなわちサイズの量子化と電荷の量子化のうちの一方または双方の結果であると考えられる。ポテンシャル井戸の寸法が、上記井戸で電子のフェルミ波長とほぼ同じ寸法になったとき、サイズの量子化は顕著なものになる。欠陥のキャパシタンスが非常に小さくなって、Ｎ粒子系に１つの電子を追加する際に越えるべきクーロンブロッケードしきい値エネルギー＝（ｅ² ／２Ｃ）＝最小容量性エネルギーがｋ_B Ｔよりも大きくなると、電荷の量子化は顕著なものになる（参考文献［７］（非特許文献７）の数式１０を参照されたい）。但し、Ｃは外側の世界に対するトラップの総キャパシタンスである。キャパシタンスというコンセプトは、マクロシステムに帰属する集中定数として一般に用いられるものではあるが、このコンセプトはミクロ状態では参考文献［７］（非特許文献７）記載のように原子レベルにまで下がって用いることも可能である。ミクロの限界では、キャパシタンスは、参考文献［７］（非特許文献７）記載のように、真空レベルから問題のシステムへ固定電荷量ΔＱをもたらすために必要な単位電荷当たりの作業量ΔＶとして定義することができる。

一般に、電子トンネリング現象は薄い絶縁体により分離された２つの伝導体を必要とする。ノイズを引き起こすトンネリングパスの２つの側部は、別のトラップ、トランジスタチャネル、ドレイン、ソース、ゲートまたは絶縁／半導体インタフェースの伝導体側部（例えば、浅いトレンチの絶縁領域の側壁など）などのトラップ／欠陥自体と、ある別の伝導体または半導体である。インタフェーストラップと、トランジスタチャネルに沿った境界トラップ、特に、電流のボトルネックにより近いトラップは、トランジスタノイズに対する主要な寄与部である。トランジスタのタイプに応じて、電流のボトルネックはソース側近辺のチャネルに沿ったところにあるか、あるいは、図４Ａ〜Ｄの実施形態の場合、フローティングゲートと選択ゲート間の間隙部分にある。室温で、６ｋ_B Ｔは１５６ｍＶである。トンネリングパスの２つの側部において１５６ｍＶだけ擬フェルミ準位の位置ずれを行うには、ある近くの電極に対するずっと高い電圧の変化を必要とする。フラッシュメモリセルの場合、コントロールゲートは撹拌ＡＣ信号の印加用として一般に好まれる電極であってもよい。コントロールゲートに印加される１Ｖ振幅ＡＣ信号について考える。この１Ｖのうち、０．５Ｖの振幅だけがフローティングゲートへ転送される（フローティングゲートに対して５０％のコントロールゲート結合比を想定する）。例えば、酸化膜内へ入る１ｎｍの深さにあり、フローティングゲートから７．５ｎｍ離れているインタフェーストラップの場合（９．５ｎｍのチャネル酸化膜厚を想定する）、半径５Åの球状の伝導体としてモデル化されるトラップに対するフローティングゲートの容量結合比は１０．４％である。この結果は、“ラファエル (raphael)”というアバンティ コーポレイション (Avanti Corporation) により配布されたポアッソンの３次方程式解法ソフトを用いて得られたものである。上記チャネルに対するトラップのキャパシタンスは２．５６×１０^-19 Ｆとなるように計算され、フローティングゲートに対するトラップのキャパシタンスは２．９６×１０^-20 Ｆとなるように計算され、トラップの総キャパシタンスは２．８５×１０^-19 Ｆとなるように計算された。トラップの５Åという半径は経験から割り出した推測値にすぎない。また、酸化膜の相対的誘導率が定数値３．９であるという仮説は、以下の意味で有効でない場合がある。トラップとチャネル間のいくつかの原子層は、（ＳｉＯ₂ ではなく）ＳｉＯ_x から成る可能性がある。ＳｉＯ_x は酸素元素の数がＳｉＯ₂ よりも少なく、いくつかの酸素空格子点を有する。ＳｉＯ_x は、ＳｉＯ₂ とは異なる相対誘導率を有する場合がある。さらに、ポアッソンの方程式は、このような小さな寸法ではその有効性を失う場合がある。上記キャパシタンス値を用いて、１．０Ｖのコントロールゲート振幅のうち５０ｍＶだけをトラップへ転送するという結果が得られる。コントロールゲートに印加されたチャネル電位もＡＣ信号により変調されるため、かなりの部分の信号の振幅が浪費される。というのは、この信号振幅はトラップとチャネル間の電圧差を生みだすためには機能していないからである。このことを考慮しても計算上の電圧は５０ｍＶまでしか低減されない。（トンネル障壁の２つの側部間の電位差を変動させるという目的を持つ）必要な電圧の変化のノイズソースへの転送が非効率なために、ノイズの低減時に有効となるように任意の所定の端子に印加される（数ボルトの範囲での）高電圧変化の印加が通常必要となる場合がある。たとえ、トラップと最も近い電極との間の電位障壁が、トンネリング以外の別の何らかの機構により電子がトラップを出入りするようなものであっても、本願で開示するノイズ低減法は有効な状態を保持するものである。トラッピング／脱トラッピングスパンと関連する時定数がサブマイクロ秒から多くの年月まで延在する多数の桁の大きさの範囲にわたるという事実を説明する際に、トンネリングというコンセプトは有用である。

正味のノイズ低減効果を持つことが可能な時折の撹拌刺激の別の例として、外部または内部で生成されたフォトン、フォノンおよび磁場が含まれる。本発明が扱うノイズソースは本質的にミクロの性質を有し、素子のいずれかの物理領域にトラップサイトと原子欠陥を含む場合が多い。ランダムな電子／ホールトンネリングがトラップサイトの状態を変えることができる。トラップの位置に応じて、トラップの空格子点または占有が素子の振舞いに影響を与える。素子がメソスコピックな寸法およびそれより低い寸法にまで縮小されているため、単一トラップでさえ上記空格子点または占有の影響はますます顕著なものになる。将来の世代では、これらの影響が素子の振舞いの非常に支配的な部分となり、そのため非常に小形の素子の２進処理でさえ不可能となることが考えられる。トラップの状態変化と関連する時定数が信号積分時間のオーダーのものであるか、この信号積分時間よりも長いものであれば、その状態間でのトラップのランダムな推移がノイズのソースになる。しかし、要求に応じてトラップの状態を変えるためにトラップに強い十分な刺激を与えることができる場合、単一信号の積分時間の間トラップへ複数の刺激を印加することによって、トラップは個々の積分時間の間いくつかの独立した決定を行うことを余儀なくされる。この結果、素子ノイズの低減を得ることが可能となる。というのは、個々の測定がいくつかの独立したサブ測定から構成されることになるからである。トラップがメモリ様の振舞いを有するため、サブ測定と撹拌刺激との間で敏速な交番を代りに行うにはどの２つのサブ測定の間でもトラップの特徴的時間定数よりも長時間の待機を行う必要がある。しかし、この待機は多くの場合であまりにも長い時間になると考えられる。

例示の一実施形態は、台形ＡＣ信号をＮＭＯＳトランジスタのゲートに印加することにより、積分時間中にシステムの撹拌を行うことから構成される。この場合では、有効な積分時間は、ゲート電圧が高い時間（ハイタイム）に制限される。トランジスタの非線形的応答に起因して、立下がり時間のほとんどと、低い時間（ロータイム）のすべてと、立上がり時間のほとんどの間、ゲート電圧はしきい値未満となり、ドレインからソースへの電流があまりに低すぎるため、平均的積分電流に対して著しい寄与を行うことができなくなる。例えば、積分時間の３／４の間、電流が存在しないと仮定する。これを補償し、基準ＤＣと同じ平均電流をそのまま保持するために、ハイタイムの間、電流値がＤＣ電流値の４倍の大きさとなるようにゲート電圧を上げることができる。

例えば、１回の積分間隔内に１０回のＡＣサイクルが存在する場合、以下の状況について説明することができる。ノイズに寄与するインタフェーストラップサイトは、メモリ様の特徴を備えたランダムな一貫性のないマイクロ・フローティングゲートとして振舞う。トラップからチャネルへのトンネリング抵抗が十分に高い場合、トラップした電荷の平均的占有／空格子点寿命は積分時間のオーダーまたは積分時間よりも長いものにすることができる。このような場合に、連続する測定によってセルの状態と同じ値を得ることができる。しかし、（トラップの現在の占有状態の寿命よりも長い中間遅延を伴う）その後ずっと後で行われる測定によって、セルの状態が異なるものであることが判明する可能性がある。以下の方法でこの同じ着想を単一の信号発生時間（単一の検証に対応する積分時間）に拡張することができる。一実施形態では、複数のＡＣ信号が単一の積分時間中フラッシュメモリセルのコントロールゲートに印加される。上述したように、これらの刺激を示す高い値はＤＣ読み出し電圧よりもわずかに高く、低い値は上記高い値よりも数ボルト低く、低い値の継続時間はトラップの占有状態を空の状態にできるほど十分に長い時間となる。したがって、前回のハイタイム時のトラップの占有状態から１回のハイタイム中にトラップの占有状態がランダム化される。このようにして、単一の信号発生時間はいくつかのサブ積分時間（ハイタイム）から構成されることになる。上記サブ積分時間の各積分時間の間、トラップの状態は前回のサブ積分時間中のトラップの状態から独立している。したがって、ハイタイムの目的は、ビットラインの放電を介してビットライン電圧信号を一括して発生することである。さらに、中間のロータイムの目的は、次のハイタイムの最中にトラップの状態から１つのハイタイムの最中にトラップの状態を脱相関したり、ランダム化したりすることである。ロータイムの終了時までに、トラップはその空の状態になることを余儀なくされる。さらに、コントロールゲートへの高い電圧値の印加時に、トラップは新たにランダムな決定を行って、占有状態になるか、あるいは空の状態のままになる。本願では、ＤＣの積分時間とほぼ同じまたはＤＣ積分時間よりも長い特徴的寿命を持つトラップについて考えているにすぎないため、これらのトラップに対して、個々のサブ積分時間中のトラップの状態は、当該サブ積分時間の継続時間の間、通常同一の状態のままであると仮定するほうが安全である。イントラサイクル測定のノイズは、トラッピング／脱トラッピング寿命が信号のアップタイムとほぼ同じである相関状態のままである。一方、インタサイクルノイズは低い値が高い値よりも著しく低くなっている限り無相関になり、低い継続時間も高い継続時間とほぼ同じ長さとなる。平均電流の複数のＡＣ測定値の分布は、上記測定値の各々が１０回の無相関ＡＣサイクルにわたって電流を平均化することにより得られものであるが、上記ＡＣ測定値の分布は、各々がＡＣの場合と同じ積分時間を持つ同数の平均的ＤＣ電流測定値の分布と比較すると、さらに小さな分散値を持つ。

個々の要素から構成されるあるグループ内の振舞い分散値の方が、同じ要素の集団から成る要素から構成されるあるグループ内の振舞い分散値よりも大きいことはよく知られている。これは、中心極限定理（Erwin Kreyszigによる“上級工学用数学”（第５版，９５４〜９５５ページ）を参照されたい）として知られている。中心極限定理の複数の変形例のうちの一例として、以下がある。Ｘ₁ ，Ｘ₂ ，…，Ｘ_n を同じ分布関数、したがって同じ平均値μと同じ標準偏差σとを持つランダムな独立変数とする。Ａ_n ＝（Ｘ₁ ＋Ｘ₂ ＋…＋Ｘ_n ）／ｎとする。この時、ランダムな変数Ａ_n は大きなｎの極限における漸近的法線である。また、ｎの値がどのような値であっても、Ａ_n の平均値はμに等しく、かつ、Ａ_n の標準偏差は（１／√ｎ）σに等しい。これは、例えば、９個の独立したサブ測定値の平均化から構成される測定可能値が、サブ測定値の各々の分布内で固有の標準偏差よりも３倍小さな標準偏差を持つことを意味する。この文脈では、標準偏差とノイズとは入れ替え可能である。本願で示す最も中心的コンセプトであり、最も有効なコンセプトは、いくつかの独立したサブ測定値にわたる平均化によってノイズ低減能力を利用するというものである。当該電極のＤＣ読み出し電圧から選択された任意の電極に対する電圧変化（撹拌刺激）は、変化の符号に応じてトラップを充填するか、トラップを空にすることが望ましい。したがって、これは、変化が元の読み出し値へ返される度にトラップの占有状態に関する新たな独立した決定をトラップに行わせるものである。サブ測定値がこれらのランダム化用電圧変化とインタレースされる場合、個々のサブ測定値は残りのサブ測定値から脱相関される。したがって、時折の撹拌刺激の本質的役割は、１つのサブ測定値の間トラップの状態を次のサブ測定値の間のトラップの状態から脱相関することである。変化の符号は正または負のいずれも可能である。例えば、ＤＣ読み出し電圧値未満のコントロールゲート電圧を取ることにより、負の撹拌刺激の継続時間の間ｎチャネルトランジスタでセル電流が自然に切れるという意味で負の変化の方が実現し易いかもしれない。しかし、高い十分な大きさの負の変化はいくつかの電極への負電圧の転送を必要とする場合が多く、システムによってはこの負の変化は容易に実現ができないかもしれない。これとは別に、正電圧変化によって負電圧の使用を回避するようにすることも可能である。しかし、正の変化を用いる場合、ｎチャネルベースのセルは、正の変化の間所望したよりもずっと強くオンに転換されることになり、所望のＤＣ読み出し条件が印加されている時間中、読み出し信号を正しく発生しなくなる。この問題を解決するために、トランジスタ電流のパス内の別の何らかのスイッチが、正の変化の間、セル電流をオフにする必要がある。図６の実施形態のＮＡＮＤアーキテクチャでは、選択ワードラインに撹拌刺激を印加することが可能であり、その場合、スイッチは、既存のドレイン側選択ゲート、ソース側選択ゲート、同じセグメント内の非選択ワードラインあるいは上記の組み合わせとすることが可能である。図４Ａ〜４Ｄの実施形態の２層フローティングゲートソース側注入（ＤＦＧＳＳＩ）アーキテクチャの場合、選択されたコントロールゲート（ステアリングゲートと呼ばれ場合もある）に撹拌刺激を印加することが可能である。この場合、スイッチは、選択ゲート（すなわち、ワードライン）や、転送ゲート（オーバードライブ・ステアリングゲートとしても周知の一対のフローティングゲートのうちの一方のコントロールゲート）あるいはこれら双方のゲートであってもよい。任意の所定のアーキテクチャにおいて、電流のパス内の既存のトランジスタのいずれかのトランジスタでも既述したスイッチとして使用が可能であり、あるいは、正の撹拌刺激の継続時間の間、素子電流をオフにするタスクを実行する新たなスイッチングトランジスタの設計も可能である。

ＡＣ撹拌刺激を転送するラインのＲＣ時定数または１／２ＣＶ² ｆ電力要件などの制約条件が存在する場合もある。例えば、図４Ａ〜４Ｄの実施形態のＤＦＧＳＳＩアーキテクチャの場合、高い周波数で１０００以上のコントロールゲートラインまたはステアリングゲートラインの上下駆動を行って、１セクタ（５１２バイト）の内容の読み出しが図られ、そのため二分探索読み出しの検証ステップ毎に複数のＡＣサイクル撹拌刺激を実行するのに相対的に多量の電力が必要となる。以下は、この問題を軽減するいくつかの方法である。撹拌刺激を転送するラインのＲＣ時定数は、一般にポリシリコンラインを金属配線に変換することにより、あるいは局所的ラインセグメンテーションの長さを短くし、（関心対象のラインと容量結合する局所的ブースタプレートまたはブースタラインを用いて、）撹拌刺激を局所のセグメントのみへ転送することにより、ポリシリコンラインの金属シリサイド化によって減らすことができる。たとえ有効な積分時間をＤＣ積分時間の１／４にカットしても上記方法によりノイズの低減が可能であることが判明した。

ＤＣ読み出し条件の下で、面倒なトラップを占有するか、空にするかのいずれかを行うことができる。説明を簡略化するために、電子トラップの擬フェルミ準位と近くのチャネルとが、ＤＣ読み出し条件の下で位置合わせを行う場合について考える。この場合では、トラップは、平均して５０％の時間は空（すなわち、Ｐ_V ＝０．５）であり、残りの５０％の時間は占有される（すなわち、Ｐ_o ＝０．５）。平均占有寿命がτ_o ＝１０００μ秒となるものとしてトンネリング抵抗を仮定する。平均の空格子点寿命もτ_V ＝１０００μ秒であるとする。したがって、同じ種類の推移間での平均時間はτ_T ＝１０００＋１０００＝２０００μ秒となる。但し、τ_T は１つのトンネリングイン・イベントから別のトンネリングイン・イベントへの平均時間、または、１つのトンネリングアウト・イベントから別のトンネリングアウト・イベントヘの平均時間である。パウリ排他原理に起因して、同一トラップの中へ入る任意の２つのトンネリングイン・イベント間で、トンネリングアウト・イベントが生じることに留意されたい。１０μ秒のＤＣ読み出し積分時間を仮定すると、１回の読み出しで電子のトラップ化を得ることができ、別の回の読み出しでは電子の脱トラップ化を得ることができる。ＤＣ積分時間内での１または２以上のトンネリングイベントの見込みはかなり低いものとなる。しかし、別の読み出しが数秒後に行われれば、これらの２つの読み出し結果は無相関となる。したがって、任意の単一のＤＣ積分間隔内のトラップ状態（トラップの短期記憶部）では高い相関関係が存在し、（τ_T と比較して）より長い中間遅延を用いて行われる読み出し間では低い相関関係が存在する。

フラッシュメモリセルのコントロールゲート電圧が、数ボルトの振幅で１μ秒未満の時間からなる台形パルス列を用いて１０回変えられ、読み出しパフォーマンス時に損失が生じないようなＡＣ検知の場合について考察する。パルスの高い電圧値をＤＣ読み出し値より大きくして、２５％のデューティサイクルに起因してハイタイム中の電流がロータイム中の電流の４倍となるようにすることが望ましい。低いパルス間毎に電子がトラップを空けることをほとんど保証できるほどパルスの低い値を低くすることが望ましい。こうすることによって、個々のハイタイム中のトラップ状態は前回のハイタイム中のトラップ状態とは無関係なものになる。議論上、コントロールゲートにかかる１Ｖ毎に占有確率に対して１０倍の折り畳み効果が生じるものと仮定する。したがって、ＤＣ読み出し条件の下でＰ_o ＝０．５かつＰ_V ＝０．５であれば、コントロールゲートにさらに１ボルト印加した場合、Ｐ_o は０．９５になり、Ｐ_V は０．０５になる。コントロールゲートに別の１ボルトを印加すると、確率はＰ_o ＝０．９９５並びにＰ_V ＝０．００５となる。コントロールゲート電圧がＤＣ読み出し条件から１Ｖだけ減少すれば、Ｐ_o は０．０５になり、Ｐ_V は０．９５になる。トラップを出入りする左右対称のトンネリング特性の仮説と、１０進の確率変化当たり１Ｖとを導入して説明を簡略化する。これらの仮説の有効性はノイズ低減法の効能に影響を与えない。インタフェース状態トラップの例では、関心対象のフェルミ準位は、インタフェース状態のすぐ下にあるチャネル内のあるポイントにおけるチャネルフェルミ準位である。トラップのエネルギー準位がフェルミ準位未満であれば、トラップが通常占有され、次いで、時折空き状態になる。このような場合、ＤＣ読み出し電流は、時折短い継続時間のアップ・スパイクを伴う時間のほとんどで何らかの基本値になる。これとは別に、トラップエネルギーレベルがフェルミ準位以上になる場合、トラップは通常空き状態になり、時折占有される。このような場合、上記電流は、時折短い継続時間のダウン・スパイクを伴う時間のほとんどで何らかの基本値になる。トラッピング（または、脱トラッピング）イベントがさらに強く行われれば行われるほど、初期の脱トラップ（または、トラップ）状態の寿命はより長くなる。トラッピング／脱トラッピングイベント前の総システムエネルギーＥ_i と、トラッピング／脱トラッピングイベント後の総システムエネルギーＥ_f との間の差ΔＥ＝（Ｅ_f −Ｅ_i ）＝（Ｅ_final −Ｅ_initial ）によってこのイベントの確率が決定される。ΔＥが大きければ大きいほど、推移イベントの発生確率はより小さくなり、エネルギーＥ_i を持つ初期状態の寿命は長くなる。ΔＥが負であれば、状態Ｅ_i の寿命は短くなる。

値ΔＥの負の値が大きければ大きいほど、Ｅ_i での状態の寿命は短くなる。ΔＥは、１）推移前と推移後の間での静電気エネルギー差と、２）障壁の２つの側部に２つの異なる電位を持つ抵抗トンネル障壁の両端に電子を置くために電力供給装置により費やされる作業内容と、の少なくとも２つの成分から構成される。例えば、ΔＥの静電気成分がｋ_B Ｔよりもずっと少なく、しかも、トンネリング抵抗Ｒ_T が大きければ、単位時間当たりのトンネリングの確率は小さくなり、トラップ状態と脱トラップ状態との双方の状態の寿命は長くなる。このような場合、長時間にわたって、その時間のほぼ１／２の間、電流はある高い値をとり、また、その時間の１／２の間、ある低い値をとり、これら２つの値間でトラップのトンネリング抵抗に応じて頻繁な推移または頻繁でない推移のいずれかの推移を行う。

例示の実施形態のノイズ低減法へ戻ると、交番信号は、正弦波、矩形波、三角波および台形波を含む種々の異なる波形を持つことが可能であるが、これらに限定されるものではない。セルの応答が非線形であるため、端子への印加電圧の合成された周期的および非周期的部分は、単独ではＤＣ部分と同じ平均値を持っていない場合がある。例えば、図３には、非周期電圧（Ｖ_aper）と共にゲートに印加される周期的外乱（Ｖ_per ）の例が概略的に示されている。合成された波形３０７は、ＡＣ部分なしで同じデータ状態を測定するのに用いることになるレベルに関して左右対称ではない場合もある（３１３）。ピークの効果は飽和する可能性があるので、ピークがあまりに高くなった場合、合成された波形は、極値のピークで十分に高くなったり、低くなったりするように構成される。さらに、整数回の周期部分サイクルを用いる必要はない。測定対象波形が所定の状態に対して再現可能であり、所望の効果が達成される限り、該波形を利用することができる。

所望のトラッピング／脱トラッピングを達成するために、この例示の実施形態では、主要な効果がサイクルの底部と頂部とにあるとき、読み出しの脱相関用の５０％のデューティサイクルを持つ波形を利用する。この理由のため、方形波や台形波の波形を利用することが望ましい場合がある。というのは、これらの波形は、正弦波や三角波などの波形と比べて、ピークレベルで上記波形のデューティサイクルのより大きな部分を含むからである。矩形波がピーク値を最大化するとはいえ、実際問題として矩形波形の場合オーバーシュート（ギブズ現象）を被るという問題点がある。特に、このオーバーシュートのためにハイエンドでの再現性という点から見て満足すべき効果を得ることができない。したがって、台形波形が最善の妥協波形である場合が多い。

図３には、説明上の目的のために、ゲートに印加する刺激が示されているが、別の実施形態では、刺激を他の端末に印加することも可能である。図２Ｃに示すように、トラップでの電圧レベルは、トンネル接合部の個々の側部にある２つの伝導体エンティティのうちの一方へ望ましい方法でこの電圧のある部分を転送することが可能なセルの端子のうちのいずれかの端子にかかる電圧の変化によって影響を受ける場合がある。例えば、上記電圧レベルを基板に印加することが可能であり、それによって、ほぼ同時に刺激を多数のセルに印加し、ゲートに印加された読み出し電圧との干渉を避けることが可能となる。種々のセルの実施形態に関連する別の例については後述する。

種々の電圧を設定する回路として、回路アレイにおいて周辺機器要素を形成するデコーダと回路ドライバの一部がある。これらの回路については、本願明細書において参照により援用されている米国特許第５，１７２，３３８号（特許文献１０）と第５，２７２，６６９号（特許文献１１）にさらに十分な記載があり、さらに、本願明細書において参照により援用されている米国特許第５，７１２，１８０号（特許文献３）と、第６，１０３，５７３号（特許文献４）と、２０００年２月１７日出願の米国特許出願第０９／５０５，５５５号（特許文献５）、２０００年９月２２日出願の米国特許出願第０９／６６７，３４４号（特許文献６）にも十分な記載がある。これらの特許および特許出願については、複数のフローティングゲートの実施形態と関連して以下で参照する。

記憶ユニットの状態は複数の異なるパラメータを用いて決定することが可能である。上述した例では、セルの記憶された電荷レベルの決定は電流の検知により実行可能である。この場合、その通電の大きさは固定バイアス条件を用いて検知される。これとは別に、しきい値電圧の検知を通じてこのような決定を行うことが可能である。この場合、このような通電の立上りは変動するステアリングゲートバイアス条件を用いて検知される。これらの方法はいくつかのさらに標準的なアプローチを表すものである。

これとは別に、（プリチャージ・コンデンサなどにより）動的に保持された検知ノードの放電率の制御をセルの電荷レベルで定めたドライバの力に行わせることにより上記決定を動的に行うことも可能である。所定の放電レベルに達する時間を検知することにより、記憶された電荷レベルの決定が行われる。この場合、セル状態を示すパラメータは時間である。このアプローチは、本願明細書において参照により援用されている米国特許第６，２２２，７６２号（特許文献１２）、および、本願明細書において参照によりすでに援用されている“マルチレベル不揮発性一体形メモリ素子用センス増幅器”という米国特許出願（特許文献８）に記載されている。別の代替技法により、パラメータとして周波数を用いて記憶ユニットの状態が決定されるが、これは、やはり本願明細書において参照によりすでに援用されている米国特許第６，０４４，０１９号（特許文献１）記載のアプローチである。

電流検知アプローチは、上述した参考文献に含まれている米国特許第５，１７２，３３８号（特許文献１０）と、本願明細書において参照により援用されている米国特許出願第０８／９１０，９４７号（特許文献１３）との中でさらに完全に開発され、以下説明する様々な実施形態と共に用いることができる。しかし、以下の解説の大部分では、しきい値電圧（Ｖ_TH）の検知アプローチ（あるいは電圧マージニングとして知られている）が用いられる。なぜなら、このアプローチにより検知分解能の向上が図られ、大規模な並行読み出し動作と関連して電流を、したがって電力を低く保持し、脆弱性が高いビットライン抵抗まで最少化されるからである。Ｖ_TH検知、すなわち電圧マージニングによるアプローチは米国特許第６，２２２，７６２号の中で完全に開発されている。所定のゲート電圧に応じて固定ドレイン電圧用電源で電圧のモニタを行う別の電圧検知法として、ソース・フォロワ技法があり、この技法については例えば本願明細書において参照により援用されている米国特許出願第０９／６７１，７９３号（特許文献７）に記載がある。

二分探索法、あるいはさらに低速の線形探索法を用いてセルの状態を見つけるようにしてもよい。このような方式では、読み出し動作はいくつかの検証動作から構成されることになる。個々の検証動作は一定のＤＣコントロールゲート電圧をセルに印加し、セルが、印加されたコントロールゲート電圧値でオンかオフかを調べるチェック処理から構成される。インテリジェントに選択されるコントロールゲート値で行われる複数のこのような検証動作には読み出し動作が含まれる。電流の検知対電圧の検知、動的検知対静的検知および時間からトリップへの検知対固定時間検知などのいくつかの複数の異なる方法で、個々の検証を行うことができる。これらの変形例のほとんどについては前に論じたり、言及したりした。動的−固定−時間−検知は以下の一連のイベントから構成される。１）所望の電圧をコントロールゲートに印加し、検知が終了するまでコントロールゲートを当該電圧で保持する。２）ビットラインを固定電圧にプリチャージする。３）ビットラインを解除して、セル電流がビットライン電圧を下げることができるようにする。４）解除イベントからの一定量の時間経過後、ビットライン電圧に基づくセル状態でのラッチは、予め指定した値以上または予め指定した値未満となる。５）次にコントロールゲート電圧は、その予備値を返すか、別の検証動作用の次の所望値へ強制的に変更されるかのいずれかとなる。

一実施形態では、読み出し動作の個々の検証ステップに先行して単一パルスの撹拌刺激を行ったり、複数パルスの撹拌刺激を積分の開始直前に行ったりすることが可能であり、これを事前調整と呼ぶことができる。事前調整とは別に、あるいは事前調整に加えて、撹拌刺激の単一パルスまたは複数のパルスを積分時間中に印加することが可能である。事前調整は、単独で、以下の利点を持つことができる。単一の下方への事前調整用電圧パルスは、トラップの空状態の中へほとんどのトラップをセットすることができる。トラップのさらに大きな部分が、ＤＣ読み出し条件の下でこれらトラップの空状態の寿命の方が、トラップの占有状態の寿命よりも長く、かつ、積分時間とほぼ同じ長さまたはこの積分時間よりも長くなるようなものとなれば、立ち下がり事前調整パルスは全体的なノイズ低減効果を持つことができる。これは、いくつかの絶縁材料およびいくつかの一般的なＤＣ読み出し条件の場合についても言えることである。トラップのさらに大きな部分が、ＤＣ読み出し条件の下でトラップの占有状態の寿命の方が、トラップの空状態の寿命よりも長く、かつ積分時間とほぼ同じ長さまたはこの積分時間よりも長くなるようなものならば、立ち上り事前調整パルスは全体的なノイズ低減効果を持つことができる。これは、いくつかの絶縁材料およびいくつかの一般的なＤＣ読み出し条件の場合についても言えることである。立ち下がり事前調整パルスに対して有利に働く材料が存在する傾向があるが、この規則には多くの例外が常に存在する。一方、強い十分な立ち上り事前調整パルスは全体的なノイズ低減効果を持つことができる。というのは、この（これらの）パルスは、プログラミングパルスの直後の第１の検証の履歴状態の再現へ向かって長い距離を進むことができるからである。種々のトラップが異なる短期寄生メモリを有していることを知れば、最後のプログラミングパルス後に、第１の検証に先行して少なくとも部分的に短期履歴状態を再現する能力によるノイズの低減が可能となる。種々の処理技術をカバーする範囲のトランジスタにわたる測定値から、事前調整が限定された有効性を持つものであること、また、ノイズを低減する最も効果的な方法として、個々の測定値が複数の独立したサブ測定値の平均値となるように個々の測定中に複数の脱相関用パルスを印加する方法があることが観察される。個々の測定の範囲内に含まれる独立したサブ測定の回数が多ければ多いほど、測定に関連するノイズは少なくなる。上述したように、Ｎが個々の測定を含むサブ測定の回数とすると、ノイズは（１／√Ｎ）倍だけ減少する。Ｎ＝９の場合、トランジスタのＶ_THを測定する際のノイズの振幅を中心極限定理に基づいて３分の１だけ減らすことができる。１０分の１のノイズの低減が必要であれば、Ｎを１００の値まで増やすことが望ましい。以上から解るように、実施形態によっては、このノイズ低減方法は、費やされるエネルギーと、これらの独立した測定をすべて実行するのに必要な時間との双方の点から見て、より高いコストがかかる可能性がある。このコスト高を軽減する１つの方法として、さらに敏感な二分探索読み出し検証ステップでのみ撹拌刺激を印加する方法がある。

再読み出しという着想に基づく代替の実施形態は以下のようなものとなる。多くの技術が、例えば、メモリセクタの読み出し時のエラーをフラグする誤り制御符号化（ＥＣＣ）に依拠している。セクタを読み出す第１の試行によってあまりに多くのエラーを生じたために、リアルタイムでの訂正ができなくなったり、全く訂正を行うことができなくなったりした後、セクタの再読み出し時にのみ撹拌刺激を呼び出すようにすることができる。これとは別に、セクタの任意の２つの読み出しの間で単一の脱相関用パルスを印加してもよい。同じセクタの複数回の読み出しを行った後、１つの読み出し動作から別の読み出し動作へ変わる状態を持つセルとしてノイズの多いセルの特定を行うことができる。ノイズの多いセルのアドレスを特定することにより、以下の２つのアプローチによるデータの回復が可能となる。１）ノイズの多いセルのアドレスについての情報と共に、必要な誤り訂正のレベルを下げ、これらの能力をエラー検出へ再指向させることによりＥＣＣ能力が非常に上がる。２）ＥＣＣがエラーを示さなくなるまで、ノイズの多いセルの近傍のデータ状態の様々な組み合わせをＥＣＣエンジンへ送出することができる。メモリセルの状態のグレースケーリングを行うことにより、任意の状態の近傍状態から正確に１ビットだけ当該状態と異なる状態にすることが可能となり、セルノイズにより誘起される可能性がある最も近い近傍の状態遷移に起因して生じるＥＣＣに対する負担がさらに軽減される。

発明の背景の欄で引用した従来技術（例えば、参考文献［８］（非特許文献８）、［９］（非特許文献９）、［１０］（非特許文献１０）、［１１］（非特許文献１１）を参照されたい）には、強反転と累積間のＭＯＳ形トランジスタへの印加電圧のサイクリングが、強反転時に観察されるその１／ｆノイズを低減させることが記載されているが、これら引用されたいずれの参考文献にもメモリシステムで使用する実際的なノイズ低減法は示されてはいない。また、本発明の種々の態様は、複数の追加の方法で上記従来技術をさらに拡張するものである。１）反転から累積へのサイクリングは、可能な種々の電圧の大きさと、撹拌刺激として印加することが可能な方向とのサブセットにすぎない。２）変動電圧は撹拌刺激の１つの形態にすぎない。３）具体的で実際的なノイズ低減法は従来技術には記載されていないが、これに反して、本発明は、例えば、不揮発性メモリなどにおける実際的な上記着想およびその他の多くの新たな着想を利用する種々の詳細な技法を提示するものである。４）従来技術のいずれにおいても、単一の積分時間中に複数の撹拌刺激を利用することにより最も強力なノイズ低減効果の達成を可能にするという着想を見つけることはできない。５）従来技術のいずれにおいても複数の撹拌刺激の効能を説明する中心極限定理については述べられていない。従来技術に優る本発明の進歩には、さらに多くの数のサブ測定値の平均化を犠牲にして限りなくノイズを低減する中心極限定理を利用する任意の種類の撹拌の一般化、並びに、累積と反転間のサイクリングのみならず、ＤＣ動作電圧と他の任意の値（より高い値であれ、より低い値であれ）の間のゲートのサイクリングの一般化と、ゲートのみならず、素子の任意の端子のサイクリングの一般化と、種々の実施構成で指定されているような単なるＭＯＳＦＥＴではない任意の種類の電子素子の一般化とが含まれる。

好ましい実施形態では、それぞれが波形の周期の１／４であるロータイム、立上がり時間、ハイタイムおよび立下がり時間を持つ台形波形が用いられる。信号の振幅が大きければ大きいほど、ノイズを抑制するその機能は大きくなる。高いレベルの信号がトランジスタのＶ_THにより決定され、この信号は、ＡＣ信号が積分間隔中に印加されれば、その結果としてトランジスタがそのデータ状態とは独立に完全にオンになるため、ほんの少ししかＶ_THを上回ることはできない。

ＤＣ読み出し値である低い値と、それよりずっと高い値である高い値とを持つ複数のパルスとが用いられるさらに別の実施形態を単一の積分時間内に適用することができる。これは、ＮＯＲアーキテクチャ内の別々の選択ゲートのような、セル電流のパス内の別のゲーティング要素の存在を必要とする。このゲーティング要素をオフにして、セルのＶ_TH以上でゲート電圧が良好に駆動されるすべての当該時間の間、停止しなければ過剰になるセル電流の停止を図る必要がある。ＮＡＮＤアーキテクチャでは、このゲーティング要素は、選択されたＮＡＮＤ列、ソース選択トランジスタまたはドレイン（ビットライン）選択トランジスタの範囲内で非選択ワードラインであってもよい。図４Ａ〜Ｄの２層フローティングゲートの実施形態では、ゲーティング要素は、記憶ユニットまたは選択ゲート内の非選択フローティングゲートのコントロール（すなわち、ステアリング）ゲートであってもよい。

この技法は、検知前および検知の最中にシステムを沈静化することによりノイズの低減を図る従来技術で広く行われている実施態様からの逸脱である。活動が個々の検知期間中に常に再現可能であり、あるいは対応する刺激期間が積分時間よりもずっと短かければ、この技法によって、有益な高レベルの活動が可能となり、有益な高レベルの活動が得られる。時折の信号が、再現可能な方法で積分間隔と同期可能であれば、信号の周期を拡げ、積分時間とほぼ同じ長さとなるようにすることが可能となる。同期の結果として、積分間隔の最中に高い割合の継続時間を得ることが可能となり、この高い割合の継続時間は種々の積分間隔の両端にわたって一定のまま保たれる。ＡＣ信号をゲートまたはトランジスタ基板に印加することによりノイズの大幅な減少が得られることが知られている。積分間隔に対して同期するＡＣ波形を用いることにより、積分時間当たりの１サイクルでさえ、多くの場合でノイズの大幅な減少が得られた。

これまでの説明は、図２Ａと２Ｂの汎用的なフローティングゲートセルが用いられる実施形態に基づくものであったが、本発明の種々の態様は特にセルタイプに依存するものではないため、もっと一般的に、別の構成を持つセルに対してもこの説明を適用することが可能である。例えば、コントロールゲート（ＤＦＧＳＳＩアーキテクチャなど）の他に選択ゲートを含むＥＥＰＲＯＭセルが存在する。特に、選択ゲートを含む別の例示の実施形態では複数のフローティングゲート構造を持つセルが用いられる。この構造を持つ不揮発性メモリセルについては、米国特許第５，７１２，１８０号（特許文献３）と、第６，１０３，５７３号（特許文献４）と、２０００年２月１７日出願の米国特許出願第０９／５０５，５５５号（特許文献５）と、２０００年９月２２日出願の米国特許出願第０９／６６７，３４４号（特許文献６）とに記載がある。これらの特許および特許出願は、本願明細書において参照によりすでに援用されている。図４Ａ〜Ｄは、米国特許第５，７１２，１８０号（特許文献３）から採られたものであり、このようなセルを示している。

図４Ａと４Ｂには、複数のフローティングゲートを備えたメモリ記憶ユニットの一実施形態の平面図と断面図がそれぞれ示されている。図４Ｂの断面図に示されているように、ビットラインＢＬ１（７１１）とＢＬ２（７１２）の２つのソース／ドレイン領域の間でセルのチャネルが形成される。チャネルは、左フローティングゲートＦＧＬ１２（７８１）と左コントロールゲートＣＧＬ２（７７１）との下にある左フローティングゲートチャネル７６１と、右フローティングゲートＦＧＲ１２（７８３）と右コントロールゲートＣＧＲ２（７７３）との下にある右フローティングゲートチャネル７６３、および、これらゲートチャネルの間にある、選択トランジスタＴ１２（７７２）の下にある選択チャネル７６２の３つの領域に細分化される。

図４Ａに示すように、この構造では、ＳＧ１（７２０）などのワードラインが、ＢＬ１（７１１）とＢＬ２（７１２）などのビットラインを横切ってアレイを形成する。次いで、このアレイ内のメモリセルの位置がこれらのラインの交点によって画定される。例えば、選択トランジスタＴ１２（７７２）を持つ図４ＢのセルはＢＬ１（７１１）とＢＬ２（７１２）との間のワードラインＳＧ１（７２０）に沿って存在する。しかし、コントロールゲートは、従来のアーキテクチャの場合のように行に沿う代わりに、今度はビットラインに対して平行な列に沿って接続される。したがって、電圧をコントロールゲートラインＣＧＬ２（７７１）に印加することにより、この電圧は、トランジスタＴ１２（７７２）を含むセルのゲートに対してだけでなく、ビットラインＢＬ１（７１１）とＢＬ２（７１２）間の列内のセルのすべての左コントロールゲートに対しても印加されることになる。図４Ｃは、図４Ａと４Ｂのセルなどのメモリセルのアレイの一実施形態を描く回路図である。ここで、図４Ｃはこれらのメモリセルの等価回路である。セルのフローティングゲート７８１と７８３とはプログラミングと読み出しとを独立に行うことができる。このようなセルの処理に関するさらなる詳細については、本願明細書において参照によりすでに援用されている参考文献に記載されている。

図４Ａ〜Ｃのセルでは、基板誘電体インタフェース内のいずれの場所にも、あるいは、基板誘電体インタフェースに最も近いチャネルに沿ったいずれの場所にもインタフェース状態トラップを配置することが可能である。図４Ｂのサイト７９９の場合と同様、フローティングゲートのうちのいずれかのゲートの下か、選択ゲートの下か、あるいはゲート間の間隙に上記インタフェース状態トラップを配置することができる。上記サイトは、図４Ｃの端子のすべて並びに基板と種々の強度で容量結合される。コントロール（ステアリング）ゲート、ソース、ドレインおよび基板に対するレベルの変更とによる刺激に加えて、選択ゲートの導入により、時折の刺激を印加することができる他の端末が設けられる。選択ゲートとの直接容量結合は、選択ゲートの下の選択チャネル領域ではトラップサイト用として最も強いものになるが、フリンジ（fringe）電磁界結合、および、選択ゲート（図４ＣのＣ_31L とＣ_31R ）と順次容量性結合が行われるフローティングゲートとサイトとの結合の双方の結合を通じて、フローティングゲートチャネル内のサイトにも影響を与えることになる。これは、選択トランジスタを備える単一フローティングゲート記憶素子についても言えることである。

図４Ａ〜Ｃのセルは、図４Ｄに示すようなアレイで構成される。ある例示の実施形態では、ＡＣ台形信号は選択ゲート（７７２など）と接続されたワードライン（７２０など）に印加されたり、あるいは、コントロール（ステアリング）ゲート（７７１と７７３）に印加する代わりに基板にＡＣ信号が印加されたりする。低い値０Ｖから高い値６Ｖへの選択ゲート電圧の変調によって、セルによってはノイズの減少に効果があることが判明した。

７２０などのワードラインに対してＡＣ信号を実行することにより、いくつかの利点が得られる。同時に読み出される数百から数千のセルを一般に含むことが可能な読み出し済みの個々のセクタに対して、ただ１つのワードラインを駆動する必要がある。周期的信号が、フローティングゲートの列と接続されたライン（７７１や７７３のような“ステアリングライン”など）を駆動する場合、同時に読み込まれるすべてのセルのステアリングラインは同時に上下に駆動する必要がある。これによって、個々のラインに対する（１／２ＣＶ² ｆ）の消費電力が生成される。但し、ｆは周期的信号の周波数であり、Ｖはその振幅であり、Ｃはラインの総キャパシタンスである。この結果、ＡＣ駆動コントロール（ステアリング）ゲートの場合、大きな消費電力が得られることになる。さらに、これによって、同じステアリングライン上のすべての非選択セルが電位妨害状態に曝されることになる。

ここで再び図４Ａ〜４Ｄを参照すると、ワードラインを通じて時折の刺激を出力することにより選択ゲートを駆動する別の利点として、一般的な読み出し処理や検証処理において、ワードラインの従来の動作電圧が、読み出されるセルデータとは無関係のある一定値（５Ｖなど）を一般にとるという点が挙げられる。これによって、固定した高い（６Ｖ）値と低い（０Ｖ）値とを持つ６Ｖの振幅での信号の印加が容易に可能となる。一方、コントロールゲート読み出し電圧は、本願明細書において参照によりすでに援用されている参考文献に含まれている利用例に記載されている技法のような多くの読み出し技法ではデータ（状態）に依存している。低いコントロールゲートしきい値を持つ状態の場合、高振幅ＡＣ信号によって、信号の低い値が負になるという結果が生じる。これは、多くの素子では実現が困難であるかもしれない。そして、おそらく妨害を生じる可能性がある。読み出し処理の積分時間中にコントロール（ステアリング）ゲートの時折の刺激を用いる回路設計に関連する別の複雑さも存在し、この複雑さのために、選択ゲートの刺激の検知（積分）時間中の実行が潜在的により単純なものとなる。

メモリセルを読み出す方法については、２０００年９月２７日出願の米国特許出願第０９／６７１，７９３号（特許文献７）と、２００１年１１月２０日出願の“マルチレベル不揮発性一体形メモリ素子用センス増幅器”という特許出願（特許文献８）、並びに、これらの特許出願に含まれている参考文献に記載がある。これらの特許出願は、その全体が本願明細書において参照により援用されている。

不揮発性メモリセルの検知時に、読み出し動作の一部としてであれ、あるいは、プログラム処理の検証段の一部としてのいずれであれ、一般にいくつかの段がある。これらの段にはセルに対する電圧の印加が含まれ、その結果、検知対象または測定対象のセルのデータ内容に対してセルに適当なバイアスがかけられることになる。その後、セルの状態に関連するパラメータを測定する積分時間が後続する。ＥＥＰＲＯＭセルでは、パラメータは通常電圧またはソースドレイン電流であるが、このパラメータはセルの状態により決定される時間または周波数であってもよい。この測定処理の検知電圧の一実施形態の例が図５Ａに概略図示されている。

図５Ａは、例えば、図４ＤのＢＬ１（７１１）などのメモリアレイのビットラインにかかる電圧レベルを示す。第１の段によってセルにかかるゲート電圧が設定される。第２の段では、読み出されるセルのビットラインが所定のレベルまで荷電される。積分時間は、ビットラインがセルを通じて放電し、電圧レベルがセルの状態に依存するレートで減衰するとき、時刻ｔ＝０から始まる第３の段である。時間ｔ＝ｔ’後に、基準レベルＶ_ref を基準としてビットラインの電圧レベルが測定される。ライン５０１における場合のように、電圧がＶ_ref またはそれ以上であれば、セルはオフ状態にあると考えられる。ライン５０３における場合のように、電圧がＶ_ref 未満であれば、セルはオン状態にあると考えられ、したがってコントロールゲートにかかる電圧はセルのしきい値電圧以上となる。

図５Ｂに示すように、ノイズが含まれることによりこの状況は複雑なものとなる。図５Ｂは図５Ａの積分部分を示しているが、減衰ライン５０１と５０３とに関連するノイズが含まれている。双方のラインが示しているように、誤読を結果としてもたらすことになる方向の変動が生じた場合、ノイズに起因して生じる変動によって時刻ｔ’で誤った読み出しが生じる可能性がある。ライン５０１と５０３とが時間と共に分岐するため、積分時間が長くなることは、さらに大きな分離につながることになるが、この分離はより低速の読み出し時間を犠牲にして行われる。さらに、電圧が最終的に底値に達するため、ｔ’を拡張できる範囲は限定される。“マルチレベル不揮発性一体形メモリ素子用センス増幅器”という特許出願（特許文献８）に記載のような別のアプローチが、図５Ｃに示されている。この変形例では、トリップ点レベルＶ_ref が第２の段のプリチャージレベルと同じ値になるようにセルにバイアスがかけられる。このようにして、オフ状態（５０１）は、双方のラインが底に達することなく適時オン状態（５０３）から分岐し続ける。このオン状態は十分な積分時間が与えられれば底に達し、オフ状態は十分な積分時間が与えられれば頂部に達することになる。

図５Ａ〜Ｃに関連して説明した処理は多くの読み出し技法のうちの１つの技法である。セルの読み出しに用いる技法に応じて、第２の検知プリチャージ段を第１の段と組み合わせてもよい。また、測定されるパラメータおよびその測定方法の双方は種々の技法で変化する。例えば、本願明細書において参照により援用されている米国特許第６，０４４，０１９号（特許文献１）の技法では、測定パラメータは積分時間中に累積された総電流量を示す周波数である。

これらの読み出し技法のいずれを用いても、複数の異なる方法で本発明の技法の実行は可能である。例えば、１組の実施形態では、読み出し処理の初期の段のうちの１つで、一回だけの刺激あるいは周期的刺激を印加することが可能であり、それによって積分段の開始に先行してセル状態のランダム化が図られる。このことは、ゲート電圧の設定に先行して行ったり、ゲート電圧が設定されている間に行ったり、プリチャージ段の最中に行ったり、あるいはこれらの何らかの組み合わせの最中に行ったりすることも可能である。次いで、時折の刺激に同時に曝すことなく積分段の実行が可能となる。

別の組の実施形態では、初期の段で（図５Ａ〜５Ｃに示されているように）ｔ＝０となる前に開始して、積分段の中へ継続するか、ｔ＝０とｔ’との間に刺激が完全に入るようにするかのいずれかの状態で、実際の積分段の最中に刺激が印加される。場合によっては、完全に積分時間の範囲内に刺激を含むようにすることによって外乱の再現をより容易に行うことが可能となる。例えば、図４Ａ〜Ｄに関連して説明した双つのフローティングゲートセルでは、例えばｎなどの所定数のサイクルに対して、チャネルをオンに転換する条件とオフに転換する条件間の周期的電圧振動を選択ゲート７７２に印加することも可能である。この時間の間、積分時間の間隔にわたって流れる総電流が測定される。この結果として、ＤＣ読み出し条件を用いて周期的電圧アプローチのチャネルをオンに転換する間隔に一致する短い継続時間のＮ個の独立したサブ読み出し値の積分値に対応する読み出し値が得られる。

フローティングゲートメモリセルの別の配置構成として、２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号（特許文献１４）に記載されているようなＮＡＮＤアーキテクチャがある。この特許出願は、その全体が本願明細書において参照により援用されている。ＮＡＮＤアレイが上記出願から採られた図６に示されている。この図は、この例では、ビットラインＢＬ０〜ＢＬＮを形成する一対の選択トランジスタ間で接続された４個のメモリセルからなる列を示す。ラインＳＧＤ＿ｉとＳＧＳ＿ｉとは、個々の列のドレインとソース選択トランジスタとそれぞれ接続され、個々の行のメモリセルのコントロールゲートは、所定のワードラインＷＬ＿ｉに沿って接続される。例えば、列１と行１のセル６０１を読み出すために、ビットラインＢＬ１はレベルＶ_BLまでプリチャージされ、選択トランジスタと非選択ワードラインとは、６０１以外の列１のトランジスタのすべてをオンにできるほど十分なパス電圧Ｖ_passにセットされ、次いで、選択ワードラインＷＬ１＿ｉは（本願ではデータに依存する）読み出し電圧Ｖ_WLにセットされる。次いで、ビットラインＢＬ１は記憶エレメント６０１のデータ内容により定められたレートで放電を行う。

信号の振幅が大きければ大きいほど、ノイズを抑える信号の能力は大きくなる。高いレベルの信号がトランジスタのＶ_THにより決定され、この信号は、時折の刺激が積分間隔中に印加されていれば、その結果トランジスタがそのデータ状態とは独立に完全にオンになるため、ほんの少ししかＶ_THを上回ることはできない。上述したように、Ｖ_THを上回る刺激の印加中に電流のパス内でトランジスタを独立にオフにすることにより、この制約を取り除くことができる。第１の組の実施形態では、ＤＣ読み出し値である低い値を持つパルスが用いられ、この低い値よりずっと高い高い値を単一の積分時間内で印加することができる。停止しなければ過度になるセル電流を停止するために、セルのＶ_TH以上でゲート電圧が良好に駆動されているすべての当該時間の間、このゲーティング要素のスイッチはオフにする必要がある。このゲーティング要素は、列、ソース選択トランジスタ、またはドレイン（ビットライン）選択トランジスタのＮＡＮＤ列内の非選択ワードラインであってもよい。これは図７Ａと７Ｂに示されている。

図７Ａは電圧Ｖ_WLに対応する単一ワードラインに印加される単一台形パルスから成る時折の刺激を示す。ストレス時間中に印加された刺激と共に、プリチャージと信号発生段の間、正常な読み出し値で選択ワードラインが保持される。上記パルスは、当該ワードラインとつながる選択されたトランジスタを完全にオンにする値である８Ｖの典型値に達し、トランジスタに記憶されているデータ状態にかかわらずビットラインの速やかな放電を行う。この放電を防ぐために、波形Ｖ_passが列内のその他のトランジスタのうちの１つに印加される。ストレス時間中に実質的にそのしきい値未満の電圧までこの別のトランジスタをもっていくことにより、このトランジスタはオフに転換され、ビットライン電荷は保持される。この別のトランジスタは、本願では５Ｖである標準パス値に保持してもよい。その結果生じるビットラインＶ_BLにかかる電圧が最上部の波形に示されている。この電圧は、この例では、０．８Ｖの値まで最初プリチャージが行われる。このポイント値で、選択されたセルの状態とビットラインにおける読み出し値との間の関係式により定められたレートで電圧は減衰を開始する。次いで、Ｖ_passを低く取り、Ｖ_BLを定常状態に保つことができるようにし、一方、Ｖ_WLは８Ｖまでストレスを受ける。次いで、選択ワードラインがその読み出し値へ戻され、Ｖ_passが５Ｖへ戻され、パラメータ値がｔ’でラッチされるまで信号発生の継続が可能となる。

図７Ｂは、読み出し電圧以上の複数のパルスが今度はワードラインに印加されるという点を除いて図７Ａと類似している。これらのパルスが印加される間、Ｖ_passでの対応する組のディップ（dip)を利用してＶ_BLに対するレベルが保持される。ビットラインに対する上記の結果生じる振舞いは、Ｖ_passが０Ｖのとき１組の平らなテラス部により分解されるＶ_BLの減衰から構成される。

図７Ｃは別の組の実施形態の一例を示す。この場合では、選択トランジスタと非選択ワードラインのすべてが、Ｖ_passの定数値によって示されるようにここでは５Ｖの一定のパス値で保持される。選択されたワードラインに対する刺激は、例えば−６Ｖなどの下の読み出し値から今回はＶ_WLをとる一連のパルスとなる。前回の場合のように、この結果生じるＶ_BL波形はパルス出力の間平坦な状態のままであるが、追加のＶ_pass信号を必要としない。というのは、この刺激によって、必要な刺激電圧と通電カットオフとを印加する双方のジョブが行われるからである。

メモリ素子用としてＥＥＰＲＯＭセルを使用する実施形態に焦点を合わせてこれまで説明してきたが、磁気媒体と光学媒体とを含む同様のノイズの影響が生じ得るソースが問題となる他の実施形態にもこの説明を適用することが可能である。本発明は、０．１μｍ以下のトランジスタ、単電子トランジスタ、有機／カーボンベースのナノトランジスタおよび分子トランジスタを含むが、これらのトランジスタに限定されるものではないすべてのタイプの素子／トランジスタ検知に広い応用範囲を持つことが可能である。例えば、Eitan の米国特許第５，７６８，１９２号（特許文献１５）と、Satoらの米国特許第４，６３０，０８６号（特許文献１６）とにそれぞれ記載されているようなＮＲＯＭとＭＮＯＳセル、または、Gallagher らの米国特許第５，９９１，１９３号（特許文献１７）と、Shimizu らの米国特許第５，８９２，７０６号（特許文献１８）とにそれぞれ記載されているような磁気ＲＡＭとＦＲＡＭセルも本発明から利益を得ることができる。これらの特許は、その全体が本願明細書において参照により援用されている。これらの他のタイプの記憶エレメントの場合、この記憶エレメントの状態を反映するパラメータを決定する細部の力学は異なるものとなる場合もある。例えば、磁気媒体で磁性特性が測定されたり、ＣＤ−ＲＯＭや別の光学媒体で光学特性が測定されたりすることになるかもしれないが、その後の処理は上述した例からすぐに続けられる。インタフェース状態や別の原子スケールの過渡現象におけるトラッピング／脱トラッピングサイトなどの高密度のノイズソースを被るという問題があるため実際的なものではない既存の材料システムが、このアプローチを用いて高密度記憶や小さな信号印加用として実行可能な技術となる可能性がある。小形化によってますます小形の素子が製造され続けるにつれて、素子に固有のランダムな（量子）の振舞いの変動がさらに顕著なものとなる。そしてこの技法は、ノイズのランダムな性質を取り除いたりこれを低減したりすることにより、関連するシステムで結果として生じるノイズのインパクトを減じる潜在的手段を提供するものとなる。

本発明のさらに別の適用例として、顕著なドーパントの揺らぎの影響を持つ非常に小形のトランジスタのさらに均一な通電特性（例えば、しきい値電圧Ｖ_THの統計的変動に従う）を形成できることが挙げられる。ここでは、ミクロ的に変動するドーパントの位置に起因してマクロ的に同一のトランジスタのＶ_THが異なるものとなる場合がある。現在開示されているノイズ低減技法を利用することにより、ＤＣ状態の下で得られるこのようなＶ_THのサンプルの標準偏差を下げることができる。例えば、ドーパントの揺らぎの影響の結果、別の点で１つのコレクションの同一の素子にも過度の振舞いの変動が生じる可能性がある。一例として、同一であることを意図する１つのコレクションのトランジスタのしきい値電圧の上昇の拡散がある。ドーパント原子が素子のアクティブ部分でほとんど生じなくなる程度まで素子サイズが小さくなるにつれてドーパントの揺らぎの影響は強くなる。この結果、素子のアクティブ領域の寸法に近づくスケールで非均一な電流密度が生じる場合がある。典型的な素子のゲートやドレインに印加される様々なＤＣ電圧によって、新たな支配的な電流の通電パスが結果としてもたらされる場合がある。言い換えれば、バイアスの変更によって、最小の抵抗のパスをシフトできる場合がある。ＤＣに対する異なるバイアスによって素子の振舞いが変えられる場合、バイアスを変化させる時間が新たな素子への移動と同じ効果を持つことになる。再度、中心極限定理に対する参照を行って、ＤＣ条件ではなくＡＣ条件の下での振舞い分散値の可能な減少を説明することができる。

セルの状態や測定済みパラメータの値に影響する時折の刺激の別の形態も利用することができる。上述したように、正味のノイズ低減効果を持つことが可能な別の撹拌刺激には、外部または内部で生成されたフォトン、フォノン、磁場、機械的振動や応力および熱応力が含まれる。例えば、外部から印加される交流電気による磁界と磁場とを用いることによってもノイズの低減を図ることが可能である。特に、交流電気による磁界を磁気タイプメモリセルで用いることも可能であり、その場合、該磁界はセルに直接影響を与えることになり、あるいは、フローティングゲートセルにおいてでさえ、上記磁界が誘起電圧を通じてセルに影響を与える可能性がある。温度の上昇は、１／ｆノイズ低減効果を持つ場合もあるが、熱ノイズの増加も伴う。異なる温度の中をサイクリングすることによりノイズを低減する方法を提供することができる。これらの場合のいずれにおいても、本発明の技法は、周期的刺激やＡＣ刺激を利用するノイズの低減と共に、メモリセルの定常状態やＤＣ特性の読み出しを可能にするものである。

具体的な例示の実施形態と関連して本発明の種々の態様について説明してきたが、本発明は添付の特許請求の範囲の最大の範囲に基づいて権利が保護されるべきである。

メモリセルの測定済み電流におけるノイズの多い応答の例を示す図である。 メモリセルの測定済み電流におけるノイズの多い応答の例を示す図である。 メモリセルの測定済み電流におけるノイズの多い応答の例を示す図である。 メモリセルの測定済み電流におけるノイズの多い応答の例を示す図である。 フローティングゲートメモリセル内のインタフェース状態トラップの概略表示である。 フローティングゲートメモリセル内のインタフェース状態トラップの概略表示である。 フローティングゲートメモリセル内のインタフェース状態トラップの概略表示である。 本発明の１つの単純化した実施形態を示す。 メモリセル構造のある特定の実施形態を示す。 メモリセル構造のある特定の実施形態を示す。 メモリセル構造のある特定の実施形態を示す。 メモリセル構造のある特定の実施形態を示す。 ２つの特定の読み出し処理の描写である。 ２つの特定の読み出し処理の描写である。 ２つの特定の読み出し処理の描写である。 メモリセル構造の別の実施形態を示す。 図６の構造の読み出し処理の描写である。 図６の構造の読み出し処理の描写である。 図６の構造の読み出し処理の描写である。

Claims (70)

1. 不揮発性メモリ記憶ユニットのデータ内容を読み出す方法において、
   読み出し間隔の間、一組の検知電圧波形を前記不揮発性メモリ記憶ユニットの端子に印加するステップと、
   前記読み出し間隔の間、前記不揮発性メモリ記憶ユニットのデータ内容に関連するパラメータ値を測定するステップであって、前記パラメータ値に関連する測定した測定値がノイズ成分の寄与を含む測定するステップと、
   前記不揮発性メモリ記憶ユニットのデータ内容に関連するパラメータ値を測定する前記ステップの前に、前記読み出し間隔の間、検知電圧波形とは異なる時折の刺激を前記不揮発性メモリ記憶ユニットに印加するステップであって、前記刺激のレベルが前記パラメータ値に影響を与え、それによって前記ノイズ成分の寄与が減少するものである印加するステップと、
   を備える方法。
2. 前記パラメータ値は、電流である請求項１記載の方法。
3. 前記パラメータ値は、電圧である請求項１記載の方法。
4. 前記パラメータ値は、時間である請求項１記載の方法。
5. 前記パラメータ値は、周波数である請求項１記載の方法。
6. 前記不揮発性メモリ記憶ユニットはフローティングゲートトランジスタであり、パラメータ値を測定する前記ステップは非周期電圧を前記フローティングゲートトランジスタの第１のコントロールゲートに印加するステップを備え、さらに、前記フローティングゲートトランジスタの第１と第２のソース／ドレイン領域間で前記パラメータ値を測定する請求項１記載の方法。
7. 前記時折の刺激は、周期電圧波形である請求項６記載の方法。
8. 前記フローティングゲートトランジスタは選択ゲートをさらに含み、前記時折の刺激を前記選択ゲートに印加する請求項７記載の方法。
9. 前記時折の刺激を前記フローティングゲートトランジスタの前記第１のコントロールゲートに印加する請求項７記載の方法。
10. 前記時折の刺激を前記フローティングゲートトランジスタの基板に印加する請求項７記載の方法。
11. 前記フローティングゲートトランジスタは２層フローティングゲートを有し、前記２層フローティングゲートの第１の層の上に前記第１のコントロールゲートを配置し、前記２層フローティングゲートの第２の層の上に第２のコントロールゲートをさらに備え、それにより、直列に接続された２つのフローティングゲートトランジスタが形成され、さらに、前記選択ゲートが前記２つのコントロールゲートの間にあるように構成される請求項１０記載の方法。
12. 前記周期電圧は、正弦波形を有する請求項７記載の方法。
13. 前記周期電圧は、方形波形を有する請求項７記載の方法。
14. 前記周期電圧は、台形波形を有する請求項７記載の方法。
15. 前記パラメータ値は、前記フローティングゲートトランジスタのチャネル領域で流れる電流である請求項６記載の方法。
16. 前記パラメータ値は、所定の電流の確立に必要な電圧である請求項６記載の方法。
17. 前記時折の刺激は、単一の電圧パルスである請求項６記載の方法。
18. 前記読み出し間隔は、第１の段と、第２の後続する段とを備え、パラメータ値を測定する前記ステップを前記第２の段の間に実行し、一組の検知電圧波形を印加するステップが前記第１の段の間に始まる請求項６記載の方法。
19. 前記時折の刺激は、複数の電圧パルスである請求項１８記載の方法。
20. 前記時折の刺激を前記第２の段の間に印加する請求項１８記載の方法。
21. 前記時折の刺激を前記第１の段の間に印加する請求項１８記載の方法。
22. 前記不揮発性メモリ記憶ユニットは磁気メモリセルであり、前記時折の刺激は磁場である請求項１記載の方法。
23. 前記不揮発性メモリ記憶ユニットは、分子トランジスタメモリ記憶ユニットである請求項１記載の方法。
24. 前記不揮発性メモリ記憶ユニットは、単電子トランジスタメモリ記憶ユニットである請求項１記載の方法。
25. 前記不揮発性メモリ記憶ユニットは、ナノトランジスタメモリ記憶ユニットである請求項１記載の方法。
26. 時折の刺激を印加する前記ステップを誤り制御符号化の結果に応じて呼び出す請求項１記載の方法。
27. 前記読み出し間隔は、第１の部分と、後続する第２の部分とを備える請求項１記載の方法であって、前記一組の検知電圧波形を印加するステップが、
    前記読み出し間隔の前記第１の部分の間、第１の組の検知電圧波形を前記不揮発性メモリ記憶ユニットの端子に印加するステップと、
    前記読み出し間隔の前記第２の部分の間、第２の組の検知電圧波形を前記不揮発性メモリ記憶ユニットの端子に印加するステップと、を備え、
    前記パラメータ値を測定する前記ステップが、
    前記読み出し間隔の前記第１の部分の間、前記不揮発性メモリ記憶ユニットの前記データ内容に関連するパラメータ値を測定するステップと、
    前記読み出し間隔の前記第２の部分の間、前記不揮発性メモリ記憶ユニットの前記データ内容に関連するパラメータ値を測定するステップと、を備え、さらに、
    前記読み出し間隔の前記第１の部分の間、前記不揮発性メモリ記憶ユニットの前記データ内容に関連するパラメータ値を測定するステップに応じて、前記読み出し間隔の前記第２の部分の間、時折の刺激を印加する前記ステップを実行する方法。
28. 時折の刺激を印加する前記ステップを誤り制御符号化の結果に応じて呼び出す請求項２７記載の方法。
29. 不揮発性メモリを作動する方法において、
    ある間隔中に一組の電圧を前記不揮発性メモリの記憶ユニットに印加するステップと、
    前記一組の電圧に応じて前記記憶ユニットの通電特性を確定するステップであって、前記一組の電圧が検知電圧条件と前記検知電圧条件とは異なる時折の刺激成分を含み、前記検知電圧条件で前記記憶ユニットの通電特性を確定する前記ステップの前に、前記時折の刺激成分を印加する確定するステップと、
    を備える方法。
30. 通電特性を確定する前記ステップは、電流を測定するステップを備える請求項２９記載の方法。
31. 通電特性を確定する前記ステップは、電圧を測定するステップを備える請求項２９記載の方法。
32. 通電特性を確定する前記ステップは、時間を測定するステップを備える請求項２９記載の方法。
33. 通電特性を確定する前記ステップは、周波数を測定するステップを備える請求項２９記載の方法。
34. 前記記憶ユニットはフローティングゲートトランジスタであり、さらに、前記一組の電圧は非周期電圧を前記フローティングゲートトランジスタの第１のコントロールゲートに印加するステップをさらに含み、さらに、通電特性を確定する前記ステップは前記フローティングゲートトランジスタの第１と第２のソース／ドレイン領域間のパラメータを読み出し間隔の間測定するステップを含む請求項２９記載の方法。
35. 前記時折の刺激を前記フローティングゲートトランジスタの前記コントロールゲートに印加する請求項３４記載の方法。
36. 前記時折の刺激を前記フローティングゲートトランジスタの基板に印加する請求項３４記載の方法。
37. 前記フローティングゲートトランジスタは選択ゲートをさらに備え、前記時折の刺激を前記選択ゲートに印加する請求項３４記載の方法。
38. 前記フローティングゲートトランジスタは２層フローティングゲートを有し、前記２層フローティングゲートの第１の層の上に前記第１のコントロールゲートを配置し、前記２層フローティングゲートの第２の層の上に第２のコントロールゲートをさらに備え、それにより、直列に接続された２つのフローティングゲートトランジスタが形成され、さらに、前記選択ゲートが前記２つのコントロールゲートの間にあるように構成される請求項３７記載の方法。
39. 前記パラメータは、前記フローティングゲートトランジスタのチャネル領域で流れる電流である請求項３４記載の方法。
40. 前記パラメータは、所定の電流の確立に必要な電圧である請求項３４記載の方法。
41. 前記読み出し間隔は、第１の段と、第２の後続する段とを備え、パラメータを測定する前記ステップを前記第２の段の間に実行し、一組の検知電圧波形を印加するステップが前記第１の段の間に始まる請求項３４記載の方法。
42. 前記時折の刺激を前記第２の段の間に印加する請求項４１記載の方法。
43. 前記時折の刺激を前記第１の段の間に印加する請求項４１記載の方法。
44. 前記時折の刺激は、正弦波形を有する電圧である請求項２９記載の方法。
45. 前記時折の刺激は、方形波形を有する電圧である請求項２９記載の方法。
46. 前記時折の刺激は、台形波形を有する電圧である請求項２９記載の方法。
47. 前記記憶ユニットは磁気メモリセルであり、前記時折の刺激は磁場である請求項２９記載の方法。
48. 前記記憶ユニットは、分子トランジスタメモリ記憶ユニットである請求項２９記載の方法。
49. 前記記憶ユニットは、単電子トランジスタメモリ記憶ユニットである請求項２９記載の方法。
50. 前記記憶ユニットは、ナノトランジスタメモリ記憶ユニットである請求項２９記載の方法。
51. 前記記憶ユニットの通電特性を確定するステップが、
    前記一組の電圧に応じて前記記憶ユニットの通電特性を第１に確定するステップと、
    次いで、前記一組の電圧に応じて前記記憶ユニットの通電特性を第２に確定するステップと、を備え、第２に確定する前記ステップの間にだけ前記時折の刺激成分を印加する請求項２９記載の方法。
52. 前記一組の電圧に応じて前記記憶ユニットの通電特性を第２に確定する前記ステップは、誤り制御符号化の結果に応じて行われる請求項５１記載の方法。
53. 不揮発性メモリにおいて、
    メモリ記憶ユニットと、
    一組の読み出し電圧に応じて前記メモリ記憶ユニットの状態を確定するための前記メモリ記憶ユニットと接続されたセンス増幅器と、
    前記一組の読み出し電圧を前記メモリ記憶ユニットに印加するために前記メモリ記憶ユニットと接続されたドライバであって、前記一組の読み出し電圧が、
    検知電圧条件と、
    前記検知電圧条件とは異なり、前記検知電圧条件に応じて前記メモリ記憶ユニットの状態を確定する前に印加される時折の刺激の電圧条件と、を備えるドライバと、
    を備える不揮発性メモリ。
54. 電流を検知することにより前記センス増幅器が作動する請求項５３記載のメモリ。
55. 電圧を検知することにより前記センス増幅器が作動する請求項５３記載のメモリ。
56. 前記メモリ記憶ユニットはフローティングゲートトランジスタであり、前記検知電圧条件は電圧を前記フローティングゲートトランジスタの第１のコントロールゲートに印加する条件を含み、前記センス増幅器は前記フローティングゲートトランジスタの第１と第２のソース／ドレイン領域間のパラメータを測定する請求項５３記載のメモリ。
57. 前記時折の刺激の電圧条件を前記フローティングゲートトランジスタのコントロールゲートに印加する請求項５６記載のメモリ。
58. 前記時折の刺激の電圧条件を前記フローティングゲートトランジスタの基板に印加する請求項５６記載のメモリ。
59. 前記フローティングゲートトランジスタは選択ゲートをさらに備え、前記時折の刺激の電圧条件を前記選択ゲートに印加する請求項５６記載のメモリ。
60. 前記フローティングゲートトランジスタは２層フローティングゲートを有し、前記２層フローティングゲートの第１の層の上に前記第１のコントロールゲートを配置し、前記２層フローティングゲートの第２の層の上に第２のコントロールゲートをさらに備え、それにより、直列に接続された２つのフローティングゲートトランジスタが形成され、さらに、前記選択ゲートが前記２つのコントロールゲートの間にあるように構成される請求項５９記載のメモリ。
61. 前記パラメータは、前記フローティングゲートトランジスタのチャネル領域で流れる電流である請求項５６記載のメモリ。
62. 前記パラメータは、所定の電流の確立に必要な電圧である請求項５６記載のメモリ。
63. 前記時折の刺激の電圧条件は、方形波形を有する周期電圧である請求項５３記載のメモリ。
64. 前記時折の刺激の電圧条件は、台形波形を有する周期電圧である請求項５３記載のメモリ。
65. 前記センス増幅器および前記ドライバと結合される誤り制御符号部をさらに備え、前記ドライバが、前記誤り制御符号部からの制御信号に応じて前記時折の刺激の電圧条件を印加する請求項５３記載のメモリ。
66. 前記メモリ記憶ユニットは磁気メモリセルであり、前記時折の刺激は磁場である請求項５３記載のメモリ。
67. 前記メモリ記憶ユニットは、分子トランジスタメモリ記憶ユニットである請求項５３記載のメモリ。
68. 前記メモリ記憶ユニットは、単電子トランジスタメモリ記憶ユニットである請求項５３記載のメモリ。
69. 前記メモリ記憶ユニットは、ナノトランジスタメモリ記憶ユニットである請求項５３記載のメモリ。
70. 前記メモリ記憶ユニットは、１つの構成メンバーである記憶ユニットのアレイを前記不揮発性メモリが備える請求項５３記載のメモリであって、
    前記ドライバのうちの１つと、前記メモリ記憶ユニットを含む前記アレイの一部との間で接続されたブースタラインをさらに備え、これにより、前記時折の刺激の電圧条件が印加されるメモリ。

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