JPS6315679B2 - - Google Patents
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- JPS6315679B2 JPS6315679B2 JP21932983A JP21932983A JPS6315679B2 JP S6315679 B2 JPS6315679 B2 JP S6315679B2 JP 21932983 A JP21932983 A JP 21932983A JP 21932983 A JP21932983 A JP 21932983A JP S6315679 B2 JPS6315679 B2 JP S6315679B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体記憶装置に関し、特に各メモ
リセルがフローテイングゲートとその上のコント
ロールゲートを有するトランジスタ（以下フロー
テイングゲートトランジスタと称する。）を有し、
該フローテイングゲートトランジスタへのデータ
書き込みを低電圧でも確実に行ない得るようにし
たプログラマブルリードオンリメモリ装置に関す
る。
リセルがフローテイングゲートとその上のコント
ロールゲートを有するトランジスタ（以下フロー
テイングゲートトランジスタと称する。）を有し、
該フローテイングゲートトランジスタへのデータ
書き込みを低電圧でも確実に行ない得るようにし
たプログラマブルリードオンリメモリ装置に関す
る。
技術の背景
最近、フローテイングゲートトランジスタをメ
モリセルとするEPROM（イレーザブルプログラ
マブルリードオンリメモリ）の書き込み電圧の低
電圧化が進んでいる。これは、主にメモリ装置の
高集積化に伴い周辺回路のトランジスタが微細化
し耐圧が低くなつているため書き込み電圧を下げ
ざるをえないという理由による。しかしながら、
書き込み電圧を低くすることにより、また更に高
集積化に伴い書込電流も小さくなることにより、
メモリセルへのデータ書き込みが的確に行なわれ
なくなる恐れがあり、周辺回路等の工夫によつて
確実にデータ書き込みが行なわれるようにする必
要がある。
モリセルとするEPROM（イレーザブルプログラ
マブルリードオンリメモリ）の書き込み電圧の低
電圧化が進んでいる。これは、主にメモリ装置の
高集積化に伴い周辺回路のトランジスタが微細化
し耐圧が低くなつているため書き込み電圧を下げ
ざるをえないという理由による。しかしながら、
書き込み電圧を低くすることにより、また更に高
集積化に伴い書込電流も小さくなることにより、
メモリセルへのデータ書き込みが的確に行なわれ
なくなる恐れがあり、周辺回路等の工夫によつて
確実にデータ書き込みが行なわれるようにする必
要がある。
従来技術と問題点
第１図は、一般的なEPROMの書き込み時にお
ける等価回路を示す。同図において、Q1はデー
タ書き込み用のトランジスタ、Q2はコラム選択
用のトランジスタ、そしてQ3はフローテイング
ゲートを有するメモリセル用のトランジスタであ
る。これらのトランジスタは書き込み用の高電圧
VPPと例えばグランド等の電圧VSS間に直列接続
され、書き込み電圧VPPとしては例えば25V等の
高電圧が用いられる。トランジスタQ1のゲート
には書き込み信号INが印加され、該書き込み信
号INは書き込みデータが“０”の場合に高電圧
VPPとなり書き込みデータが“１”の場合に0Vと
なる。また、トランジスタQ2のゲートにはコラ
ム選択信号CLMが印加され、フローテイングゲ
ートトランジスタQ3のゲートにはロー選択信号
ROWが印加される。これらの信号CLMおよび
ROWは共に書き込み時にその列及び行が選択さ
れると高電圧VPPとされ非選択の場合は0Vとされ
る。また、読み出し時に選択されると共に高レベ
ルすなわちVCC、例えば5V、の電圧とされ非選択
では0Vである。
ける等価回路を示す。同図において、Q1はデー
タ書き込み用のトランジスタ、Q2はコラム選択
用のトランジスタ、そしてQ3はフローテイング
ゲートを有するメモリセル用のトランジスタであ
る。これらのトランジスタは書き込み用の高電圧
VPPと例えばグランド等の電圧VSS間に直列接続
され、書き込み電圧VPPとしては例えば25V等の
高電圧が用いられる。トランジスタQ1のゲート
には書き込み信号INが印加され、該書き込み信
号INは書き込みデータが“０”の場合に高電圧
VPPとなり書き込みデータが“１”の場合に0Vと
なる。また、トランジスタQ2のゲートにはコラ
ム選択信号CLMが印加され、フローテイングゲ
ートトランジスタQ3のゲートにはロー選択信号
ROWが印加される。これらの信号CLMおよび
ROWは共に書き込み時にその列及び行が選択さ
れると高電圧VPPとされ非選択の場合は0Vとされ
る。また、読み出し時に選択されると共に高レベ
ルすなわちVCC、例えば5V、の電圧とされ非選択
では0Vである。
したがつて、第１図の回路においてフローテイ
ングゲートトランジスタQ3にデータ書き込みを
行なう場合にはコラム選択信号CLMおよびロー
選択信号ROWを共に高電圧VPPとして、書き込
み信号INを書き込みデータに応じて高電圧VPPま
たは低電圧0Vとする。そして、特にデータ“０”
を書き込む場合には書き込み信号INが高電圧VPP
とされるからトランジスタQ1がオン、かつトラ
ンジスタQ2もオンとなる。このため、フローテ
イングゲートトランジスタQ3のドレインおよび
ゲートに共に高電圧VPPが印加され周知のように
フローテイングゲートトランジスタQ3のフロー
テイングゲートにアバランシエ注入（ここでは所
謂チヤネル注入も含めてアバランシエ注入と称す
る。）により電子が注入されてデータ書き込みが
行なわれる。
ングゲートトランジスタQ3にデータ書き込みを
行なう場合にはコラム選択信号CLMおよびロー
選択信号ROWを共に高電圧VPPとして、書き込
み信号INを書き込みデータに応じて高電圧VPPま
たは低電圧0Vとする。そして、特にデータ“０”
を書き込む場合には書き込み信号INが高電圧VPP
とされるからトランジスタQ1がオン、かつトラ
ンジスタQ2もオンとなる。このため、フローテ
イングゲートトランジスタQ3のドレインおよび
ゲートに共に高電圧VPPが印加され周知のように
フローテイングゲートトランジスタQ3のフロー
テイングゲートにアバランシエ注入（ここでは所
謂チヤネル注入も含めてアバランシエ注入と称す
る。）により電子が注入されてデータ書き込みが
行なわれる。
ところで、従来形のEPROMにおいては、上述
のような書き込み動作を行なう場合のコラム選択
信号CLMとロー選択信号ROWの印加タイミング
が特に規制されていなかつた。このため、書き込
み電圧VPPが例えば25V等のように充分高くかつ
各トランジスタQ1およびQ2等の耐圧が充分高い
場合には特に問題はないが、高集積化に伴ないト
ランジスタQ1およびQ2等のサイズが小さくなる
と書き込み電流が小さな値に制限され書き込み動
作が的確に行なわれないという不都合があつた。
すなわち、第２図に示すように、ロー選択信号
ROWがコラム選択信号CLMより先に上昇して
VPPに到達するとトランジスタQ3のドレインソー
ス間の電圧電流特性がR4のようになる。この状
態でコラム選択信号CLMが上昇してトランジス
タQ1およびQ2による負荷回路の特性が同図の負
荷曲線で示されるようにL1，L2…のように上昇
してL4に到達する。そして、このL4はコラム選
択信号CLMがVPPになつた時の負荷曲線であるも
のとすると、コラム選択信号CLMが高電圧VPPに
到達したにもかかわらずトランジスタQ3にアバ
ランシエ注入を生じさせる書き込み領域WAに到
達せず、したがつて書き込みが行なわれないこと
になる。これは、メモリセルのトランジスタQ3
のゲート電圧がドレイン電圧よりも速く高レベル
になるため、該トランジスタQ3の電流が大きく
なりすぎ、トランジスタQ1およびQ2によつて書
き込み電流が制限され、結果としてドレイン電圧
が高レベル（書き込みレベル）にならずアバラン
シエ注入がおこらない。また、ロー選択信号とコ
ラム選択信号を同時に上昇させた場合にも、同様
の理由でデータ書き込みが確実に行なわれないと
いう不都合があつた。
のような書き込み動作を行なう場合のコラム選択
信号CLMとロー選択信号ROWの印加タイミング
が特に規制されていなかつた。このため、書き込
み電圧VPPが例えば25V等のように充分高くかつ
各トランジスタQ1およびQ2等の耐圧が充分高い
場合には特に問題はないが、高集積化に伴ないト
ランジスタQ1およびQ2等のサイズが小さくなる
と書き込み電流が小さな値に制限され書き込み動
作が的確に行なわれないという不都合があつた。
すなわち、第２図に示すように、ロー選択信号
ROWがコラム選択信号CLMより先に上昇して
VPPに到達するとトランジスタQ3のドレインソー
ス間の電圧電流特性がR4のようになる。この状
態でコラム選択信号CLMが上昇してトランジス
タQ1およびQ2による負荷回路の特性が同図の負
荷曲線で示されるようにL1，L2…のように上昇
してL4に到達する。そして、このL4はコラム選
択信号CLMがVPPになつた時の負荷曲線であるも
のとすると、コラム選択信号CLMが高電圧VPPに
到達したにもかかわらずトランジスタQ3にアバ
ランシエ注入を生じさせる書き込み領域WAに到
達せず、したがつて書き込みが行なわれないこと
になる。これは、メモリセルのトランジスタQ3
のゲート電圧がドレイン電圧よりも速く高レベル
になるため、該トランジスタQ3の電流が大きく
なりすぎ、トランジスタQ1およびQ2によつて書
き込み電流が制限され、結果としてドレイン電圧
が高レベル（書き込みレベル）にならずアバラン
シエ注入がおこらない。また、ロー選択信号とコ
ラム選択信号を同時に上昇させた場合にも、同様
の理由でデータ書き込みが確実に行なわれないと
いう不都合があつた。
発明の目的
本発明の目的は、前述の従来形における問題点
に鑑み、各メモリセルをフローテイングゲートト
ランジスタによつて構成した半導体記憶装置にお
いて、データ書き込みの際に該フローテイングゲ
ートトランジスタのドレイン電圧をゲート電圧よ
りも先に上昇させるという構想に基づき、低い書
き込み電圧によつても、また書き込み電流が小さ
な値に制限されても確実にデータ書き込みが行な
われるようにし、周辺回路等のトランジスタの小
型化を可能にして記憶装置の集積度を向上させる
ことにある。
に鑑み、各メモリセルをフローテイングゲートト
ランジスタによつて構成した半導体記憶装置にお
いて、データ書き込みの際に該フローテイングゲ
ートトランジスタのドレイン電圧をゲート電圧よ
りも先に上昇させるという構想に基づき、低い書
き込み電圧によつても、また書き込み電流が小さ
な値に制限されても確実にデータ書き込みが行な
われるようにし、周辺回路等のトランジスタの小
型化を可能にして記憶装置の集積度を向上させる
ことにある。
発明の構成
そしてこの目的は、本発明によれば、フローテ
イングゲートとその上のコントロールゲートを有
するメモリセル用トランジスタを具備し、該メモ
リセル用トランジスタのコントロールゲートおよ
びドレインに高電圧を印加することによりデータ
書き込みを行なう際に、該コントロールゲートへ
の高電圧印加を該ドレインへの高電圧印加よりも
遅延させる手段を具備するプログラマブルリード
オンリメモリ装置を提供することによつて達成さ
れる。
イングゲートとその上のコントロールゲートを有
するメモリセル用トランジスタを具備し、該メモ
リセル用トランジスタのコントロールゲートおよ
びドレインに高電圧を印加することによりデータ
書き込みを行なう際に、該コントロールゲートへ
の高電圧印加を該ドレインへの高電圧印加よりも
遅延させる手段を具備するプログラマブルリード
オンリメモリ装置を提供することによつて達成さ
れる。
発明の実施例
以下、図面により本発明の実施例を説明する。
本発明は、前述のような従来形における不都合を
除去するために、コラム選択信号をロー選択信号
より早く上昇させることにより効率よく書き込み
が行なわれるようにするものである。すなわち、
第３図に示すように、まず、コラム選択信号を
VPPまで上昇させて負荷曲線L5に示されるような
状態とし、この状態でロー選択信号ROWを上昇
させてトランジスタQ3の電圧電流特性をR1，R2，
R3のように上昇させる。ロー選択信号ROWの立
上り開始時点では、コラム選択トランジスタQ2
のコンダクタンスが小であつてもメモリセル用ト
ランジスタQ3のドレインには十分高い電圧（ほ
ぼVPP）が印加されている。トランジスタQ3がオ
ン状態となつた直後は、そのドレインに付随する
寄生容量が十分高電圧に充電されていて、その電
荷がトランジスタQ3を通して放電されるので、
過渡的にはトランジスタQ2のオン抵抗による定
常的負荷L4よりも大きな負荷L5がある状態とな
る。従つて定常状態に至るまでの間、トランジス
タQ3の動作点を書き込み領域（アバランシエ注
入の生じる領域）WAの十分内側に到達させるこ
とが可能になる。
本発明は、前述のような従来形における不都合を
除去するために、コラム選択信号をロー選択信号
より早く上昇させることにより効率よく書き込み
が行なわれるようにするものである。すなわち、
第３図に示すように、まず、コラム選択信号を
VPPまで上昇させて負荷曲線L5に示されるような
状態とし、この状態でロー選択信号ROWを上昇
させてトランジスタQ3の電圧電流特性をR1，R2，
R3のように上昇させる。ロー選択信号ROWの立
上り開始時点では、コラム選択トランジスタQ2
のコンダクタンスが小であつてもメモリセル用ト
ランジスタQ3のドレインには十分高い電圧（ほ
ぼVPP）が印加されている。トランジスタQ3がオ
ン状態となつた直後は、そのドレインに付随する
寄生容量が十分高電圧に充電されていて、その電
荷がトランジスタQ3を通して放電されるので、
過渡的にはトランジスタQ2のオン抵抗による定
常的負荷L4よりも大きな負荷L5がある状態とな
る。従つて定常状態に至るまでの間、トランジス
タQ3の動作点を書き込み領域（アバランシエ注
入の生じる領域）WAの十分内側に到達させるこ
とが可能になる。
書き込み開始後、フローテイングゲートにアバ
ランシエ注入により次第に電子が蓄積されるに従
い、メモリセル用トランジスタQ3はコントロー
ルゲートよりチヤネル部に受ける電界が低減し、
コンダクタンスが低下する。従つて、コラム選択
トランジスタQ2のオン抵抗が相当高くても、メ
モリセル用トランジスタQ3自身のコンダクタン
スが次第に低下して行くので、メモリセル用トラ
ンジスタQ3のドレインには次第にVPPに近い高電
圧が印加されるようになり、動作点は書き込み領
域内に入るようになる。これによつて完全な書き
込みが行なわれる。この効果を生かすため、ロー
選択信号ROWの立上りを緩慢にし、書き込み開
始直後により高効率のアバランシエ注入を生じさ
せることは有効である。このような方法により、
低い書き込み電圧および少ない書き込み電流でも
書き込み領域WAに到達させることが可能にな
る。
ランシエ注入により次第に電子が蓄積されるに従
い、メモリセル用トランジスタQ3はコントロー
ルゲートよりチヤネル部に受ける電界が低減し、
コンダクタンスが低下する。従つて、コラム選択
トランジスタQ2のオン抵抗が相当高くても、メ
モリセル用トランジスタQ3自身のコンダクタン
スが次第に低下して行くので、メモリセル用トラ
ンジスタQ3のドレインには次第にVPPに近い高電
圧が印加されるようになり、動作点は書き込み領
域内に入るようになる。これによつて完全な書き
込みが行なわれる。この効果を生かすため、ロー
選択信号ROWの立上りを緩慢にし、書き込み開
始直後により高効率のアバランシエ注入を生じさ
せることは有効である。このような方法により、
低い書き込み電圧および少ない書き込み電流でも
書き込み領域WAに到達させることが可能にな
る。
第４図、第５図および第６図は、Ｎチヤンネル
MOSトランジスタを用いた本発明の１実施例に
係わる半導体記憶装置の構成を部分的に示す。第
４図は、書き込み指令信号すなわちプログラム信
号PGMを遅延させる回路を示す。同図の回路は、
トランジスタQ4，Q5，…，Q11によつて構成され
るインバータと各インバータの出力端子と電源
VSS間に接続されたコンデンサC1，C2，C3を具備
する。なお、トランジスタQ4，Q6，Q8はそれぞ
れデプレツシヨン型トランジスタであり、トラン
ジスタQ10は高耐圧デプレツシヨン型トランジス
タであり、トランジスタQ11は高耐圧エハンスメ
ント型トランジスタである。第５図は、ローデコ
ーダを示す。同図のデコーダは、図示しない非反
転および反転アドレス信号ADDが入力されるノ
アゲートG1、高耐圧デプレツシヨン型トランジ
スタQ12、高耐圧デープデプレツシヨントランジ
スタQ14、および高耐圧のノンドーズ型トランジ
スタQ13を具備する。トランジスタQ14は、通常
のデプレツシヨントランジスタよりもさらにしき
い値電圧を低くしたトランジスタであり、トラン
ジスタQ13はしきい値電圧が0Vのトランジスタで
ある。
MOSトランジスタを用いた本発明の１実施例に
係わる半導体記憶装置の構成を部分的に示す。第
４図は、書き込み指令信号すなわちプログラム信
号PGMを遅延させる回路を示す。同図の回路は、
トランジスタQ4，Q5，…，Q11によつて構成され
るインバータと各インバータの出力端子と電源
VSS間に接続されたコンデンサC1，C2，C3を具備
する。なお、トランジスタQ4，Q6，Q8はそれぞ
れデプレツシヨン型トランジスタであり、トラン
ジスタQ10は高耐圧デプレツシヨン型トランジス
タであり、トランジスタQ11は高耐圧エハンスメ
ント型トランジスタである。第５図は、ローデコ
ーダを示す。同図のデコーダは、図示しない非反
転および反転アドレス信号ADDが入力されるノ
アゲートG1、高耐圧デプレツシヨン型トランジ
スタQ12、高耐圧デープデプレツシヨントランジ
スタQ14、および高耐圧のノンドーズ型トランジ
スタQ13を具備する。トランジスタQ14は、通常
のデプレツシヨントランジスタよりもさらにしき
い値電圧を低くしたトランジスタであり、トラン
ジスタQ13はしきい値電圧が0Vのトランジスタで
ある。
第５図の回路においては、選択時にはゲート
G1の出力が高レベルとなり、トランジスタQ12を
介してほぼ電源電圧VCCのレベルのロー選択信号
ROWが出力され、メモリセルのトランジスタの
ゲートに印加される。この時、第４図の回路から
出力される遅延プログラム信号DPGMが高電圧
VPPのレベルになるとトランジスタQ13がオンと
なりトランジスタQ14を介して高電圧VPPがロー
選択信号として出力される。この高電圧信号はゲ
ートG1に対してはトランジスタQ12のカツトオフ
により遮断される。すなわち、ロー選択信号
ROWとしては読み出し時にはほぼVCCレベル、
書き込み時にはVPPレベルの電圧が出力される。
非選択状態ではゲートG1の出力0Vがそのままロ
ー選択信号ROWに現われ、書き込み用高電圧
VPPはQ14がカツトオフすることにより遮断され
る。なお、電源電圧VCCは例えば5Vとされ、書き
込み用高電圧VPPは例えば12.5Vとされる。
G1の出力が高レベルとなり、トランジスタQ12を
介してほぼ電源電圧VCCのレベルのロー選択信号
ROWが出力され、メモリセルのトランジスタの
ゲートに印加される。この時、第４図の回路から
出力される遅延プログラム信号DPGMが高電圧
VPPのレベルになるとトランジスタQ13がオンと
なりトランジスタQ14を介して高電圧VPPがロー
選択信号として出力される。この高電圧信号はゲ
ートG1に対してはトランジスタQ12のカツトオフ
により遮断される。すなわち、ロー選択信号
ROWとしては読み出し時にはほぼVCCレベル、
書き込み時にはVPPレベルの電圧が出力される。
非選択状態ではゲートG1の出力0Vがそのままロ
ー選択信号ROWに現われ、書き込み用高電圧
VPPはQ14がカツトオフすることにより遮断され
る。なお、電源電圧VCCは例えば5Vとされ、書き
込み用高電圧VPPは例えば12.5Vとされる。
第６図は、コラムデコーダの構成を示す。同図
の回路は、図示しない非反転および反転アドレス
信号ADDが入力されるゲートG2、高耐圧デプレ
ツシヨン型トランジスタQ15、高耐圧ノンドーズ
型トランジスタQ16および高耐圧デープデプレツ
シヨントランジスタQ17を具備する。各トランジ
スタQ16およびQ17はそれぞれ第５図のデコーダ
におけるトランジスタQ13およびQ14と同じもの
が用いられる。但し、第６図のデコーダにおいて
は、第５図のデコーダと異なり、トランジスタ
Q16のゲートにはプログラム信号PGMが直接印加
されている。第６図のデコーダの動作は基本的に
は第５図のデコーダと全く同じであり、選択状態
においてはゲートG2の出力が高レベルとなり、
プログラム信号PGMが高電圧VPPになることに
よつて、該高電圧VPPにほぼ等しいコラム選択信
号CLMが出力される。
の回路は、図示しない非反転および反転アドレス
信号ADDが入力されるゲートG2、高耐圧デプレ
ツシヨン型トランジスタQ15、高耐圧ノンドーズ
型トランジスタQ16および高耐圧デープデプレツ
シヨントランジスタQ17を具備する。各トランジ
スタQ16およびQ17はそれぞれ第５図のデコーダ
におけるトランジスタQ13およびQ14と同じもの
が用いられる。但し、第６図のデコーダにおいて
は、第５図のデコーダと異なり、トランジスタ
Q16のゲートにはプログラム信号PGMが直接印加
されている。第６図のデコーダの動作は基本的に
は第５図のデコーダと全く同じであり、選択状態
においてはゲートG2の出力が高レベルとなり、
プログラム信号PGMが高電圧VPPになることに
よつて、該高電圧VPPにほぼ等しいコラム選択信
号CLMが出力される。
上述において、コラムデコーダのトランジスタ
Q16にはプログラム信号PGMが直接供給され、ロ
ーデコーダのトランジスタQ13のゲートには第４
図の回路によつて遅延された遅延プログラム信号
DPGMが供給されているので、ロー選択信号お
よびコラム選択信号の立ち上がり時点が相違して
いる。すなわち、第７図に示すように、アドレス
信号ADDが変化した後ロー選択信号およびコラ
ム選択信号が共に電源VCCのレベルに立ち上が
る。その後、先ずプログラム信号PGMが立ち上
がり、若干の時間遅れの後遅延プログラム信号
DPGMが立ち上がる。したがつて、先ずコラム
選択信号CLMがVCCレベルからVPPレベルに立ち
上がり、その後ロー選択信号ROWがVCCレベル
からVPPレベルに立ち上がる。したがつて、前述
の理由によつて書き込み電圧VPPが比較的低い場
合にも確実にデータ書き込みが行なわれる。
Q16にはプログラム信号PGMが直接供給され、ロ
ーデコーダのトランジスタQ13のゲートには第４
図の回路によつて遅延された遅延プログラム信号
DPGMが供給されているので、ロー選択信号お
よびコラム選択信号の立ち上がり時点が相違して
いる。すなわち、第７図に示すように、アドレス
信号ADDが変化した後ロー選択信号およびコラ
ム選択信号が共に電源VCCのレベルに立ち上が
る。その後、先ずプログラム信号PGMが立ち上
がり、若干の時間遅れの後遅延プログラム信号
DPGMが立ち上がる。したがつて、先ずコラム
選択信号CLMがVCCレベルからVPPレベルに立ち
上がり、その後ロー選択信号ROWがVCCレベル
からVPPレベルに立ち上がる。したがつて、前述
の理由によつて書き込み電圧VPPが比較的低い場
合にも確実にデータ書き込みが行なわれる。
次に、CMOS回路を用いた本発明の他の実施
例に係わる半導体記憶装置につき説明する。第８
図は、CMOS回路を用いた遅延回路を示すもの
であり、前述の第４図の回路に対応する。第８図
の回路においては、プログラム信号PGMCがＰ
チヤンネルMOSトランジスタQ18とＮチヤンネル
MOSトランジスタQ19からなるCMOSインバータ
１によつて反転されＮチヤンネルMOSトランジ
スタQ20およびＰチヤンネルMOSトランジスタ
Q21の並列回路に入力される。これらのトランジ
スタQ20およびQ21の並列回路は抵抗として動作
するものでありコンデンサC4およびC5と組み合
わせることによつて積分回路を構成している。前
述の反転されたプログラム信号がこの積分回路に
よつて遅延されＰチヤンネルMOSトランジスタ
Q22およびＮチヤンネルMOSトランジスタQ23か
らなるCMOSインバータ２によつて再び反転さ
れて遅延プログラム信号PGMRが作成される。
例に係わる半導体記憶装置につき説明する。第８
図は、CMOS回路を用いた遅延回路を示すもの
であり、前述の第４図の回路に対応する。第８図
の回路においては、プログラム信号PGMCがＰ
チヤンネルMOSトランジスタQ18とＮチヤンネル
MOSトランジスタQ19からなるCMOSインバータ
１によつて反転されＮチヤンネルMOSトランジ
スタQ20およびＰチヤンネルMOSトランジスタ
Q21の並列回路に入力される。これらのトランジ
スタQ20およびQ21の並列回路は抵抗として動作
するものでありコンデンサC4およびC5と組み合
わせることによつて積分回路を構成している。前
述の反転されたプログラム信号がこの積分回路に
よつて遅延されＰチヤンネルMOSトランジスタ
Q22およびＮチヤンネルMOSトランジスタQ23か
らなるCMOSインバータ２によつて再び反転さ
れて遅延プログラム信号PGMRが作成される。
第９図は、コラムデコーダに供給される内部電
源VPPIＣを生成するための電源切換回路を示す。
同図の回路は、ＰチヤンネルMOSトランジスタ
Q24とＮチヤンネルMOSトランジスタQ25からな
るCMOSインバータ３、高電圧遮断用の高耐圧
ＮチヤンネルMOSトランジスタQ26およびQ27、
高耐圧ＰチヤンネルMOSトランジスタQ28、高耐
圧ＰチヤンネルMOSトランジスタQ29と高耐圧Ｎ
チヤンネルMOSトランジスタQ30とによつて構成
されるCMOSインバータ４、高耐圧Ｎチヤンネ
ルノンドーズMOSトランジスタQ31と高耐圧Ｎチ
ヤンネルデプレツシヨンMOSトランジスタQ32と
によつて構成される電源スイツチ回路、そしてＰ
チヤンネルMOSトランジスタQ33およびＮチヤン
ネルMOSトランジスタQ34からなるCMOSインバ
ータ５を具備する。
源VPPIＣを生成するための電源切換回路を示す。
同図の回路は、ＰチヤンネルMOSトランジスタ
Q24とＮチヤンネルMOSトランジスタQ25からな
るCMOSインバータ３、高電圧遮断用の高耐圧
ＮチヤンネルMOSトランジスタQ26およびQ27、
高耐圧ＰチヤンネルMOSトランジスタQ28、高耐
圧ＰチヤンネルMOSトランジスタQ29と高耐圧Ｎ
チヤンネルMOSトランジスタQ30とによつて構成
されるCMOSインバータ４、高耐圧Ｎチヤンネ
ルノンドーズMOSトランジスタQ31と高耐圧Ｎチ
ヤンネルデプレツシヨンMOSトランジスタQ32と
によつて構成される電源スイツチ回路、そしてＰ
チヤンネルMOSトランジスタQ33およびＮチヤン
ネルMOSトランジスタQ34からなるCMOSインバ
ータ５を具備する。
第９図の回路においては、プログラム信号
PGMCが高レベルの場合には書き込みモードと
なり、CMOSインバータ３の出力が低レベルし
たがつてCMOSインバータ４の出力が高レベル
となりトランジスタQ31がオンとなる。また、
CMOSインバータ５の出力は低レベルであるか
らトランジスタQ32がオフとなる。したがつて、
高電圧VPPがトランジスタQ31を介して内部高電
圧VPPIＣとしてコラムデコーダに供給される。
PGMCが高レベルの場合には書き込みモードと
なり、CMOSインバータ３の出力が低レベルし
たがつてCMOSインバータ４の出力が高レベル
となりトランジスタQ31がオンとなる。また、
CMOSインバータ５の出力は低レベルであるか
らトランジスタQ32がオフとなる。したがつて、
高電圧VPPがトランジスタQ31を介して内部高電
圧VPPIＣとしてコラムデコーダに供給される。
これに対して、プログラム信号PGMCが低レ
ベルの場合はCMOSインバータ３の出力が高レ
ベル、CMOSインバータ４の出力が低レベルと
なつてトランジスタQ31がカツトオフする。ま
た、CMOSインバータ５の出力が高レベルとな
つてトランジスタQ32がオンとなる。したがつ
て、トランジスタQ32を介して電源VCCがコラム
デコーダに供給され、読み出し動作が行なわれ
る。なお、この場合CMOSインバータ４の出力
が低レベルであるからトランジスタQ28がオンと
なりトランジスタQ29を完全にカツトオフして
Q31の入力レベルと完全にVPPとする。
ベルの場合はCMOSインバータ３の出力が高レ
ベル、CMOSインバータ４の出力が低レベルと
なつてトランジスタQ31がカツトオフする。ま
た、CMOSインバータ５の出力が高レベルとな
つてトランジスタQ32がオンとなる。したがつ
て、トランジスタQ32を介して電源VCCがコラム
デコーダに供給され、読み出し動作が行なわれ
る。なお、この場合CMOSインバータ４の出力
が低レベルであるからトランジスタQ28がオンと
なりトランジスタQ29を完全にカツトオフして
Q31の入力レベルと完全にVPPとする。
第１０図は、ローデコーダに供給される内部電
源VPPIＲを生成するための電源切換回路を示す。
同図の回路は、第９図の回路と同じ構成を有して
おり、トランジスタQ35およびQ36によるCMOS
インバータ６、トランジスタQ37およびQ38によ
る分離回路、トランジスタQ39、トランジスタ
Q40およびQ41によるCMOSインバータ７、トラ
ンジスタQ42およびQ43による電源スイツチ回路、
そしてトランジスタQ44およびQ45によるCMOS
インバータ８を具備する。第１０図の回路の動作
は第９図の回路と全く同じであるが、CMOSイ
ンバータ６および８に入力される信号が共に第８
図の回路からの遅延プログラム信号PGMRとな
つている点が第９図の回路と異なる。したがつ
て、第１０図の回路から出力される内部電源VPPI
Ｒは第９図の回路から出力される内部電源VPPIＣ
よりも若干遅延して出力される。
源VPPIＲを生成するための電源切換回路を示す。
同図の回路は、第９図の回路と同じ構成を有して
おり、トランジスタQ35およびQ36によるCMOS
インバータ６、トランジスタQ37およびQ38によ
る分離回路、トランジスタQ39、トランジスタ
Q40およびQ41によるCMOSインバータ７、トラ
ンジスタQ42およびQ43による電源スイツチ回路、
そしてトランジスタQ44およびQ45によるCMOS
インバータ８を具備する。第１０図の回路の動作
は第９図の回路と全く同じであるが、CMOSイ
ンバータ６および８に入力される信号が共に第８
図の回路からの遅延プログラム信号PGMRとな
つている点が第９図の回路と異なる。したがつ
て、第１０図の回路から出力される内部電源VPPI
Ｒは第９図の回路から出力される内部電源VPPIＣ
よりも若干遅延して出力される。
第１１図は、ローデコーダを示す、同図のロー
デコーダは、オアゲートG3、高耐圧Ｎチヤンネ
ルMOSトランジスタQ46、高耐圧Ｐチヤンネル
MOSトランジスタQ47、そして高耐圧Ｐチヤンネ
ルMOSトランジスタQ48、高耐圧Ｎチヤンネル
MOSトランジスタQ49からなるCMOSインバータ
９を具備する。
デコーダは、オアゲートG3、高耐圧Ｎチヤンネ
ルMOSトランジスタQ46、高耐圧Ｐチヤンネル
MOSトランジスタQ47、そして高耐圧Ｐチヤンネ
ルMOSトランジスタQ48、高耐圧Ｎチヤンネル
MOSトランジスタQ49からなるCMOSインバータ
９を具備する。
第１１図のデコーダにおいては、選択状態の場
合はゲートG3の出力が低レベルとなり、CMOS
インバータ９の出力すなわちロー選択信号ROW
が高レベルとなる。この場合、書き込みモードで
あれば第１０図の電源切換回路から供給される内
部電源VPPIＲが高電圧VPPとなり、したがつてロ
ー選択信号ROWが高電圧VPPにほぼ等しくなる。
これに対して、読み出しモードの場合は、内部電
源VPPIＲが電源VCCとほぼ等しくなり、したがつ
てロー選択信号ROWは電源VCCとほぼ等しくな
る。なお、この場合トラジスタQ47はカツトオフ
している。
合はゲートG3の出力が低レベルとなり、CMOS
インバータ９の出力すなわちロー選択信号ROW
が高レベルとなる。この場合、書き込みモードで
あれば第１０図の電源切換回路から供給される内
部電源VPPIＲが高電圧VPPとなり、したがつてロ
ー選択信号ROWが高電圧VPPにほぼ等しくなる。
これに対して、読み出しモードの場合は、内部電
源VPPIＲが電源VCCとほぼ等しくなり、したがつ
てロー選択信号ROWは電源VCCとほぼ等しくな
る。なお、この場合トラジスタQ47はカツトオフ
している。
これに対して、非選択状態においては、ゲート
G3の出力が高レベルとなり、ロー選択信号ROW
は低レベルとなる。この場合、トランジスタQ47
がオンとなり、CMOSインバータ９の入力端子
を高レベルに引き上げることによつてロー選択信
号ROWを完全に低レベルにクランプする。
G3の出力が高レベルとなり、ロー選択信号ROW
は低レベルとなる。この場合、トランジスタQ47
がオンとなり、CMOSインバータ９の入力端子
を高レベルに引き上げることによつてロー選択信
号ROWを完全に低レベルにクランプする。
第１２図は、コラムデコーダの構成を示す。同
図の回路は、第１１図の回路と同じ構成を有する
が、内部電源として第９図の電源切り換え回路か
ら供給される電源VPPIＣが用いられている点が異
なる。したがつて、第１１図および第１２図の回
路から明らかなように、コラム選択信号CLMよ
りもロー選択信号ROWの方がやや遅延して出力
され、書き込み電圧VPPが低い場合にも確実にデ
ータ書き込みが行なわれる。
図の回路は、第１１図の回路と同じ構成を有する
が、内部電源として第９図の電源切り換え回路か
ら供給される電源VPPIＣが用いられている点が異
なる。したがつて、第１１図および第１２図の回
路から明らかなように、コラム選択信号CLMよ
りもロー選択信号ROWの方がやや遅延して出力
され、書き込み電圧VPPが低い場合にも確実にデ
ータ書き込みが行なわれる。
発明の効果
このように、本発明によれば、フローテイング
ゲートトランジスタのコントロールゲートに印加
する高電圧をドレインに印加する高電圧よりも遅
延させるようにしたから、書き込み電圧が低い場
合にもデータ書き込みを確実に行なうことが可能
になり、周辺トランジスタの小型化および記憶装
置の高集積化を達成することが可能になる。
ゲートトランジスタのコントロールゲートに印加
する高電圧をドレインに印加する高電圧よりも遅
延させるようにしたから、書き込み電圧が低い場
合にもデータ書き込みを確実に行なうことが可能
になり、周辺トランジスタの小型化および記憶装
置の高集積化を達成することが可能になる。
第１図は一般的なEPROMの書き込み時におけ
る等価回路を示す部分的電気回路図、第２図およ
び第３図は第１図の回路の種々の条件下における
動作を説明するためのグラフ、第４図、第５図お
よび第６図は本発明の１実施例に係わる半導体記
憶装置各部の構成を示す電気回路図、第７図は本
発明の１実施例に係わる半導体記憶装置の動作を
説明するための波形図、そして第８図、第９図、
第１０図、第１１図および第１２図は本発明の他
の実施例に係わる半導体記憶装置各部の構成を示
す電気回路図である。 Q1，Q2，…，Q53…トランジスタ、G1，G2，
G3，G4…ゲート、C1，C2，…，C5…コンデンサ、
１，２，３，…，１０…CMOSインバータ。
る等価回路を示す部分的電気回路図、第２図およ
び第３図は第１図の回路の種々の条件下における
動作を説明するためのグラフ、第４図、第５図お
よび第６図は本発明の１実施例に係わる半導体記
憶装置各部の構成を示す電気回路図、第７図は本
発明の１実施例に係わる半導体記憶装置の動作を
説明するための波形図、そして第８図、第９図、
第１０図、第１１図および第１２図は本発明の他
の実施例に係わる半導体記憶装置各部の構成を示
す電気回路図である。 Q1，Q2，…，Q53…トランジスタ、G1，G2，
G3，G4…ゲート、C1，C2，…，C5…コンデンサ、
１，２，３，…，１０…CMOSインバータ。
Claims (1)
- １ フローテイングゲートとその上のコントロー
ルゲートを有するメモリセル用トランジスタを具
備し、該メモリセル用トランジスタのコントロー
ルゲートおよびドレインに高電圧を印加すること
によりデータ書き込みを行なう際に、該コントロ
ールゲートへの高電圧印加を該ドレインへの高電
圧印加よりも遅延させる手段を具備するプログラ
マブルリードオンリメモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219329A JPS60113397A (ja) | 1983-11-24 | 1983-11-24 | プログラマブルリ−ドオンリメモリ装置 |
| KR8407205A KR900006140B1 (en) | 1983-11-24 | 1984-11-16 | Programmable read - only memory devices |
| EP84308042A EP0143596B1 (en) | 1983-11-24 | 1984-11-20 | Programmable read-only memory device |
| DE8484308042T DE3484174D1 (de) | 1983-11-24 | 1984-11-20 | Programmierbare festwertspeicheranordnung. |
| US06/674,813 US4649521A (en) | 1983-11-24 | 1984-11-26 | Programmable read-only memory (PROM) device having reduced programming voltage capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219329A JPS60113397A (ja) | 1983-11-24 | 1983-11-24 | プログラマブルリ−ドオンリメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113397A JPS60113397A (ja) | 1985-06-19 |
| JPS6315679B2 true JPS6315679B2 (ja) | 1988-04-05 |
Family
ID=16733752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219329A Granted JPS60113397A (ja) | 1983-11-24 | 1983-11-24 | プログラマブルリ−ドオンリメモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4649521A (ja) |
| EP (1) | EP0143596B1 (ja) |
| JP (1) | JPS60113397A (ja) |
| KR (1) | KR900006140B1 (ja) |
| DE (1) | DE3484174D1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175999A (ja) * | 1986-01-29 | 1987-08-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS6342090A (ja) * | 1986-08-07 | 1988-02-23 | Fujitsu Ltd | ユニバーサルジョイント |
| FR2604555B1 (fr) * | 1986-09-30 | 1988-11-10 | Eurotechnique Sa | Circuit integre du type circuit logique comportant une memoire non volatile programmable electriquement |
| FR2609831B1 (fr) * | 1987-01-16 | 1989-03-31 | Thomson Semiconducteurs | Circuit de lecture pour memoire |
| JPS63252481A (ja) * | 1987-04-09 | 1988-10-19 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS6432494A (en) * | 1987-07-27 | 1989-02-02 | Mitsubishi Electric Corp | Non-volatile semiconductor storage device |
| JPS6437797A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Eprom device |
| DE3934303C2 (de) * | 1988-10-15 | 2001-01-25 | Sony Corp | Adreßdecoder für nichtflüchtige Speicher |
| JPH0821849B2 (ja) * | 1988-10-25 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
| US5327392A (en) * | 1989-01-13 | 1994-07-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise |
| EP0549795B1 (en) * | 1990-09-17 | 1999-04-14 | Kabushiki Kaisha Toshiba | Semiconductor storing device |
| US5519654A (en) * | 1990-09-17 | 1996-05-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with external capacitor to charge pump in an EEPROM circuit |
| EP1126474B1 (en) * | 1991-11-20 | 2003-03-05 | Fujitsu Limited | Semiconductor memory device |
| EP0961290B1 (en) * | 1991-12-09 | 2001-11-14 | Fujitsu Limited | Flash memory with improved erasability and its circuitry |
| US5668485A (en) * | 1992-05-21 | 1997-09-16 | Texas Instruments Incorporated | Row decoder with level translator |
| DE19500393C1 (de) * | 1995-01-09 | 1996-02-22 | Siemens Ag | Schaltungsanordnung zum Schalten höherer Spannungen auf einem Halbleiterchip und Verfahren zu dessen Betreiben |
| US5633832A (en) * | 1995-09-26 | 1997-05-27 | Alliance Semiconductor Corporation | Reduced area word line driving circuit for random access memory |
| US5781497A (en) * | 1996-08-02 | 1998-07-14 | Alliance Semiconductor Corp. | Random access memory word line select circuit having rapid dynamic deselect |
| DE10031806B4 (de) * | 1999-07-29 | 2012-08-16 | Fujitsu Semiconductor Ltd. | Taktsteuerschaltung, Verfahren zum Erzeugen eines internen Taktsignals und synchroner Flash-Speicher |
| GB2437107A (en) * | 2006-04-13 | 2007-10-17 | Sharp Kk | Programmable read-only memory |
| KR100676372B1 (ko) * | 2006-10-20 | 2007-02-02 | (주)티 에스 에이 콜렉션 | 직물지 봉제방법 |
Citations (1)
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|---|---|---|---|---|
| JPS5894196A (ja) * | 1981-11-27 | 1983-06-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3886532A (en) * | 1974-05-08 | 1975-05-27 | Sperry Rand Corp | Integrated four-phase digital memory circuit with decoders |
| US4340943A (en) * | 1979-05-31 | 1982-07-20 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory device utilizing MOS FETs |
| US4282446A (en) * | 1979-10-01 | 1981-08-04 | Texas Instruments Incorporated | High density floating gate EPROM programmable by charge storage |
| JPS5847793B2 (ja) * | 1979-11-12 | 1983-10-25 | 富士通株式会社 | 半導体記憶装置 |
| JPS5831677B2 (ja) * | 1979-11-26 | 1983-07-07 | 富士通株式会社 | 半導体記億装置 |
| JPS57130291A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Semiconductor nonvolatile read-only storage device |
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| JPS5891680A (ja) * | 1981-11-26 | 1983-05-31 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-11-24 JP JP58219329A patent/JPS60113397A/ja active Granted
-
1984
- 1984-11-16 KR KR8407205A patent/KR900006140B1/ko not_active IP Right Cessation
- 1984-11-20 EP EP84308042A patent/EP0143596B1/en not_active Expired
- 1984-11-20 DE DE8484308042T patent/DE3484174D1/de not_active Expired - Lifetime
- 1984-11-26 US US06/674,813 patent/US4649521A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894196A (ja) * | 1981-11-27 | 1983-06-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900006140B1 (en) | 1990-08-24 |
| EP0143596A2 (en) | 1985-06-05 |
| EP0143596B1 (en) | 1991-02-27 |
| JPS60113397A (ja) | 1985-06-19 |
| EP0143596A3 (en) | 1987-09-02 |
| KR850003617A (ko) | 1985-06-20 |
| US4649521A (en) | 1987-03-10 |
| DE3484174D1 (de) | 1991-04-04 |
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