JP2910088B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特にセルサイズの縮小
化並びに半導体メモリやトランジスタ増幅回路等の高集
積化に好適なものである。

〔発明の概要〕

本発明は、半導体装置において、ゲート電極、ソース
領域及びドレイン領域を有するスイッチングトランジス
タと、フローティングゲート電極、ソース領域及びドレ
イン領域を有する電荷蓄積用トランジスタとを絶縁膜を
介して積層し、上記スイッチングトランジスタがオンし
たときに、上記スイッチングトランジスタの基板電流に
より上記絶縁膜を通して上記フローティングゲート電極
に電荷が蓄積されるように構成することにより、半導体
装置、特に半導体メモリのセルサイズの縮小化を図っ
て、半導体メモリの高集積化を図るようにしたものであ
る。

また、本発明は、半導体装置において、下部から周辺
部にかけて連続的に絶縁膜に囲まれた素子形成領域内
に、NPN及び／又はPNPの拡散領域が形成されてなる２つ
のトランジスタを夫々表面側を対向させて絶縁膜を介し
て積層すると共に、上記２つのトランジスタの各拡散領
域のうち、対向する拡散領域同士を電気的に接続して構
成することにより、半導体装置、特に、複数のバイポー
ラトランジスタからなるトランジスタ増幅回路のセルサ
イズの縮小化を図って、トランジスタ増幅回路の高集積
化を図ると共に、寄生容量の低減化を図って特性の向上
を図るようにしたものである。

また、本発明は、半導体装置において、下部から周辺
部にかけて連続的に絶縁膜に囲まれた複数の素子形成領
域内に形成された第１導電型の第１領域、第２導電型の
第２領域及び第１電極型の第３領域のうち、上記素子形
成領域の最下部に形成された領域の一部を共通接続して
構成することにより、半導体装置、特にバイポーラトラ
ンジスタ単体のセルサイズの縮小化を図って、複数のバ
イポーラトランジスタを有する増幅回路等の高集積化を
図ると共に、寄生容量及び寄生トランジスタの低減化を
図って、特性の向上を図るようにしたものである。

〔従来の技術〕

従来の半導体装置、例えば半導体メモリについては、
MOS型のスイッチングトランジスタ１個と蓄積キャパシ
タ１個とからなるDRAMやMOS型のスイッチングトランジ
スタ２個とフリップフロップ回路とからなるSRAMが主流
である。ところが、今後、より一層の高集積化を図る上
において、以下のような問題点が出てきている。即ち、
まずDRAMについては、微細化に伴い、メモリセル中の容
量がますます小さくならざるを得ず、α線耐性等の点で
限界に近づきつつある。一方、SRAMについては、１セル
中に４あるいは６個のトランジスタが必要なため、大容
量化に不利であると共に、例えば高抵抗型では10テラΩ
以上の負荷抵抗が要求される等の問題点がある。

そこで、第24図に示すようなSRAMが提案されている
（NIKKEI ELECTRONICS 1989.2.20 No.467 P283〜P285参
照）。この半導体メモリは、１個のMOS型のスイッチン
グトランジスタ（331）と１個のNPNトランジスタ（33
2）からなり、従来の４あるいは６個のトランジスタを
有するものと比べ、セルサイズを大幅に縮小化すること
ができる。

この半導体メモリの動作を簡単に述べると、まずこの
半導体メモリは、NPNトランジスタ（332）のインパクト
・イオン化を利用したものである。即ち、エミッタとコ
レクタ間の絶縁破壊電圧が例えば13V程度のNPNトランジ
スタ（332）に例えば6V程度の電圧を印加する。このと
き、エミッタから注入された電子によって、ベースとコ
レクタ間のPN接合部でインパクト・イオン化による電子
−正孔対が生じる。発生した正孔はベースに、順方向の
正孔電流とは逆向きに流れる。ベースとエミッタ間の電
圧が例えば0.9V程度のとき、両方向の電流が等しくな
り、見掛け上はベース電流が止まる。スイッチングトラ
ンジスタ（331）のゲートをOFFしてもこの状態は保持さ
れる。これが高レベル、即ち“1"である。一方、ベース
とエミッタ間の電圧が0Vのときが低レベル、即ち“0"と
なる。

〔発明が解決しようとする課題〕

しかしながら、第24図に示す半導体メモリは、特に高
レベルのとき、スイッチングトランジスタ（331）のゲ
ートがOFFされて読出し待機中となされた場合でも、NPN
トランジスタ（332）には常にコレクタ電流が流れ続け
るため、消費電力が高くなるという不都合がある。

そこで、第25図に示すように、２個のMOS型トランジ
スタ（341）及び（342）を用意し、一方のトランジスタ
（341）を書込み用、他方のトランジスタ（342）を読出
し用とした半導体メモリが提案されている。即ち、書込
み用のトランジスタ（341）においては、ゲートに書込
み用アドレス線WA、ドレインに書込み用信号線WSが接続
され、読出し用のトランジスタ（342）においては、ゲ
ートに上記書込み用のトランジスタ（341）のソースが
接続されると共に、ソースに読出し用アドレス線RA、ド
レインに読出し用信号線RSが接続されて成る。そして、
書込み用信号線WSに電圧がかかっている状態で、書込み
用アドレス線WAからの信号によりトランジスタ（341）
のゲートがONされるとトランジスタ（341）のソース、
ドレイン間が同電位になるまでドレインからソースに向
って電流が流れ、トランジスタ（342）のゲートをONに
すると共に、該ゲートに電荷が蓄積される。次に、読出
し用アドレス線RAに信号が供給されると、上述の如くゲ
ートに電荷が蓄積されている場合は、ソースからドレイ
ンに向って電流が流れるため、これを例えば“1"として
判断する。反対に電流が流れない場合を例えば“0"とし
て判断する。

ところが、従来の半導体メモリ（第24図及び第25図の
半導体メモリも含む）においては、トランジスタを基板
上に２次元的に配列して形成するため、２個のトランジ
スタで済むとはいえ、やはり半導体メモリの高集積化に
は限界がある。

この高集積化の限界については、上記半導体メモリの
ほか、２個以上のトランジスタで構成される差動型増幅
回路でも同様である。即ち、例えば第26図に示すよう
に、２つバーティカル型PNPトランジスタ（351）及び
（352）で構成された差動型増幅回路（353）は、上記PN
Pトランジスタ（351）及び（352）が基板上に２次元的
に配列されて形成、即ち、素子分離領域を隔てて上記２
つのPNPトランジスタ（351）及び（352）を形成すると
ともに、これらトランジスタ（351）及び（352）間を表
面側で配線によって接続して構成するようにしているた
め、少なくとも２つのトランジスタ（351）及び（352）
の構成面積と素子分離領域の面積が必要となり、差動型
増幅回路（353）の高集積化に限界がある。また、周波
数特性の向上にも限界がある。即ち、第26図で示す差動
型増幅回路（353）での3dBおきバンド幅は、次式 で決まる。ここで、C_CS及びC_jbcは、コレクタ領域と基
板間の容量及びベース領域とコレクタ間の容量を示す。
そして、上記バンド幅は、上記のバーティカルPNPトラ
ンジスタの場合、上記（２）式のC_TにおけるC_CSが支配
的であり、それがバンド幅の向上をさまたげる要因とな
っている。

また、PNP及びNPNトランジスタ１つをとっても、例え
ばコレクタの上部への取出しの必要性から、セル面積が
トランジスタの動作領域の面積と比べて大きくなってし
まうという不都合があった。従って、これらのトランジ
スタで例えば差動型増幅回路を構成した場合、非常に大
きな面積が必要となる。また、構造上、必然的に寄生容
量及び寄生PNPトランジスタが生じるという欠点があ
る。

本発明は、このような点に鑑み成されたもので、その
目的とするところは、セルサイズの大幅な縮小化が図
れ、半導体メモリの高集積化を図ることができる半導体
装置を提供することにある。

また、本発明は、セルサイズの大幅は縮小化が図れ、
トランジスタ増幅回路の高集積化を図ることができると
共に、コレクタと基板間の寄生容量を実質的に無くして
周波数特性の向上を図ることができる半導体装置を提供
することにある。

また、本発明は、コレクタ取出し部分の省略化を可能
にして、セルサイズの大幅な縮小化が図れると共に、寄
生容量及び寄生トランジスタの低減化をも図ることがで
きる半導体装置を提供することにある。

〔課題を解決するための手段〕

本発明の半導体装置は、ゲート電極（２）、ソース領
域（３）及びドレイン領域（４）を有するスイッチング
トランジスタ（５）と、フローティングゲート電極
（６）、ソース領域（７）及びドレイン領域（８）を有
する電荷蓄積用トランジスタ（９）とを絶縁膜（10）を
介して積層し、上記スイッチングトランジスタ（５）が
ONしたときにスイッチングトランジスタ（５）の基板電
流ｉにより絶縁膜（10）を通してフローティングゲート
電極（６）に電荷が蓄積されるように構成する。

また、本発明の半導体装置は、下部から周辺部にかけ
て連続的に絶縁膜（103）あるいは（104）に囲まれた素
子形成領域（85）あるいは（87）内にNPN及び／又はPNP
の拡散領域（89），（90），（91）或は（93），（9
4），（95）が形成されてなる２つのトランジスタ（8
2）及び（83）を夫々表面側を対向させて、絶縁膜（8
8）を介して積層すると共に、２つのトランジスタ（8
2）及び（83）の各拡散領域（89），（90），（91）域
は（93），（94），（95）のうち、対向する拡散領域同
士を電気的に接続して構成する。

また、本発明の半導体装置は、下部から周辺部にかけ
て連続的に絶縁膜（261）に囲まれた複数の素子形成領
域（262）内に形成された第１導電型の第１領域（26
5）、第２導電型の第２領域（266）及び第１導電型の第
３領域（267）のうち、素子形成領域（262）内の最下部
に形成された領域（265）の一部（263）が共通接続とな
るように構成する。

〔作用〕

上述の本発明の第１の構成によれば、スイッチングト
ランジスタ（５）と、フローティングゲート電極（６）
を有する電荷蓄積用トランジスタ（９）を積層して、ス
イッチングトランジスタ（５）のON,OFFの情報をフロー
ティングゲート電極（６）に蓄積し、それをメモリとし
て利用するようにしたので、実質的には２つのトランジ
スタ（５）及び（９）が存在しているにもかかわらず、
平面的にはトランジスタ１個分のセルサイズとなり、セ
ルサイズの大幅な縮小化を図ることができる。従って、
半導体メモリの高集積化を効率よく図ることができる。

また、上述の本発明の第２の構成によれば、２つのト
ランジスタ（82）及び（83）を夫々表面側を対向させて
積層してトランジスタ増幅回路（81）を構成するように
したので、トランジスタ増幅回路（81）の小型化、高集
積化が図れる。また、トランジスタ（82），（83）を絶
縁膜（103），（104）に囲まれた素子形成領域（85），
（87）に形成するようにしたので、コレクタ領域（93）
と基板（108）間の寄生容量C_CSを実質的に無くすること
が可能となり（C_CS０）、トランジスタ増幅回路（8
1）における周波数特性の向上（バンド幅の向上）、出
力電圧の立上がり、立下がりの高速化、低電流化（低消
費電力化）を図ることができる。

また、上述の本発明の第３の構成によれば、素子形成
領域（262）内に形成した拡散領域（265），（266）及
び（267）のうち、最下部に存する領域（265）の一部
（263）を複数のトランジスタ間において共通接続する
ようにしたので、最下部に存する拡散領域（265）の取
出し部を表面側に設ける必要がなくなり、バイポーラト
ランジスタ単体のセルサイズの大幅な縮小化を図ること
ができ、複数のバイポーラトランジスタを有する増幅回
路等の高集積化を実現させることができる。また、素子
形成領域（262）を絶縁膜（261）を囲むように構成した
ので、寄生容量、寄生トランジスタを低減化することが
でき、例えば増幅回路（81）を構成した場合、高周波特
性の向上が図れ、ラッチアップも生じなくなる。また、
基板に供給する電源も必要でなくなる。

〔実施例〕

以下、第１図〜第23図を参照しながら本発明の実施例
を説明する。

第１図は、本実施例に係る半導体装置、特に半導体メ
モリを示す回路図、第２図はその模式的構成図である。

この半導体メモリ（１）は、ゲート電極（２）、ソー
ス領域（３）及びドレイン領域（４）を有するMOS型の
スイッチングトランジスタ（５）と、フローティングゲ
ート電極（６）、ソース領域（７）及びドレイン領域
（８）を有するMOS型の電荷蓄積用トランジスタ（９）
とから成り、スイッチングトランジスタ（５）と電荷蓄
積用トランジスタ（９）とが夫々ゲート電極（２），
（６）を下にして、かつ厚さ100Å程度の例えばSiO₂か
らなる絶縁膜（10）を介して積層されて成る。即ち、図
示する如く、下から順にゲート電極（２）、ゲート絶縁
膜（11）、チャンネル領域（12）、絶縁膜（10）、フロ
ーティングゲート電極（６）、ゲート絶縁膜（13）、チ
ャンネル領域（14）というように積層されて成る。そし
て、第１図に示すように、スイッチングトランジスタ
（５）においては、ゲート電極（２）に書込み用アドレ
ス線WAが接続されると共に、ドレイン領域（４）に書込
み用信号線WSが接続される。ソース領域（３）は接地
（V_SS）となされている。一方、電荷蓄積用トランジス
タ（９）においては、ソース領域（７）に読出し用アド
レス線RAが接続され、ドレイン領域（８）に読出し用信
号線RSが接続される。

次に、この半導体メモリ（１）の動作を説明すると、
まず、スイッチングトランジスタ（５）のドレイン領域
（４）に電位がかかった状態でゲート電極（２）に書込
み用アドレス線WAを介して信号が供給されると、ドレイ
ン領域（４）からソース領域（３）に向って電流が流れ
る。このとき、チャンネル領域（12）下においてホット
キャリヤの移動によって基板電流ｉが発生し、その基板
電流ｉが絶縁膜（10）を通して電荷蓄積用トランジスタ
（９）のフローティングゲート電極（６）に供給される
ことによって、フローティングゲート電極（６）に電荷
が蓄積される。フローティングゲート電極（６）は、非
常に低い伝導率の絶縁膜（10），（13）及び（15）に囲
まれているため、一度フローティングゲート電極（６）
に蓄積された電荷は、スイッチングトランジスタ（５）
のゲート電極（２）への信号供給を断っても（即ちゲー
トをOFFしても）、フローティングゲート電極（６）中
に長時間保持される。次に、読出しの際、電荷蓄積用ト
ランジスタ（９）のソース領域（７）に読出し用アドレ
ス線RAを介して信号が供給されると、フローティングゲ
ート電極（６）に電荷が蓄積されていることから、ドレ
イン領域（８）側に電流が流れる。この状態を例えば
“1"とする。反対にフローティングゲート電極（６）に
電荷が蓄積されていないとき、ソース領域（７）に信号
を供給してもドレイン領域（８）側には電流が流れない
ため、この状態を例えば“0"とする。このように、スイ
ッチングトランジスタ（５）のON又はOFFの情報が電荷
蓄積用トランジスタ（９）に保持されるため、メモリと
して利用することができる。尚、フローティングゲート
電極（６）に蓄積された電荷を消去するときは、所謂EP
ROMと同様に紫外線によって行ってもよいし、あるいは
所謂EEPROMと同様に電気的に行うようにしてもよい。

次に、上記半導体メモリ（１）の形成方法の一例、即
ちSOI基板の貼り合せを利用して上記半導体メモリ
（１）を形成する方法の一例を第３図〜第５図に基いて
説明する。第１図及び第２図と対応するものについては
同符号を記す。

第３図は、スイッチングトランジスタ（５）の製法を
示す工程図である。以下、順にその工程を説明する。

まず、第３図Ａに示すように、シリコンウェーハ（2
1）上に凸部（22）をパターニングしたのち、全面にSiO
₂膜（23）を例えばCVD（化学気相成長）法等で形成す
る。その後、全面に多結晶シリコン層（24）を例えばCV
D法等で形成したのち、該多結晶シリコン層（24）を一
部研削して表面を平坦化させる。

次に、第３図Ｂに示すように、ウェーハ（21）の裏面
から選択研磨してSiO₂膜（23）で囲まれた素子形成領域
（25）を形成する。

次に、第３図Ｃ（第３図Ａ及びＢとはその配置を逆に
してある）に示すように、素子形成領域（25）を含む全
面にゲート絶縁膜（11）を例えば熱酸化により形成した
のち、多結晶シリコン層をパターニングしてゲート電極
（２）を形成する。その後、ゲート電極（２）をマスク
として素子形成領域（25）にＮ型の不純物、例えばリン
（Ｐ）あるいは砒素（As）をイオン注入して素子形成領
域（25）内にソース領域（３）及びドレイン領域（４）
を形成する。

次に、第３図Ｄに示すように、全面にSiO₂膜（27）を
例えばCVD法等で形成したのち、ゲート電極（２）、ソ
ース領域（３）及びドレイン領域（４）に対して窓（2
8）を開口する。その後、ゲート電極（２）、ソース領
域（３）及びドレイン領域（４）に多結晶シリコンより
なる配線層（29a），（29b）及び（29c）を夫々パター
ニングしたのち全面にSiO₂膜（30）を例えばCVD法等で
形成する。次いで、全面に多結晶シリコン層（31）を例
えばCVD法等で形成したのち、該多結晶シリコン層（3
1）を一部研削して表面を平坦化させる。その後、別の
シリコンウェーハ（32）を平坦化された多結晶シリコン
層（31）上に貼り合せる。

次に、第３図Ｅ（第３図Ｃ及びＤとはその配置を逆に
してある）に示すように、第３図Ｄにおいて裏面側の多
結晶シリコン層（24）の表面から選択研磨を行って素子
形成領域（25）を露出させることによって、本例に係る
SOI基板（26）上に形成されたスイッチングトランジス
タ（５）を得る。その後、素子形成領域（25）を含む全
面に厚さ100Å程度のSiO₂膜（10）を例えばCVD法等で形
成する。

次に、電荷蓄積用トランジスタ（９）の製法を第４図
の工程図に基いて説明する。

まず、第４図Ａに示すように、シリコンウェーハ（4
1）上に凸部（42）をパターニングしたのち、全面にSiO
₂膜（43）を例えばCVD法等で形成する。その後、上記凸
部（後に素子形成領域となる）（42）のソース領域及び
ドレイン領域となる部分に対して窓（44）を開口する。
次いで、上記ソース領域及びドレイン領域となる部分に
多結晶シリコンよりなる配線層（45a）及び（45b）を夫
々パターニングしたのち、全面にSiO₂膜（46）を例えば
CVD法等で形成する。その後、全面に多結晶シリコン層
（47）を形成したのち、該多結晶シリコン層（47）を一
部研削して表面を平坦化させる。その後、別のシリコン
ウェーハ（48）を平坦化された多結晶シリコン層（47）
上に貼り合せる。

次に、第４図Ｂ（第４図Ａとはその配置を逆にしてあ
る）に示すように、ウェーハ（41）の裏面から選択研磨
してSiO₂膜（43）で囲まれた素子形成領域（49）を形成
する。

次に、第４図Ｃに示すように、素子形成領域（49）を
含む全面にゲート絶縁膜（13）を例えば熱酸化によって
形成したのち、多結晶シリコン層をパターニングしてゲ
ート電極（６）を形成する。このゲート電極（６）は後
にフローティングゲート電極（６）となる。従って以下
ゲート電極（６）をフローティングゲート電極（６）と
記す。その後、フローティングゲート電極（６）をマス
クとして素子形成領域（49）にＮ型の不純物、例えばリ
ン（Ｐ）あるいは砒素（As）をイオン注入して素子形成
領域（49）内にソース領域（７）及びドレイン領域
（８）を形成する。

次に、第４図Ｄに示すように、全面にSiO₂膜（15）を
例えばCVD法等で形成したのち、全面に多結晶シリコン
層（51）を形成する。

次に、第４図Ｅに示すように、多結晶シリコン層（5
1）の表面から研削及び選択研磨を行ってフローティン
グゲート電極（６）の上面を露出させて、本例に係るSO
I基板（50）上に形成された電荷蓄積用トランジスタ
（９）を得る。

そして、第５図に示すように、第３図Ｅで示すスイッ
チングトランジスタ（５）の表面側（SiO₂膜（10）側）
と、電荷蓄積用トランジスタ（９）の表面側（フローテ
ィングゲート電極（６）側）とを貼り合せたのち、電荷
蓄積用トランジスタ（９）の裏面側のウェーハ（48）
（二点鎖線で示す）を選択研磨して本例に係る半導体メ
モリ、即ちスイッチングトランジスタ（５）と電荷蓄積
用トランジスタ（９）とが、夫々ゲート電極（２）及び
（６）を各素子形成領域（25）及び（49）に対して下向
きにし、かつSiO₂膜（33）を介して積層されてなる半導
体メモリ（１）を得る。尚、スイッチングトランジスタ
（５）の配線層（29b）にV_SS（接地電位）を接続する。
また、配線層（29a）は書込み用アドレス線WA、配線層
（29c）は書込み用信号線WSとなる。もちろん、ゲート
電極（２）に配線層（29a）を形成せずに直接、書込み
用アドレス線WAとしてもよい。一方、電荷蓄積用トラン
ジスタ（９）の配線層（45a）は読出し用アドレス線R
A、配線層（45b）は読出し用信号線RSとなる。また、ウ
ェーハ（48）を選択研磨して除去したのは、フローティ
ングゲート電極（６）に蓄積された電荷を紫外線で効率
よく消去できるようにするためである。

上記形成方法はあくまでも一例であって、その他例え
ば、エピタキシャル成長及び選択CVD法等を用いてウェ
ーハ（32）上に順に積層して形成するようにしてもよ
い。

上述の如く、本例によれば、ゲート電極（２）、ソー
ス領域（３）及びドレイン領域（４）を有するスイッチ
ングトランジスタ（５）と、フローティングゲート電極
（６）、ソース領域（７）及びドレイン領域（８）を有
する電荷蓄積用トランジスタ（９）とを夫々ゲート電極
（２）及びフローティングゲート電極（６）が下向きに
なるように積層し、更に上記スイッチングトランジスタ
（５）のゲート電極（２）に書込み用アドレス線WA、ド
レイン領域（４）に書込み用信号線WSを接続すと共に、
上記電荷蓄積用トランジスタ（９）のソース領域（７）
に読出し用アドレス線RA、ドレイン領域（８）に読出し
用信号線RSを接続し、ゲート電極（２）への信号の供給
に基いて発生した基板電流ｉにより、フローティングゲ
ート電極（６）に電荷を蓄積させて、電荷蓄積用トラン
ジスタ（９）への書込みを行なうようにしたので、実質
的には２つのトランジスタ（５）及び（９）が存在して
いるにもかかわらず、平面的にはトランジスタ１個分の
セルサイズとなり、半導体メモリのセルサイズの大幅な
縮小化を図ることができる。従って、半導体メモリの高
集積化を効率よく図ることができる。

上記半導体メモリ（１）の形成方法は、SOI基板（2
6）及び（50）の貼り合せを利用して形成した例を示す
ものであるが、第25図、即ち第６図Ａで示す半導体メモ
リ（61）についてもSOI基板の貼り合せを利用して形成
することが可能である。即ち、第６図Ｂの構成図で示す
ように、上段のSOI基板（62）の素子形成領域（63）
に、ゲート電極（64）、ソース領域（65）及びドレイン
領域（66）を有するスイッチングトランジスタ（67）を
形成すると共に、下段のSOI基板（68）の素子形成領域
（69）に電荷蓄積用トランジスタ（70）のソース領域
（71）及びドレイン領域（72）を形成し（第６図Ｃ参
照）、上記SOI基板（62）及び（68）をSio₂膜（73）を
介して積層する。このとき、スイッチングトランジスタ
（67）のソース領域（65）は、電荷蓄積用トランジスタ
（70）のゲート電極を兼用する。そして、スイッチング
トランジスタ（67）のドレイン領域（66）に書込み用信
号線WSを接続し、電荷蓄積用トランジスタ（70）のソー
ス領域（71）に読出し用アドレス線RA、ドレイン領域
（72）に読出し用信号線RSを接続する。スイッチングト
ランジスタ（67）のゲート電極（64）は書込み用アドレ
ス線WAとなる。尚、（74）及び（75）はSiO₂層、（76）
及び（77）は多結晶シリコン層、（78）及び（79）はシ
リコンウェーハである。

上記構成によれば、スイッチングトランジスタ（67）
と電荷蓄積用トランジスタ（70）を二次元配列する場合
と比して、セルサイズの大幅な縮小化が図れ、半導体メ
モリ（61）の高集積化を効率よく図ることができる。

上記実施例は、SOI基板の貼り合せを利用して、２つ
のトランジスタを上下２段構造にして半導体メモリ
（１）又は（61）を形成する場合を示したが、その他、
トランジスタを２個以上有する半導体メモリ以外の各種
トランジスタ増幅回路にも適用できる。以下、第７図〜
第10図を参照しながら本実施例に係る多段構造のトラン
ジスタ増幅回路を説明する。

第７図Ａに示す回路（81）は、２個のバーティカル型
PNPトランジスタ（82）及び（83）を有する差動型増幅
回路である。この差動型増幅回路（81）は、第７図Ｂ及
びＣで示すように、上段のSOI基板（84）の素子形成領
域（85）にバーティカル型PNPトランジスタ（82）を形
成し、下段のSOI基板（86）の素子形成領域（87）にバ
ーティカル型PNPトランジスタ（83）を形成し、これらP
NPトランジスタ（82）と（83）とを夫々表面側を対向さ
せ、かつSiO₂膜（88）を介して積層して成る。即ち、SO
I基板（84）上の素子形成領域（85）の下部にＰ型のコ
レクタ領域（89）とＮ型のベース取出し部（90）を形成
すると共に、上部にＰ型のエミッタ領域（91）を形成し
てバーティカル型PNPトランジスタ（82）を構成する。
残りのＮ型の領域（92）はベース領域である。また、SO
I基板（86）上の素子形成領域（87）の下部にＰ型のコ
レクタ領域（93）を形成すると共に、上部にＰ型のエミ
ッタ領域（94）とＮ型のベース取出し部（95）を形成し
てPNPトランジスタ（83）を構成する。残りのＮ型の領
域（96）はベース領域である。そして、PNPトランジス
タ（82）及び（83）の表面側を夫々対向させ、かつSiO₂
膜（88）を介して積層する（即ち、貼り合せる）ことに
よって、本例に係る差動型増幅回路（81）を得る。そし
て、PNPトランジスタ（82）のベース取出し部（90）に
は配線層（97）を介して入力信号V_inが供給され、コレ
クタ領域（89）には配線層（98）を介してV_SS（接地電
位）が印加される。また、PNPトランジスタ（83）のベ
ース取出し部（95）に配線層（99）を介してV_CCが印加
され、コレクタ領域（93）から上部に延びるコレクタ取
出し部（100）には、その上部において、配線層（101）
を介して出力端子（Po）が接続されると共に、多結晶シ
リコン層で形成された抵抗Ｒを介して接地される。更
に、本例では、相対向するPNPトランジスタ（82）のエ
ミッタ領域（91）とPNPトランジスタ（83）のエミッタ
領域（94）とが配線層（102）を介して電気的に接続さ
れると共に該配線層（102）を介して上記エミッタ領域
（91）及び（94）に定電流源Ｉが供給されてなる。尚、
（103）及び（104）はSiO₂層、（105）及び（106）は多
結晶シリコン層、（107）及び（108）はシリコンウェー
ハである。

上述の構成によれば、PNPトランジスタ（82）及び（8
3）は、夫々SiO₂層（103）及び（104）によって囲まれ
ているため、従来生じていたコレクタ領域、特にコレク
タ取出し部（93）と基板（108）間の接合容量C_CSは、実
質的に存在しなくなり（C_CS０）、例えば3dBおちバン
ド幅でみると、次式 となり、周波数特性が従来と比べ大幅に向上し、バンド
幅の向上を図ることができる。また、同時に寄生トラン
ジスタもなくなるため、ラッチアップも防止される。ま
た、SOI基板（84）及び（86）の貼り合せによって、PNP
トランジスタ（82）と（83）を積層して差動型増幅回路
（81）を形成したのでセルサイズが従来のものよりも大
幅に縮小化され、差動型増幅回路（81）の小型化、高集
積化が実現できる。

次に、第８図Ａに示す回路（111）は、２個のバーテ
ィカル型PNPトランジスタ（112）及び（113）を有する
能動負荷回路である。この能動負荷回路（111）は、第
８図Ｂに示すように、上段のSOI基板（114）の素子形成
領域（115）にPNPトランジスタ（112）を形成し、下段
のSOI基板（116）の素子形成領域（117）にPNPトランジ
スタ（113）を形成し、これらPNPトランジスタ（112）
及び（113）とを夫々表面側を対向させ、SiO₂膜（118）
を介して積層して成る。即ち、SOI基板（114）上の素子
形成領域（115）の下部にＰ型のエミッタ領域（119）と
Ｎ型のベース取出し部（120）を形成すると共に、上部
にＰ型のコレクタ領域（121）を形成してPNPトランジス
タ（112）を構成する。残りのＮ型の領域（122）はベー
ス領域である。また、SOI基板（116）上の素子形成領域
（117）の下部にＰ型のコレクタ領域（123）を形成する
と共に、上部にＰ型のエミッタ領域（124）とＮ型のベ
ース取出し部（125）を形成してPNPトランジスタ（11
3）を構成する。残りのＮ型の領域（126）はベース領域
である。そして、PNPトランジスタ（112）及び（113）
の表面側を夫々対向させ、かつSiO₂膜（118）を介して
積層する（即ち、貼り合せる）ことによって、本例に係
る能力負荷回路（111）を得る。PNPトランジスタ（11
2）におけるベース取出し部（120）には、電源が配線層
（127）を介して供給され、エミッタ領域（119）には、
V_CCが配線層（128）を介して印加される。また、PNPト
ランジスタ（113）におけるＰ型のコレクタ取出し部（1
29）には、配線層（130）を介してV_SS（接地電位）が印
加され、ベース取出し部（125）には、配線層（131）を
介して入力信号V_inが供給される。更に、本例では相対
向するPNPトランジスタ（112）のコレクタ領域（121）
とPNPトランジスタ（113）のエミッタ領域（124）とが
配線層（132）を介して電気的に接続され、更に、出力
端子（Po）に接続されてなる。尚、（133）及び（134）
はSiO₂層、（135）及び（136）は多結晶シリコン層、
（137）及び（138）はシリコンウェーハである。

上記構成によれば、PNPトランジスタ（112）及び（11
3）が夫々SiO₂層（133）及び（134）によって囲まれて
いるため、コレクタ領域（121）と基板（137）間の接合
容量C_CSは実質的に存在しなくなり（C_CS０）、次式 で決まる出力端子（Po）からの出力信号V_outの立上がり
及び立下がり時間t_rを短くすることができ、出力信号V
_outの読出しを高速化させることができる。ここで、Ｉ
はコレクタ電流を示す。また、SOI基板（114）及び（11
6）の貼り合せによって、PNPトランジスタ（112）と（1
13）を積層して能動負荷回路（111）を形成したので、
セルサイズが従来のものよりも大幅に縮小化され、能動
負荷回路（111）の小型化、高集積化が実現できる。

次に、第９図Ａで示す回路（141）は、２個のNPNトラ
ンジスタ（142）及び（143）と２個のCMOSトランジスタ
（144）と（145）からなるBiCMOSインバータである。こ
のインバータ（141）、特に出力側の２個のNPNトランジ
スタ（142）及び（143）による増幅回路（146）は、第
９図Ｂ及びＣで示すように、上段のSOI基板（147）の素
子形成領域（148）にNPNトランジスタ（142）を形成
し、下段のSOI基板（149）の素子形成領域（150）にNPN
トランジスタ（143）を形成し、これらNPNトランジスタ
（142）と（143）とを夫々表面側を対向させ、かつSiO₂
膜（151）を介して積層して成る。即ち、SOI基板（14
7）上の素子形成領域（148）の下部にＮ型のコレクタ取
出し部（152）を形成すると共に、上部にＰ型のベース
領域（153）と、該ベース領域（153）内にＮ型のエミッ
タ領域（154）とＰ型のベース取出し部（155）を形成し
てNPNトランジスタ（142）を構成する。残りのＮ型の領
域（156）はコレクタ領域である。また、SOI基板（14
9）上の素子形成領域（150）の下部にＮ型の高濃度領域
（157）を形成すると共に、上部にＮ型のコレクタ取出
し部（158）と、Ｐ型のベース領域（159）と、該ベース
領域（159）内にＮ型のエミッタ領域（160）とＰ型のベ
ース取出し部（161）を形成してNPNトランジスタ（14
3）を構成する。残りのＮ型の低濃度領域（162）は、上
記高濃度領域（157）と共にコレクタ領域（163）を構成
する。そして、NPNトランジスタ（142）及び（143）の
表面側を夫々対向させ、かつSiO₂膜（151）を介して積
層する（即ち、貼り合せる）ことによって、本例に係る
インバータ（141）の増幅回路（146）を得る。そして、
NPNトランジスタ（142）におけるコレクタ取出し部（15
2）には、配線層（164）を介してV_CCが印加され、ベー
ス取出し部（155）には、CMOSトランジスタ（144）から
の入力信号V_in1が配線層（165）を介して供給される。
また、NPNトランジスタ（143）におけるエミッタ領域
（160）には、V_SS（接地電位）が配線層（166）を介し
て印加され、ベース取出し部（161）には、CMOSトラン
ジスタ（145）からの入力信号V_in2が配線層（167）を介
して供給される。更に、本例においては、相対向するNP
Nトランジスタ（142）のエミッタ領域（154）とNPNトラ
ンジスタ（143）のコレクタ取出し部（158）とが配線層
（168）を介して電気的に接続され、更に、出力端子（P
o）に接続されてなる。尚、（169）及び（170）はSiO₂
層、（171）及び（172）は多結晶シリコン層、（173）
及び（174）はシリコンウェーハである。

上記構成によれば、NPNトランジスタ（142）及び（14
3）は、夫々SiO₂層（169）及び（170）によって囲まれ
ているため、コレクタ領域（163）と基板（174）間の接
合容量C_CSは実質的に存在しなくなり（C_CS０）、上記
第８図の能動負荷回路（111）の場合と同様に、出力端
子（Po）からの出力信号V_outの立上がり、立下がり時間
t_rを短くすることができ、出力信号V_outの読出しを高速
化させることができる。また、SOI基板（147）及び（14
9）の貼り合せによって、NPNトランジスタ（142）と（1
43）を積層してインバータ（141）の増幅回路（146）を
形成したので、セルサイズが従来のものよりも大幅に縮
小化され、増幅回路（146）並びにインバータ（141）の
小型化、高集積化が実現できる。

次に、第10図Ａで示す回路（181）は、バイポーラ型
ビデオカメラ用IC等で使用されるNPNトランジスタ（18
2）とバーティカル型PNPトランジスタ（183）よりなる
カレントミラー変換回路を並設したアナログ集積回路で
ある。

このアナログ集積回路（181）、特に第10図Ｂで示す
ように、NPNトランジスタ（182）とバーティカル型PNP
トランジスタ（183）よりなるカレントミラー変換回路
（184）は、第10図Ｃに示すように、上段のSOI基板（18
5）の素子形成領域（186）にNPNトランジスタ（182）を
形成し、下段のSOI基板（187）の素子形成領域（188）
にバーティカル型PNPトランジスタ（183）を形成し、こ
れらNPNトランジスタ（182）とバーティカル型PNPトラ
ンジスタ（183）とを夫々表面側を対向させ、かつSiO₂
膜（189）を介して積層して成る。即ち、SOI基板（18
5）上の素子形成領域（186）の下部にＮ型の高濃度領域
（190）を形成すると共に、上部にＮ型のコレクタ取出
し部（191）と、Ｐ型のベース領域（192）と該ベース領
域（192）内にＮ型のエミッタ領域（193）とＰ型のベー
ス取出し部（194）を形成してNPNトランジスタ（182）
を構成する。残りのＮ型の低濃度領域（195）は、上記
高濃度領域（190）と共にコレクタ領域（196）を構成す
る。また、SOI基板（187）上の素子形成領域（188）の
下部にＰ型のコレクタ領域（197）を形成すると共に、
上部にＰ型のコレクタ取出し部（198）と、Ｎ型のベー
ス領域（199）と該ベース領域（199）内にＰ型のエミッ
タ領域（200）とＮ型のベース取出し部（201）を形成し
てバーティカル型PNPトランジスタ（183）を構成する。
そして、NPNトランジスタ（182）及びバーティカル型PN
Pトランジスタ（183）の表面側を夫々対向させ、かつSi
O₂膜（189）を介して積層する（即ち、貼り合せる）こ
とによって、本例に係るカレントミラー変換回路（18
4）を得る。そして、NPNトランジスタ（182）における
エミッタ領域（193）に配線層（202）を介して後段の回
路（図示せず）と接続し、ベース取出し部（194）に
は、入力信号V_inが配線層（203）を介して供給される。
また、バーティカル型PNPトランジスタ（183）における
コレクタ取出し部（198）は、配線装置（204）を介して
出力端子（Po）が接続されると共に、後段のダイオード
（205）とも接続され、エミッタ領域（200）には、出力
電流I_outが配線層（206）を介して供給される。更に、
本例では、相対向するNPNトランジスタ（182）のコレク
タ取出し部（191）とバーティカル型PNPトランジスタ
（183）のベース取出し部（183）とが配線層（207）を
介して電気的に接続され、更に、該配線層（207）を介
して上記コレクタ取出し部（191）とベース取出し部（2
01）に入力電流I_inが供給される。尚、（208）及び（20
9）はSiO₂層、（210）及び（211）は多結晶シリコン
層、（212）及び（213）はシリコンウェーハである。

上記構成によれば、NPNトランジスタ（182）及びバー
ティカル型PNPトランジスタ（183）は、夫々SiO₂層（20
8）及び（209）によって囲まれているため、コレクタ領
域（197）と基板（213）間の接合容量C_CSは実質的に存
在しなくなり、（C_CS０）、上記第８図の能動負荷回
路（111）と同様に、出力端子（Po）からの出力信号V
_outの立上がり、立下がり時間t_rを短くすることができ
る。通常、第10図のカレントミラー変換回路（184）か
らなるアナログ集積回路（181）において、立上がり、
立下がり時間t_rを短くするためには、上式（４）で示す
ように、コレクタ電流Ｉ、即ち、入力電流I_inと出力電
流I_outを多く流して出力信号V_outのスルーレートを大き
くする必要があるが、本例では、接合容量C_CSがほぼ０
に等しいことから、上述の如く立上がり、立下がり時間
t_rが短くなるため、上記電流I_in及びI_outを多く流す必
要がなくなり、低電流化が可能となる。即ち、低消費電
力化が図れる。また、SOI基板（185）及び（187）の貼
り合せによって、NPNトランジスタ（182）とバーティカ
ル型PNPトランジスタ（183）を積層してカレントミラー
変換回路（184）を形成したので、セルサイズが従来の
ものよりも大幅に縮小化され、カレントミラー変換回路
（184）並びにアナログ集積回路（181）の小型化、高集
積化が実現できる。

上記実施例は、SOI基板の貼り合せを利用して２つの
トランジスタが上下２段構造とされた各種トランジスタ
増幅回路を構成する例を示したが、その他フィードバッ
ク系を有する駆動装置にも適用できる。以下にその実施
例を説明する。

第11図に示す装置（221）は、LED（222）を用いた通
常の光送信器であり、図示する如く、LED（222）と、該
LED（222）を駆動する駆動回路（223）と、LED（222）
の光出力を検出するフォトセンサ（224）と、該フォト
センサ（224）の出力により駆動回路（223）を制御して
LED（222）の光出力を略一定にする制御回路（225）と
を有する。この通常の光送信器（221）の場合、既存の
バイポーラトランジスタプロセス（二次元配列）を想定
し、上記駆動回路（223）、フォトセンサ（224）及び制
御回路（225）からなるフィードバック系（226）を二次
元配列、即ちパッケージ（227）上を分散させて配列す
るようにしているため、光送信器（221）の小型化に限
界がある。そこで第12図Ａに示すように、本例の光送信
器（231）では、SOI基板の貼り合せを利用して駆動回路
及び制御回路からなる集積回路（232）とフォトセンサ
（233）とを積層してLED（234）のフィードバック系（2
35）を形成しのち、フォトセンサ（233）上に銀（Ag）
ペースト（236）を介してLED（234）を装着してなる。
銀（Ag）ペースト（236）は、フォトセンサ（233）上に
枠状に被着される。

上記構成によれば、LED（234）のフィードバック系
（235）を上下２段構造とし、更にフィードバック系（2
35）上にLED（234）を配するようにしたので、従来の光
送信器（221）と比して大幅に小型化できると共に、光
送信器（231）の回路系の高集積化を図ることができ
る。また、第12図Ｂに示すように、銀（Ag）ペースト
（236）のかわりに膜厚の薄い透明性の層間膜（237）を
用いれば更に光送信器（231）の小型化及び低コスト化
が図れる。

次に、１個のバイポーラトランジスタのセルサイズに
ついて考察してみると、第13図の如く、例えば通常のNP
Nトランジスタ（241）の場合、コレクタ領域（242）の
上部への取出しの必要性及び分離領域（243）のマージ
ン等のため、基本動作領域（ａ）がきわめて小さいにも
かかわらず、セルサイズとしては非常に大きくなり、高
集積化に限界がある。また、構造上、必然的に寄生容量
C_CS及び寄生PNPトランジスタ（ｂ）が存在し、応用上周
波数特性が向上せず、ラッチアップも発生し易い。この
不都合は、例えば第14図に示すように、上記NPNトラン
ジスタ（241）を２個有する差動型増幅回路（243）等に
応用した場合顕著となる。即ち、この差動型増幅回路
（243）は、２つのトランジスタ（241）を素子分離領域
（242）を隔てて形成したのち、上面において配線層（2
44）及び（245）を形成するようにしている。従って、
上述の如くコレクタ領域（242）の上部への取出しの必
要性のため、セルサイズがトランジスタ（241）の動作
領域に比べ大きくなってしまい。更に素子分離領域（24
2）の必要性から上記差動型増幅回路（243）構成するの
に非常に大きな面積が必要となる。また、構造上、上述
の如く必然的に寄生容量C_CS、寄生PNPトランジスタが存
在し、周波数特性の劣化、ラッチアップの発生等が生じ
る。尚、第13図及び第15図において、（246）はＰ型の
シリコン基板、（247）はコレクタ取出し部、（248）は
ベース領域、（249）はエミッタ領域（250）はベース取
出し部、（251）はSiO₂膜を示す。

そこで本例では、第16図に示すように、SOI基板（26
0）を利用して、SiO₂層（261）で囲まれた素子形成領域
（262）の下部にＮ型の高濃度領域（263）及びＮ型の低
濃度領域（264）からなるコレクタ領域（265）を形成
し、その上部にＰ型のベース領域（266）と、該ベース
領域（266）内にＮ型のエミッタ領域（267）を形成し
て、NPNトランジスタ（268）を構成する。そして、最下
部に存するコレクタ領域（265）の高濃度領域（263）を
配線として用いるようにする。即ち、例えば第14図の差
動型増幅回路（243）を考えた場合、第17図に示すよう
に、まず、SiO₂層（261）で囲まれた素子形成領域（26
2）の最下部にＮ型の不純物、例えばリン（Ｐ）あるい
は砒素（As）をイオン注入してＮ型の高濃度領域（26
3）を形成する。その後、耐酸化膜（図示せず）をパタ
ーニングしたのち、選択酸化を施して素子形成領域（26
2）内に比較的幅の薄い絶縁膜（270）を形成する。この
とき、絶縁膜（270）は、深さ制御を行なって下端がＮ
型の高濃度領域（263）にかかったとき選択酸化を停止
する。その後、上記絶縁膜（270）によって２つに分離
された素子形成領域（262a）及び（262b）に夫々Ｐ型の
ベース領域（266）とＮ型のエミッタ領域（267）を形成
する。尚、（271）はベース取出し部、（272）は配線
層、（273）はSiO₂膜を示す。そして、ベース領域（26
6）の下部に存するＮ型の低濃度領域（264）と高濃度領
域（263）は、コレクタ領域（265）となり、特にＮ型の
高濃度領域（263）は、２つの素子間を下部で接続する
配線として利用される。この高濃度領域（263）の外部
への取出しは、次のトランジスタや抵抗あるいは配線に
直接接続することにより行なわれる。即ち、上記差動型
増幅回路（243）を有する集積回路を考え場合、１つの
方法としては、第18図に示すように酸素の高濃度イオン
注入により、シリコン基板中にSiO₂膜が形成されてなる
所謂SIMOX（Separation by implanted oxygen）基板（2
80）のSiO₂膜（281）上に選択的にＮ型の高濃度領域（2
63）を形成したのち、選択酸化を施して素子分離を行な
う。このとき、選択酸化による絶縁膜（270）が、Ｎ型
の高濃度領域（263）を貫通しないように深さ制御す
る。その後、各素子形成領域（262）に所要の素子を形
成する。上記Ｎ型の高濃度領域（263）は、これら素子
の共通配線として使用される。他の方法としては、第17
図において、第４図で示す半導体メモリの形成方法と同
様にSOI基板（260）の素子形成領域（262）の下部に直
接例えば多結晶シリコン等よりなる配線層をパターニン
グして形成するようにしてもよい。また、Ｎ型の高濃度
領域（263）を形成せずに、Ｎ型の低濃度領域（264）に
直接配線層を接続してもよい。

上記構成によれば、素子形成領域（262）の下部に存
するコレクタ領域（265）の一部（263）を配線として利
用したので、コレクタ領域（265）の素子形成領域（26
2）内での上部への取出しが省略できるため、セルサイ
ズが従来のものと比して大幅に縮小化され（NPNトラン
ジスタ単体でみると半分以下のセルサイズとなり、差動
型増幅回路にした場合でみると、1/4〜1/8のセルサイズ
となる）、高集積化を実現させることができる。また、
素子形成領域（262）がSiO₂層（261）で囲まれているた
め、第13図及び第15図で示す寄生容量C_CS及び寄生PNPト
ランジスタが実質的に存在しなくなり、高周波特性の改
善並びにラッチアップの防止を図ることができる。更に
基板に供給する電源が必要でなくなる。

次に、第16図で示すNPNトランジスタ（268）の応用例
を第19図〜第21図に基いて説明する。

第19図は、パラートランジスタ用又は高周波用として
現在多用されているマルチエミッタタイプの通常のNPN
トランジスタ（291）を示したものである。第20図は同
じくパラートランジスタ用又は高周波用として用いら
れ、特にベース抵抗R_bb′を低減化させたストレッチタ
イプの通常のNPNトランジスタ（292）を示したものであ
る。これらの図において、（293）はコレクタ領域、（2
94）はベース領域、（295）はエミッタ領域を示し、（2
96）はコレクタ取出し部、（297）はベース取出し部を
示す。これらNPNトランジスタ（291）及び（292）で共
通する欠点は、コレクタ領域（293）と基板（298）間の
寄生容量C_CSが大きく、寄生PNPトランジスタの存在によ
る影響が大きいことである。

そこで本例では、第21図に示すように、SOI基板（30
0）を利用してマルチエミッタ・マルチベース型NPNトラ
ンジスタ（301）を形成することにより、上記欠点を解
消する。尚、第19図及び第20図と対応するものについて
は同符号を記す。即ち、エミッタ領域（295）に対して
ベース取出し部（297）をマルチに配置したので、ベー
ス抵抗R_bb′が小さくなり、低ノイズ化に対応できる。
また、素子形成領域（302）が絶縁層（303）で囲まれて
いるため、寄生容量C_CSが実質的に存在しなくなり、ま
た同時にマルチエミッタであるため、高周波用にも最適
となる。特に、エミッタ領域（295）、ベース取出し部
（297）の数を調整することにより、電流容量の調整が
でき、パワートランジスタ用としても最適となる。ま
た、寄生PNPトランジスタが存在しないため、ラッチア
ップの心配がない。また、SOI基板（300）を利用してコ
レクタ領域（293）を下に形成し、最下部に存する領域
（293a）を高濃度化したので、コレクタ抵抗R_Cが低減化
されると共に、上記第16図で示したNPNトランジスタ（2
68）と同様に上記高濃度領域（293a）を配線として利用
することができる。従って、コレクタ取出し部を上部に
もってくる必要がなくなり、セルサイズが通常のものよ
りも大幅に縮小化され、高集積化が実現できる。また、
目的とするベース抵抗R_bb′、電流容量等に応じてエミ
ッタ領域（295）及びベース取出し部（297）の数を任意
に選ぶことができる。

第21図では、エミッタ領域（295）及びベース取出し
部（297）の形状を四角形としたが、八角形等にするこ
とも可能である。

次に、第22図は、通常のラテラル型PNPトランジスタ
（311）を示すものであり、（312）はベース領域、（31
3）はコレクタ領域、（314）はエミッタ領域を示し、
（315）はベース取出し部を示す。このラテラル型PNPト
ランジスタ（311）も、ベース取出し部（315）を上部に
設ける必要性から基本動作領域（ａ）が極めて小さいに
もかかわらず、セルサイズとしては非常に大きくなり、
高集積化が実現できない。また、ベース領域（312）と
基板（316）間の寄生容量C_BS及び寄生トランジスタが存
在するため、例えば発振が起き易く、ラッチアップも生
じ易い。

そこで本例では第23図に示すように、SOI基板（321）
を利用して下部にベース領域（322）を形成し、上部に
コレクタ領域（323）及びエミッタ領域（324）を形成す
るようにしたので、ベース領域（322）、特に最下部に
存するＮ型の高濃度領域（322a）を配線として利用する
ことが可能となる。その結果、ベース取出し部を上部に
形成する必要性がなくなり、セルサイズが通常のものと
比して約1/2〜1/3と大幅に縮小化され、高集積化が実現
できる。また、素子形成領域（325）が絶縁層（326）で
囲まれているため、寄生容量C_BS及び寄生トランジスタ
が実質的に存在しなくなり、発振の制御及びラッチアッ
プの防止を図ることができる。また基板への電源供給も
必要でなくなる。

〔発明の効果〕

本発明に係る半導体装置は、ゲート電極を有するスイ
ッチングトランジスタと、フローティングゲート電極を
有する電荷蓄積用トランジスタとを絶縁膜を介して積層
し、上記スイッチングトランジスタがオンしたときに、
上記スイッチングトランジスタの基板電流により、上記
フローティングゲート電極に電荷が蓄積されるように構
成したので、半導体装置、特に半導体メモリのセルサイ
ズの縮小化を図ることができ、半導体メモリの高集積化
を実現させることができる。

また、本発明に係る半導体装置は、絶縁膜に囲まれた
素子形成領域内に、NPN及び／又はPNPの拡散領域が形成
されてなる２つのトランジスタを夫々表面側を対向さ
せ、かつ絶縁膜を介して積層すると共に、上記２つのト
ランジスタの各拡散領域のうち、対向する拡散領域同士
を電気的に接続して構成したので、半導体装置、特に複
数のトランジスタからなる増幅回路のセルサイズの縮小
化を図ることができ、上記増幅回路の高集積化を実現さ
せることができる。また、寄生容量及び寄生トランジス
タの低減化を図ることができ、上記増幅回路の周波数特
性の改善並びにラッチアップの防止を図ることができ
る。

また、本発明に係る半導体装置は、絶縁膜に囲まれた
複数の素子形成領域内に形成された各種拡散領域のう
ち、最下部に形成された拡散領域の一部を共通接続して
構成したので、半導体装置、特にバイポーラトランジス
タ単体のセルサイズの縮小化が図れ、複数のバイポーラ
トランジスタを有する増幅回路等の高集積化を図ること
ができる。また、寄生容量及び寄生トランジスタの低減
化が図れ、バイポーラトランジスタ単体及びバイポーラ
トランジスタを複数有する増幅回路等の周波数特性の改
善並びにラッチアップの防止を図ることができる。

【図面の簡単な説明】

第１図は本実施例に係る半導体メモリを示す回路図、第
２図はその模式的構成図、第３図は本実施例に係るスイ
ッチングトランジスタの製法を示す工程図、第４図は本
実施例に係る電荷蓄積用トランジスタの製法を示す工程
図、第５図は本実施例に係る半導体メモリを示す構成
図、第６図A,B及びＣは本実施例に係る半導体メモリの
他の例を示す回路図、構成図及び平面図、第７図A,B及
びＣは本実施例に係る差動型増幅回路を示す回路図、構
成図及び平面図、第８図Ａ及びＢは本実施例に係る能動
負荷回路を示す回路図及び構成図、第９図A,B及びＣは
本実施例に係るBiCMOSインバータ回路の回路図と増幅回
路を示す構成図及び一部平面図、第10図A,B及びＣは本
実施例に係るアナログ集積回路とカレントミラー変換回
路を示す回路図及び構成図、第11図は通常の光送信器を
示す構成図、第12図は本実施例に係る光送信器を示す構
成図、第13図Ａ及びＢは通常のNPNトランジスタを示す
平面図及び同図ＡにおけるＡ−Ａ線上の断面図、第14図
は差動型増幅回路を示す回路図、第15図Ａ及びＢは通常
の差動型増幅回路を示す平面図及び同図ＡにおけるＢ−
Ｂ線上の断面図、第16図Ａ及びＢは本実施例に係るNPN
トランジスタを示す平面図及び同図ＡにおけるＣ−Ｃ線
上の断面図、第17図A,B及びＣは本実施例に係る差動型
増幅回路を示す平面図、同図ＡにおけるＤ−Ｄ線上の断
面図及び同図ＡにおけるＥ−Ｅ線上の断面図、第18図は
SIMOX基板による共通配線の方法を示す断面図、第19図
Ａ及びＢは通常のマルチエミッタタイプのNPNトランジ
スタを示す平面図及び同図ＡにおけるＦ−Ｆ線上の断面
図、第20図Ａ及びＢは通常のストレッチタイプのNPNト
ランジスタを示す平面図及び同図ＡにおけるＧ−Ｇ線上
の断面図、第21図Ａ及びＢは本実施例に係るマルチエミ
ッタ・マルチベース型NPNトランジスタを示す平面図及
び同図ＡにおけるＨ−Ｈ線上の断面図、第22図Ａ及びＢ
は通常のラテラル型PNPトランジスタを示す平面図及び
同図ＡにおけるＩ−Ｉ線上の断面図、第23図Ａ及びＢは
本実施例に係るラテラル型PNPトランジスタを示す平面
図及び同図ＡにおけるＪ−Ｊ線上の断面図、第24図は従
来例に係る半導体メモリを示す回路図、第25図は提案例
に係る半導体メモリを示す回路図、第26図は従来例に係
る差動型増幅回路を示す回路図である。 （１）は半導体メモリ、（２）はゲート電極、（３），
（７）はソース領域、（４），（８）はドレイン領域、
（５）はスイッチングトランジスタ、（６）はフローテ
ィングゲート電極、（９）は電荷蓄積用トランジスタ、
（10）は絶縁膜、（WA）は書込み用アドレス線、（WS）
は書込み用信号線、（RA）は読出し用アドレス線、（R
S）は読出し用信号線、（26），（50）はSOI基板、（8
1）は差動型増幅回路、（82），（83）はバーティカル
型PNPトランジスタ、（84），（86）はSOI基板、（8
5），（87）は素子形成領域、（88）はSiO₂膜、（8
9），（93）はコレクタ領域、（90），（95）はベース
取出し部、（91），（94）はエミッタ領域、（92），
（96）はベース領域、（100）はコレクタ取出し部、（9
7），（98），（99），（101），（102）は配線層、（1
11）は能動負荷回路、（112），（113）はバーティカル
型PNPトランジスタ、（114），（116）はSOI基板、（11
5），（117）は素子形成領域、（118）はSiO₂膜、（11
9），（124）はエミッタ領域、（120），（125）はベー
ス取出し部、（121），（123）はコレクタ領域、（12
2），（126）はベース領域、（129）はコレクタ取出し
部、（127），（128），（130），（131），（132）は
配線層、（141）はBiCOMSインバータ、（142），（14
3）はNPNトランジスタ、（146）は増幅回路、（147），
（149）はSOI基板、（148），（150）は素子形成領域、
（151）はSiO₂膜、（152），（158）はコレクタ取出し
部、（153），（159）はベース領域、（154），（160）
はエミッタ領域、（155），（161）はベース取出し部、
（156），（163）はコレクタ領域、（164）〜（168）は
配線層、（181）はアナログ集積回路、（82）はNPNトラ
ンジスタ、（183）はバーティカル型PNPトランジスタ、
（184）はカレントミラー変換回路、（185），（187）
はSOI基板、（186），（188）は素子形成領域、（19
1），（198）はコレクタ取出し部、（192），（199）は
ベース領域、（193），（200）はエミッタ領域、（19
4），（201）はベース取出し部、（196），（197）はコ
レクタ領域、（231）は光送信器、（234）はLED、（23
5）はフィードバック系、（260）はSOI基板、（261）は
SiO₂層、（262）は素子形成領域、（265）はコレクタ領
域、（266）はベース領域、（267）はエミッタ領域、
（270）はSiO₂膜、（271）はベース取出し部、（301）
はマルチエミッタ・マルチベース型NPNトランジスタ、
（302）は素子形成領域、（303）はSiO₂層、（293）は
コレクタ領域、（294）はベース領域、（295）はエミッ
タ領域、（297）はベース取出し部、（311）はラテラル
型PNPトランジスタ、（321）はSOI基板、（322）はベー
ス領域、（323）はコレクタ領域、（324）はエミッタ領
域、（325）は素子形成領域、（326）はSiO₂層である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/08 １０１Ｚ 27/12 29/788 29/792 (56)参考文献 特開 平１−196169（ＪＰ，Ａ) 特開 平１−106466（ＪＰ，Ａ) 特開 昭61−78169（ＪＰ，Ａ) 特開 平２−244767（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/115 H01L 21/8222 H01L 21/8247 H01L 27/00 301 H01L 27/06 H01L 27/082 H01L 27/12 H01L 29/788 H01L 29/792

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】ゲート電極、ソース領域及びドレイン領域
   を有するスイッチングトランジスタと、フローティング
   ゲート電極、ソース領域及びドレイン領域を有する電荷
   蓄積用トランジスタとが絶縁膜を介して積層して成り、
   上記スイッチングトランジスタがONしたときに上記スイ
   ッチングトランジスタの基板電流により上記絶縁膜を通
   して上記フローティングゲート電極に電荷が蓄積される
   様にして成る半導体装置。
2. 【請求項２】下部から周辺部にかけて連続的に絶縁膜に
   囲まれた素子形成領域内にNPN及び／又はPNPの拡散領域
   が形成されてなる２つのトランジスタが夫々表面側を対
   向させて、絶縁膜を介して積層されると共に、上記２つ
   のトランジスタの各拡散領域のうち、対向する拡散領域
   同士を電気的に接続してなる半導体装置。
3. 【請求項３】下部から周辺部にかけて連続的に絶縁膜に
   囲まれた複数の素子形成領域内に形成された第１導電型
   の第１領域、第２導電型の第２領域及び第１導電型の第
   ３領域のうち、上記素子形成領域内の最下部に形成され
   た領域の一部が共通接続されて成る半導体装置。