JP2959382B2 - ゲート接地アンプおよびアンプ付イメージセンサ - Google Patents
ゲート接地アンプおよびアンプ付イメージセンサInfo
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Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
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- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ−ＦＥＴによるゲ
ート接地アンプ、およびこのアンプを同一チップに内蔵
した原稿読み取り用のイメージセンサに関する。
ート接地アンプ、およびこのアンプを同一チップに内蔵
した原稿読み取り用のイメージセンサに関する。
【０００２】
【従来の技術】センサモジュールのＳ／Ｎアップと周辺
回路の低コスト化のために、信号源としてのセンサとア
ンプを集積化する試みが各種のセンサに於てなされてい
る。信号源とアンプを１チップ化するためには信号を発
生させるＩＣ部とアンプ部とは同一のＩＣプロセスで作
成することが必要となる。ＭＯＳ−ＦＥＴの高い入力イ
ンピーダンスと良好なスイッチ特性を生かして、ＭＯＳ
−ＦＥＴによるセンサが数多く開発されている。これら
のセンサの信号ライン容量が大きい場合、この信号を高
速で増幅するためのアンプとしては、図６に示すような
ゲート接地アンプが適当であることは容易に推察でき
る。図６のアンプはドライブ用ＭＯＳ−ＦＥＴ１、負荷
用ＭＯＳ−ＦＥＴ２、ソース抵抗５とゲートバイアス電
源１０からなる。ゲートバイアス電源１０の電圧値Ｖg
をパラメータとした入力信号電流Ｉinに対する出力電圧
Ｖoutの関係を図７に示す。ゲート接地アンプの能動的
な動作範囲が利得の増大と共に狭くなり、電圧値Ｖgに
よって大きくシフトしている。同図に於いて、Ｖg＝１.
６Ｖの場合、能動的動作範囲はＩin＝０.３５ｍＡ〜０.
６５ｍＡであり、それ以外の領域では利得が大幅に低下
する。実際のデバイスに於て入力信号電流のレベルに応
じて電圧値Ｖgを最適値に設定することは困難である。
また、この最適のゲートバイアス電圧値ＶgはＩＣ内の
素子の特性ばらつきや温度変化によって変動する。よっ
て、信号ライン容量の大きいＭＯＳ型イメージセンサに
於いて、安定なアンプを同一チップに内蔵することが困
難であり、これまでは周辺回路が複雑になるが外部アン
プによってセンサ信号の増幅を行っていた。
回路の低コスト化のために、信号源としてのセンサとア
ンプを集積化する試みが各種のセンサに於てなされてい
る。信号源とアンプを１チップ化するためには信号を発
生させるＩＣ部とアンプ部とは同一のＩＣプロセスで作
成することが必要となる。ＭＯＳ−ＦＥＴの高い入力イ
ンピーダンスと良好なスイッチ特性を生かして、ＭＯＳ
−ＦＥＴによるセンサが数多く開発されている。これら
のセンサの信号ライン容量が大きい場合、この信号を高
速で増幅するためのアンプとしては、図６に示すような
ゲート接地アンプが適当であることは容易に推察でき
る。図６のアンプはドライブ用ＭＯＳ−ＦＥＴ１、負荷
用ＭＯＳ−ＦＥＴ２、ソース抵抗５とゲートバイアス電
源１０からなる。ゲートバイアス電源１０の電圧値Ｖg
をパラメータとした入力信号電流Ｉinに対する出力電圧
Ｖoutの関係を図７に示す。ゲート接地アンプの能動的
な動作範囲が利得の増大と共に狭くなり、電圧値Ｖgに
よって大きくシフトしている。同図に於いて、Ｖg＝１.
６Ｖの場合、能動的動作範囲はＩin＝０.３５ｍＡ〜０.
６５ｍＡであり、それ以外の領域では利得が大幅に低下
する。実際のデバイスに於て入力信号電流のレベルに応
じて電圧値Ｖgを最適値に設定することは困難である。
また、この最適のゲートバイアス電圧値ＶgはＩＣ内の
素子の特性ばらつきや温度変化によって変動する。よっ
て、信号ライン容量の大きいＭＯＳ型イメージセンサに
於いて、安定なアンプを同一チップに内蔵することが困
難であり、これまでは周辺回路が複雑になるが外部アン
プによってセンサ信号の増幅を行っていた。
【０００３】
【発明が解決しようとする課題】ＭＯＳ−ＦＥＴからな
るゲート接地アンプの入出力特性はドライブ用ＭＯＳ−
ＦＥＴのゲートに印加するゲートバイアス電圧によって
大きく変動する。一定値のバイアス電圧の場合、入力信
号レベル、素子の特性ばらつきや温度変化に応じて最適
のバイアス電圧を設定することは困難である。つまり、
安定に動作するＭＯＳ−ＦＥＴによるゲート接地アンプ
つまりＩ／Ｖ変換アンプを作成することは難しい。ま
た、アンプをチップに内蔵したＭＯＳイメージセンサを
作成することも困難でありイメージセンサの周辺回路が
複雑になる。
るゲート接地アンプの入出力特性はドライブ用ＭＯＳ−
ＦＥＴのゲートに印加するゲートバイアス電圧によって
大きく変動する。一定値のバイアス電圧の場合、入力信
号レベル、素子の特性ばらつきや温度変化に応じて最適
のバイアス電圧を設定することは困難である。つまり、
安定に動作するＭＯＳ−ＦＥＴによるゲート接地アンプ
つまりＩ／Ｖ変換アンプを作成することは難しい。ま
た、アンプをチップに内蔵したＭＯＳイメージセンサを
作成することも困難でありイメージセンサの周辺回路が
複雑になる。
【０００４】
【課題を解決するための手段】ドライブ用ＭＯＳ−ＦＥ
Ｔ、負荷用ＭＯＳ−ＦＥＴ、リセット用スイッチ、ゲー
ト電圧保持用コンデンサおよびソース抵抗からなり、ド
ライブ用ＭＯＳ−ＦＥＴのソースにソース抵抗を、ドラ
イブ用ＭＯＳ−ＦＥＴのゲートにゲート電圧保持用コン
デンサとリセット用スイッチの一方の電極を、ドライブ
用ＭＯＳ−ＦＥＴのドレインには負荷用ＭＯＳ−ＦＥＴ
のソースとリセット用スイッチの他方の電極をそれぞれ
接続し、ドライブ用ＭＯＳ−ＦＥＴのソースに信号電流
を入力し、基準信号の出力タイミングでリセット用スイ
ッチをＯＮ状態にすることによって、ドライブ用ＭＯＳ
−ＦＥＴのゲートをドレイン電圧に等しい電圧にバイア
スした後、センサ信号の出力タイミングでリセットスイ
ッチをＯＦＦ状態にし、ドライブ用ＭＯＳ−ＦＥＴのド
レインから信号電圧を出力させる。
Ｔ、負荷用ＭＯＳ−ＦＥＴ、リセット用スイッチ、ゲー
ト電圧保持用コンデンサおよびソース抵抗からなり、ド
ライブ用ＭＯＳ−ＦＥＴのソースにソース抵抗を、ドラ
イブ用ＭＯＳ−ＦＥＴのゲートにゲート電圧保持用コン
デンサとリセット用スイッチの一方の電極を、ドライブ
用ＭＯＳ−ＦＥＴのドレインには負荷用ＭＯＳ−ＦＥＴ
のソースとリセット用スイッチの他方の電極をそれぞれ
接続し、ドライブ用ＭＯＳ−ＦＥＴのソースに信号電流
を入力し、基準信号の出力タイミングでリセット用スイ
ッチをＯＮ状態にすることによって、ドライブ用ＭＯＳ
−ＦＥＴのゲートをドレイン電圧に等しい電圧にバイア
スした後、センサ信号の出力タイミングでリセットスイ
ッチをＯＦＦ状態にし、ドライブ用ＭＯＳ−ＦＥＴのド
レインから信号電圧を出力させる。
【０００５】
【作用】リセット用スイッチを基準信号の出力タイミン
グでＯＮ状態にすることにより、ゲート電圧保持用コン
デンサに基準信号レベルに応じた最適のゲート電圧を印
加することができる。素子の特性ばらつき、温度変化に
対しても、それぞれの最適のゲート電圧が逐次自動的に
ドライブ用ＭＯＳ−ＦＥＴのゲートに与えられる。これ
によりＭＯＳ−ＦＥＴで安定なゲート接地アンプが作成
され、信号ライン容量の大きなＭＯＳイメージセンサに
アンプを内蔵することが可能になる。ＭＯＳイメージセ
ンサでは暗電流つまり基準電流と画像信号電流が画素順
に交互に出力されるが、本アンプによれば暗電流出力時
の利得を画像信号出力時の利得よりも大幅に低減させる
ことができ、大幅に暗電流が変動しても適切な自己バイ
アス電圧を設定できる。
グでＯＮ状態にすることにより、ゲート電圧保持用コン
デンサに基準信号レベルに応じた最適のゲート電圧を印
加することができる。素子の特性ばらつき、温度変化に
対しても、それぞれの最適のゲート電圧が逐次自動的に
ドライブ用ＭＯＳ−ＦＥＴのゲートに与えられる。これ
によりＭＯＳ−ＦＥＴで安定なゲート接地アンプが作成
され、信号ライン容量の大きなＭＯＳイメージセンサに
アンプを内蔵することが可能になる。ＭＯＳイメージセ
ンサでは暗電流つまり基準電流と画像信号電流が画素順
に交互に出力されるが、本アンプによれば暗電流出力時
の利得を画像信号出力時の利得よりも大幅に低減させる
ことができ、大幅に暗電流が変動しても適切な自己バイ
アス電圧を設定できる。
【０００６】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１（ａ）は本発明の実施例１におけるゲー
ト接地アンプの等価回路であり、ドライブ用ＭＯＳ−Ｆ
ＥＴ１、負荷用ＭＯＳ−ＦＥＴ２、リセット用スイッチ
３、ゲート電圧保持用コンデンサ４およびソース抵抗５
からなる。６は正電源端子、７は信号電流の入力端子、
８は電圧出力端子、９はリセット用スイッチの制御端子
であり、ドライブ用ＭＯＳ−ＦＥＴ１のソースにソース
抵抗５を、ドライブ用ＭＯＳ−ＦＥＴ１のゲートにゲー
ト電圧保持用コンデンサ４とリセット用スイッチ３の一
方の電極を、ドライブ用ＭＯＳ−ＦＥＴ１のドレインに
は負荷用ＭＯＳ−ＦＥＴ２のソースとリセット用スイッ
チの他方の電極を接続している。リセット用スイッチ３
としてＰチャンネルＭＯＳ−ＦＥＴまたはＮチャンネル
ＭＯＳ−ＦＥＴを用いることができる。基本的にはドラ
イブ用ＭＯＳ−ＦＥＴ１はコンデンサ４とソース抵抗５
と共に定電流回路を構成し、端子７に信号電流が入力さ
れるとＭＯＳ−ＦＥＴ１のドレイン電流が減少し、出力
電圧が増大する。本発明のゲート接地アンプはゲート電
圧保持にコンデンサ４を用いているためにダイナミック
動作のみが可能であり、図１（ｂ）はその動作タイミン
グ図である。リセットパルスＲＳは制御端子９に入力さ
れ、Ｉinは基準電流Ｉrefと信号電流Ｉsの交番信号であ
り端子７に入力され、Ｖoutは端子８に現われる出力信
号である。基準電流Ｉrefの入力タイミングでリセット
スイッチ３をＯＮさせることによりドライブ用ＭＯＳ−
ＦＥＴ１のドレインとゲート、コンデンサ４を同一の電
位にし、信号電流Ｉsの入力タイミングでリセットスイ
ッチ３をＯＦＦにすることにより、コンデンサに保持し
たゲート電位に基く出力電圧を端子８に得ることができ
る。なお、ここではＲＳが”Ｈ”でリセットスイッチが
ＯＮするとした。この方式によれば、基準電流Ｉrefに
基いてドライブ用ＭＯＳ−ＦＥＴ１のゲート電圧が設定
できるために、素子ばらつきや温度変化によって基準電
流が変わっても安定な増幅機能を達成することができ
る。試作チップによる実験の結果、Ｉs＝０.１ｍＡ、Ｉ
ref＝０.２ｍＡで出力信号電圧は１.０６Ｖ、Ｉs＝０.
１ｍＡ、Ｉref＝０.４ｍＡで出力信号電圧は１.０５
Ｖ、Ｉs＝０.１ｍＡ、Ｉref＝０.６ｍＡで出力信号電圧
は１.０４ｍＶであり、それぞれの場合の電流電圧変換
利得（Ｉ／Ｖ利得）は１０.６Ｖ／ｍＡ、１０.５Ｖ／ｍ
Ａ、１０.４Ｖ／ｍＡになる。基準電流Ｉrefが０.２ｍ
Ａから０.６ｍＡに変化してもＩ／Ｖ利得は殆ど変化せ
ず安定な動作特性が得られた。また本発明による図１
（ａ）の回路では、基準電流の増幅時にはリセット用ス
イッチ３がＯＮ状態にあるために、ドライブ用ＭＯＳ−
ＦＥＴ１のドレイン電圧の上昇と共にそのゲート電圧も
上昇し、これが帰還作用をしてＩ／Ｖ変換利得が小さく
なり、信号電流増幅時にはリセット用ＭＯＳ−ＦＥＴが
ＯＦＦ状態にあるために、ドライブ用ＭＯＳ−ＦＥＴ１
のゲート電圧はその直前の基準電流に基くゲート電圧に
設定されていて、帰還作用がなく大きなＩ／Ｖ変換利得
が得られる。実験の結果、基準電流に対するＩ／Ｖ変換
利得は１.０７Ｖ／ｍＡであるが、信号電流に対するＩ
／Ｖ変換利得は約１０倍の１０.５Ｖ／ｍＡであった。
よって、本発明によればセンサ信号がＩref＋Ｉsの形態
である場合、基準電流の変動またはバラツキに対しては
安定な出力電圧が得られ、且つ信号電流に対しては大き
な利得が得られ、センサ用のアンプとしては好都合であ
る。図２はリセットスイッチとしてＰチャンネル１１お
よびＮチャンネルＭＯＳ−ＦＥＴ１０の対からなるアナ
ログスイッチを用いた実施例を示す。このアナログスイ
ッチでは制御端子に相補的なパルスが印加されるために
制御端子とドライブ用ＭＯＳ−ＦＥＴ１との容量結合に
よるフィードスルーが低減され、ゲートバイアス電圧の
設定精度が向上する。
説明する。図１（ａ）は本発明の実施例１におけるゲー
ト接地アンプの等価回路であり、ドライブ用ＭＯＳ−Ｆ
ＥＴ１、負荷用ＭＯＳ−ＦＥＴ２、リセット用スイッチ
３、ゲート電圧保持用コンデンサ４およびソース抵抗５
からなる。６は正電源端子、７は信号電流の入力端子、
８は電圧出力端子、９はリセット用スイッチの制御端子
であり、ドライブ用ＭＯＳ−ＦＥＴ１のソースにソース
抵抗５を、ドライブ用ＭＯＳ−ＦＥＴ１のゲートにゲー
ト電圧保持用コンデンサ４とリセット用スイッチ３の一
方の電極を、ドライブ用ＭＯＳ−ＦＥＴ１のドレインに
は負荷用ＭＯＳ−ＦＥＴ２のソースとリセット用スイッ
チの他方の電極を接続している。リセット用スイッチ３
としてＰチャンネルＭＯＳ−ＦＥＴまたはＮチャンネル
ＭＯＳ−ＦＥＴを用いることができる。基本的にはドラ
イブ用ＭＯＳ−ＦＥＴ１はコンデンサ４とソース抵抗５
と共に定電流回路を構成し、端子７に信号電流が入力さ
れるとＭＯＳ−ＦＥＴ１のドレイン電流が減少し、出力
電圧が増大する。本発明のゲート接地アンプはゲート電
圧保持にコンデンサ４を用いているためにダイナミック
動作のみが可能であり、図１（ｂ）はその動作タイミン
グ図である。リセットパルスＲＳは制御端子９に入力さ
れ、Ｉinは基準電流Ｉrefと信号電流Ｉsの交番信号であ
り端子７に入力され、Ｖoutは端子８に現われる出力信
号である。基準電流Ｉrefの入力タイミングでリセット
スイッチ３をＯＮさせることによりドライブ用ＭＯＳ−
ＦＥＴ１のドレインとゲート、コンデンサ４を同一の電
位にし、信号電流Ｉsの入力タイミングでリセットスイ
ッチ３をＯＦＦにすることにより、コンデンサに保持し
たゲート電位に基く出力電圧を端子８に得ることができ
る。なお、ここではＲＳが”Ｈ”でリセットスイッチが
ＯＮするとした。この方式によれば、基準電流Ｉrefに
基いてドライブ用ＭＯＳ−ＦＥＴ１のゲート電圧が設定
できるために、素子ばらつきや温度変化によって基準電
流が変わっても安定な増幅機能を達成することができ
る。試作チップによる実験の結果、Ｉs＝０.１ｍＡ、Ｉ
ref＝０.２ｍＡで出力信号電圧は１.０６Ｖ、Ｉs＝０.
１ｍＡ、Ｉref＝０.４ｍＡで出力信号電圧は１.０５
Ｖ、Ｉs＝０.１ｍＡ、Ｉref＝０.６ｍＡで出力信号電圧
は１.０４ｍＶであり、それぞれの場合の電流電圧変換
利得（Ｉ／Ｖ利得）は１０.６Ｖ／ｍＡ、１０.５Ｖ／ｍ
Ａ、１０.４Ｖ／ｍＡになる。基準電流Ｉrefが０.２ｍ
Ａから０.６ｍＡに変化してもＩ／Ｖ利得は殆ど変化せ
ず安定な動作特性が得られた。また本発明による図１
（ａ）の回路では、基準電流の増幅時にはリセット用ス
イッチ３がＯＮ状態にあるために、ドライブ用ＭＯＳ−
ＦＥＴ１のドレイン電圧の上昇と共にそのゲート電圧も
上昇し、これが帰還作用をしてＩ／Ｖ変換利得が小さく
なり、信号電流増幅時にはリセット用ＭＯＳ−ＦＥＴが
ＯＦＦ状態にあるために、ドライブ用ＭＯＳ−ＦＥＴ１
のゲート電圧はその直前の基準電流に基くゲート電圧に
設定されていて、帰還作用がなく大きなＩ／Ｖ変換利得
が得られる。実験の結果、基準電流に対するＩ／Ｖ変換
利得は１.０７Ｖ／ｍＡであるが、信号電流に対するＩ
／Ｖ変換利得は約１０倍の１０.５Ｖ／ｍＡであった。
よって、本発明によればセンサ信号がＩref＋Ｉsの形態
である場合、基準電流の変動またはバラツキに対しては
安定な出力電圧が得られ、且つ信号電流に対しては大き
な利得が得られ、センサ用のアンプとしては好都合であ
る。図２はリセットスイッチとしてＰチャンネル１１お
よびＮチャンネルＭＯＳ−ＦＥＴ１０の対からなるアナ
ログスイッチを用いた実施例を示す。このアナログスイ
ッチでは制御端子に相補的なパルスが印加されるために
制御端子とドライブ用ＭＯＳ−ＦＥＴ１との容量結合に
よるフィードスルーが低減され、ゲートバイアス電圧の
設定精度が向上する。
【０００７】図３は本発明の実施例２におけるアンプ付
イメージセンサの等価回路である。イメージセンサ部は
周知の回路であるが、フォトダイオード２０、フォトダ
イオードの個別電極の電圧をゲートに受けて動作する増
幅用ＭＯＳ−ＦＥＴ２１、アクセス用ＭＯＳ−ＦＥＴ２
２およびフォトダイオードの個別電極の電圧を初期状態
に戻すフォトダイオードリセット用ＭＯＳ−ＦＥＴ２３
とからなる複数個の画素２４とアクセス用ＭＯＳ−ＦＥ
Ｔ２２のゲートに供給する走査用信号を発生させる走査
回路２５、各画素のアクセス用ＭＯＳ−ＦＥＴ２２のソ
ースを共通に接続してなる画像信号出力ライン２６、各
画素のフォトダイオードリセット用ＭＯＳ−ＦＥＴ２３
のソースを共通に接続してリセット電源２７に接続する
ためのリセットライン２８からなり、ＣＭＯＳプロセス
で作成される。なお、走査用信号とフォトダイオードの
リセット用パルスのＮＡＮＤ信号がフォトダイオードの
リセット用ＭＯＳ−ＦＥＴのゲートに入力される。アン
プ部２９は実施例１と同様にドライブ用ＭＯＳ−ＦＥＴ
１、負荷用ＭＯＳ−ＦＥＴ２、リセットスイッチ３とし
てのＰチャンネルＭＯＳ−ＦＥＴ、コンデンサ４および
ソース抵抗５からなり、ＣＭＯＳプロセスによりセンサ
部と同一チップ上に集積化している。画像信号の直線性
を保つためにリセット電源の電圧はＭＯＳ−ＦＥＴの閾
値電圧よりもかなり大きく設定する必要があるが、その
場合、暗状態で画像信号出力ライン２６から暗電流つま
り基準電流Ｉref が流れ、画像信号ＩsがＩrefに対して
上積みされる形で交互に信号が出力される。基準電流Ｉ
refは増幅用ＭＯＳ−ＦＥＴ２１、アクセス用ＭＯＳ−
ＦＥＴ２２のＶT、ｇmの画素間でのバラツキによって変
動し、これが固定パターンノイズ（ＦＰＮ）となって、
イメージセンサの性能を低下させる。実施例２ではＩre
fに対してはＩ／Ｖ変換利得が小さく、Ｉsに対してはＩ
／Ｖ変換利得が大きくなるアンプを内蔵しているため
に、周辺回路が簡単になるばかりではなく増幅後の電圧
信号はＦＰＮが抑圧され、Ｓ／Ｎ性能も大幅に向上させ
ることができる。図４は本発明の実施例３におけるアン
プ付イメージセンサの等価回路である。図３の回路と比
べて、ゲートをフォトダイオードのリセット電源に接続
した増幅用ＭＯＳ−ＦＥＴ３０とそのアクセス用ＭＯＳ
−ＦＥＴ３１およびアクセス用パルス発生器３２が追加
されている。イメージセンサの動作においては読み取り
期間とブランキング期間の２種の動作状態が存在する
が、本実施例ではブランキング期間にアクセス用パルス
発生器３２からのパルスによってアクセス用ＭＯＳ−Ｆ
ＥＴ３１をＯＮ状態にすることによって、ブランキング
期間に暗信号つまり基準信号Ｉrefに相当する電流を画
像信号ラインに与えている。これにより、内蔵アンプに
流入する電流信号は常にＩref相当の値になり、特に第
１画素、最終画素からの信号電圧と他の画素からの信号
電圧の均一性が向上する。
イメージセンサの等価回路である。イメージセンサ部は
周知の回路であるが、フォトダイオード２０、フォトダ
イオードの個別電極の電圧をゲートに受けて動作する増
幅用ＭＯＳ−ＦＥＴ２１、アクセス用ＭＯＳ−ＦＥＴ２
２およびフォトダイオードの個別電極の電圧を初期状態
に戻すフォトダイオードリセット用ＭＯＳ−ＦＥＴ２３
とからなる複数個の画素２４とアクセス用ＭＯＳ−ＦＥ
Ｔ２２のゲートに供給する走査用信号を発生させる走査
回路２５、各画素のアクセス用ＭＯＳ−ＦＥＴ２２のソ
ースを共通に接続してなる画像信号出力ライン２６、各
画素のフォトダイオードリセット用ＭＯＳ−ＦＥＴ２３
のソースを共通に接続してリセット電源２７に接続する
ためのリセットライン２８からなり、ＣＭＯＳプロセス
で作成される。なお、走査用信号とフォトダイオードの
リセット用パルスのＮＡＮＤ信号がフォトダイオードの
リセット用ＭＯＳ−ＦＥＴのゲートに入力される。アン
プ部２９は実施例１と同様にドライブ用ＭＯＳ−ＦＥＴ
１、負荷用ＭＯＳ−ＦＥＴ２、リセットスイッチ３とし
てのＰチャンネルＭＯＳ−ＦＥＴ、コンデンサ４および
ソース抵抗５からなり、ＣＭＯＳプロセスによりセンサ
部と同一チップ上に集積化している。画像信号の直線性
を保つためにリセット電源の電圧はＭＯＳ−ＦＥＴの閾
値電圧よりもかなり大きく設定する必要があるが、その
場合、暗状態で画像信号出力ライン２６から暗電流つま
り基準電流Ｉref が流れ、画像信号ＩsがＩrefに対して
上積みされる形で交互に信号が出力される。基準電流Ｉ
refは増幅用ＭＯＳ−ＦＥＴ２１、アクセス用ＭＯＳ−
ＦＥＴ２２のＶT、ｇmの画素間でのバラツキによって変
動し、これが固定パターンノイズ（ＦＰＮ）となって、
イメージセンサの性能を低下させる。実施例２ではＩre
fに対してはＩ／Ｖ変換利得が小さく、Ｉsに対してはＩ
／Ｖ変換利得が大きくなるアンプを内蔵しているため
に、周辺回路が簡単になるばかりではなく増幅後の電圧
信号はＦＰＮが抑圧され、Ｓ／Ｎ性能も大幅に向上させ
ることができる。図４は本発明の実施例３におけるアン
プ付イメージセンサの等価回路である。図３の回路と比
べて、ゲートをフォトダイオードのリセット電源に接続
した増幅用ＭＯＳ−ＦＥＴ３０とそのアクセス用ＭＯＳ
−ＦＥＴ３１およびアクセス用パルス発生器３２が追加
されている。イメージセンサの動作においては読み取り
期間とブランキング期間の２種の動作状態が存在する
が、本実施例ではブランキング期間にアクセス用パルス
発生器３２からのパルスによってアクセス用ＭＯＳ−Ｆ
ＥＴ３１をＯＮ状態にすることによって、ブランキング
期間に暗信号つまり基準信号Ｉrefに相当する電流を画
像信号ラインに与えている。これにより、内蔵アンプに
流入する電流信号は常にＩref相当の値になり、特に第
１画素、最終画素からの信号電圧と他の画素からの信号
電圧の均一性が向上する。
【０００８】図５は本発明のイメージセンサの動作タイ
ミング図であり、外部から供給されるクロックパルスＣ
Ｋ、スタートパルスＳＴ、走査回路から出力される走査
用信号Ｙ1、Ｙ2、Ｙ3、フォトダイオードのリセット用
パルス、画像信号出力ラインから出力されてアンプに入
力される画像信号電流Ｉinおよびアンプから出力される
画像信号電圧を示している。第１画素はパルスＹ1によ
ってアクセスされ、第１画素のフォトダイオードはＹ1
とリセット用信号のＮＡＮＤ信号によってリセットされ
る。従って、アクセスパルスＹ1の立ち上がりからリセ
ットパルスの立ち上がりの間で画像信号が出力され、リ
セットパルスの立ち下がりからアクセスパルスの立ち下
がりの間で暗信号つまり基準信号が出力される。イメー
ジセンサ部からアンプに入力される信号電流ＩinはＩre
fとＩsからなっているが、先に述べたようにＩrefに対
するＩ／Ｖ変換利得がＩsに対するＩ／Ｖ変換利得に比
べて小さいために、画素間でのＭＯＳ−ＦＥＴの特性バ
ラツキによるＩrefのバラツキは、Ｉ／Ｖ変換後には低
減される。よって、アンプから出力される画像信号電圧
における画素間での暗信号のバラツキが低減され、固定
パターンノイズが小さくなる。
ミング図であり、外部から供給されるクロックパルスＣ
Ｋ、スタートパルスＳＴ、走査回路から出力される走査
用信号Ｙ1、Ｙ2、Ｙ3、フォトダイオードのリセット用
パルス、画像信号出力ラインから出力されてアンプに入
力される画像信号電流Ｉinおよびアンプから出力される
画像信号電圧を示している。第１画素はパルスＹ1によ
ってアクセスされ、第１画素のフォトダイオードはＹ1
とリセット用信号のＮＡＮＤ信号によってリセットされ
る。従って、アクセスパルスＹ1の立ち上がりからリセ
ットパルスの立ち上がりの間で画像信号が出力され、リ
セットパルスの立ち下がりからアクセスパルスの立ち下
がりの間で暗信号つまり基準信号が出力される。イメー
ジセンサ部からアンプに入力される信号電流ＩinはＩre
fとＩsからなっているが、先に述べたようにＩrefに対
するＩ／Ｖ変換利得がＩsに対するＩ／Ｖ変換利得に比
べて小さいために、画素間でのＭＯＳ−ＦＥＴの特性バ
ラツキによるＩrefのバラツキは、Ｉ／Ｖ変換後には低
減される。よって、アンプから出力される画像信号電圧
における画素間での暗信号のバラツキが低減され、固定
パターンノイズが小さくなる。
【０００９】
【発明の効果】本発明のゲート接地アンプは基準電流と
信号電流からなる入力電流を受けて動作するＩ／Ｖ変換
アンプであり、ドライブ用ＭＯＳ−ＦＥＴのゲート電圧
が基準電流によって逐次、自己バイアスされ、且つ基準
電流に対してはＩ／Ｖ変換利得を小さく、信号電流に対
しては大きなＩ／Ｖ変換を得ることを可能にするもので
ある。その結果、基準電流の変動に対して安定で高利得
のＩ／Ｖ変換アンプが可能になった。また、本発明のア
ンプはＭＯＳ−ＦＥＴで構成しているために信号発生部
がＭＯＳ−ＦＥＴで構成しているセンサの内蔵アンプ用
として極めて有効である。
信号電流からなる入力電流を受けて動作するＩ／Ｖ変換
アンプであり、ドライブ用ＭＯＳ−ＦＥＴのゲート電圧
が基準電流によって逐次、自己バイアスされ、且つ基準
電流に対してはＩ／Ｖ変換利得を小さく、信号電流に対
しては大きなＩ／Ｖ変換を得ることを可能にするもので
ある。その結果、基準電流の変動に対して安定で高利得
のＩ／Ｖ変換アンプが可能になった。また、本発明のア
ンプはＭＯＳ−ＦＥＴで構成しているために信号発生部
がＭＯＳ−ＦＥＴで構成しているセンサの内蔵アンプ用
として極めて有効である。
【図１】（ａ）は本発明の実施例１におけるゲート接地
アンプの等価回路図 （ｂ）は本発明の実施例１におけるゲート接地アンプの
動作タイミング図
アンプの等価回路図 （ｂ）は本発明の実施例１におけるゲート接地アンプの
動作タイミング図
【図２】リセットスイッチとしてアナログスイッチを用
いたゲート接地アンプの等価回路図
いたゲート接地アンプの等価回路図
【図３】本発明の実施例２におけるアンプ付きイメージ
センサの等価回路図
センサの等価回路図
【図４】本発明の実施例３におけるアンプ付きイメージ
センサの等価回路図
センサの等価回路図
【図５】本発明のイメージセンサの動作タイミング図
【図６】従来例におけるゲート接地アンプの等価回路図
【図７】従来例におけるゲート接地アンプの入出力特性
図
図
１ ドライブ用ＭＯＳ−ＦＥＴ ２ 負荷用ＭＯＳ−ＦＥＴ ３ リセットスイッチ ４ ゲート電圧保持用コンデンサ ５ ソース抵抗 ６ 正電源端子 ７ 信号電流入力端子 ８ 信号電圧出力端子 ９ リセットスイッチの制御端子 １０ スイッチ用ＮチャンネルＭＯＳ−ＦＥＴ １１ スイッチ用ＰチャンネルＭＯＳ−ＦＥＴ ２０ フォトダイオ−ド ２１ 増幅用ＭＯＳ−ＦＥＴ ２２ アクセス用ＭＯＳ−ＦＥＴ ２３ フォトダイオ−ドリセット用ＭＯＳ−ＦＥＴ ３０ 増幅用ＭＯＳ−ＦＥＴ ３１ アクセス用ＭＯＳ−ＦＥＴ ３２ アクセス用パルス発生器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−244928（ＪＰ，Ａ) 特開 平４−268866（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/34 - 3/347 H04N 1/028 H04N 5/335
Claims (5)
- 【請求項１】ドライブ用ＭＯＳ型電界効果トランジスタ
（ＭＯＳ−ＦＥＴ）、負荷用ＭＯＳ−ＦＥＴ、リセット
用スイッチ、ゲート電圧保持用コンデンサおよびソース
抵抗からなり、ドライブ用ＭＯＳ−ＦＥＴのソースにソ
ース抵抗を、ドライブ用ＭＯＳ−ＦＥＴのゲートにゲー
ト電圧保持用コンデンサとリセット用スイッチの一方の
電極を、ドライブ用ＭＯＳ−ＦＥＴのドレインには負荷
用ＭＯＳ−ＦＥＴのソースとリセット用スイッチの他方
の電極をそれぞれ接続し、ドライブ用ＭＯＳ−ＦＥＴの
ソースに信号電流を入力し、基準信号の出力タイミング
でリセット用スイッチをＯＮ状態にすることによって、
ドライブ用ＭＯＳ−ＦＥＴのゲートをそのドレイン電圧
に等しい電圧にバイアスし、ドライブ用ＭＯＳ−ＦＥＴ
のドレインから信号電圧を出力させることを特徴とする
ゲート接地アンプ。 - 【請求項２】ドライブ用ＭＯＳ−ＦＥＴと負荷用ＭＯＳ
−ＦＥＴがＮチャンネル型で、リセット用スイッチがＰ
チャンネル型ＦＥＴまたはＮチャンネルＭＯＳ−ＦＥＴ
であることを特徴とする請求項１記載のゲート接地アン
プ。 - 【請求項３】ドライブ用ＭＯＳ−ＦＥＴと負荷用ＭＯＳ
−ＦＥＴがＮチャンネル型で、リセット用スイッチがＰ
チャンネルおよびＮチャンネルＭＯＳ−ＦＥＴの対から
なるアナログスイッチであることを特徴とする請求項１
記載のゲート接地アンプ。 - 【請求項４】フォトダイオード、フォトダイオードの個
別電極の電圧をゲートに受けて動作する増幅用ＭＯＳ−
ＦＥＴ、アクセス用ＭＯＳ−ＦＥＴおよびフォトダイオ
ードの個別電極を初期状態に戻すフォトダイオードリセ
ット用ＭＯＳ−ＦＥＴとからなる複数個の画素とアクセ
ス用ＭＯＳ−ＦＥＴのゲートに供給する走査用信号を発
生させる走査回路、フォトダイオードのリセット電源、
各画素のアクセス用ＭＯＳ−ＦＥＴのソースを共通に接
続してなる画像信号ライン、画像信号ラインを請求項１
記載のゲート接地アンプのドライブ用ＭＯＳ−ＦＥＴの
ソースに接続し、基準電流の出力タイミングでリセット
用スイッチをＯＮ状態にすることを特徴とするイメージ
センサ。 - 【請求項５】ゲートをフォトダイオードのリセット電源
に接続した増幅用ＭＯＳ−ＦＥＴとそのアクセス用ＭＯ
Ｓ−ＦＥＴおよびアクセス用パルス発生器を追加し、ブ
ランキング期間にアクセス用ＦＥＴをＯＮすることによ
り基準信号を画像信号ラインに供給することを特徴とす
る請求項４記載のイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6032557A JP2959382B2 (ja) | 1994-03-02 | 1994-03-02 | ゲート接地アンプおよびアンプ付イメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6032557A JP2959382B2 (ja) | 1994-03-02 | 1994-03-02 | ゲート接地アンプおよびアンプ付イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07245533A JPH07245533A (ja) | 1995-09-19 |
| JP2959382B2 true JP2959382B2 (ja) | 1999-10-06 |
Family
ID=12362219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6032557A Expired - Fee Related JP2959382B2 (ja) | 1994-03-02 | 1994-03-02 | ゲート接地アンプおよびアンプ付イメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959382B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5122759B2 (ja) * | 2006-04-25 | 2013-01-16 | 富士通株式会社 | 撮像回路 |
| US10854306B1 (en) * | 2019-09-19 | 2020-12-01 | Analog Devices, Inc. | Common-gate comparator and fuse reader |
-
1994
- 1994-03-02 JP JP6032557A patent/JP2959382B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07245533A (ja) | 1995-09-19 |
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