KR930011012B1 - 2개의 인버터를 갖춘 증폭회로 - Google Patents

2개의 인버터를 갖춘 증폭회로 Download PDF

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KR930011012B1
KR930011012B1 KR1019900014335A KR900014335A KR930011012B1 KR 930011012 B1 KR930011012 B1 KR 930011012B1 KR 1019900014335 A KR1019900014335 A KR 1019900014335A KR 900014335 A KR900014335 A KR 900014335A KR 930011012 B1 KR930011012 B1 KR 930011012B1
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마사노리 우치다
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가부시키가이샤 도시바
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도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

2개의 인버터를 갖춘 증폭회로
제1도는 종래의 증폭회로에 따른 회로도.
제2도는 제1도에 나타낸 증폭회로의 특성곡선.
제3도는 본 발명의 제1실시예에 따른 회로도.
제4도는 제3도에 나타낸 회로의 특성곡선.
제5도는 본 발명의 제2실시예에 따른 회로도.
제6도는 본 발명의 제3실시예에 따른 회로도.
제7도는 본 발명의 제4실시예에 따른 회로도.
제8도는 본 발명의 제5실시예에 따른 회로도.
제9도는 본 발명의 제6실시예에 따른 회로도.
제10도는 본 발명의 제7실시예에 따른 회로도.
제11도는 본 발명의 제8실시예에 따른 회로도.
제12도는 본 발명의 제9실시예에 따른 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
P1,P2 : P형 트랜지스터 N1, N3 : M형 트랜지스터
OUT,
Figure kpo00001
: 출력신호
Figure kpo00002
: 이네이블신호
BL,
Figure kpo00003
: 비트선 1 : 제1전원단자
2 : 제2전원단자 3 : 제1입력단자
4 : 제1출력단자 N11 : N형 MOS트랜지스터
P11 : P형 MOS트랜지스터 5 : 제3전원단자
6 : 제4전원단자 7 : 제2입력단자
8 : 제2출력단자 P12 : P형 MOS트랜지스터
N12 : N형 MOS트랜지스터 N14, N15 : N형 MOS트랜지스터
9 : 배선 R1, R2 : 저항
11 : 제1인버터
[산업상의 이용분야]
본 발명은 반도체 메모리장치에서 감지증폭기로 사용하기에 적합한 2개의 인버터를 갖춘 증폭회로에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로 증폭회로가 반도체장치내의 감지증폭기로서 사용되는 바, 특히 DRAM에서는 집적도의 증가에 비례해서 사용되는 감지증폭기의 수가 증가하게 됨에 따라 저소비전력이면서 제한된 회로소자로서의 감지증폭기가 요구되어지기 때문에 소비전력과 사용되는 회로소자의 수를 감소하기 위해 본 발명자는 제1도에 나타낸 바와 같이 회로를 구성하였다.
제1도는 본 발명에 따른 증폭회로의 회로도로서, 도면중 참조부호 P1과 P2는 P형 MOS트랜지스터를 나타내고, N1 내지 N3는 N형 MOS트랜지스터를 나타낸다. 이와 같이 구성된 감지증폭기에 있어서, 출력신호(OUT,
Figure kpo00004
)는 이네이블신호(
Figure kpo00005
)에 응답해서 MOS트랜지스터(N3)가 활성화될 경우 비트선(BL,
Figure kpo00006
)간의 전압차를 증폭해서 얻어지게 된다. 여기서 출력(OUT,
Figure kpo00007
)은 CMOS회로로 구성된 인버터의 스위칭동작에 의해 구현됨으로써 전력소비의 절감을 달성할 수 있으나, 이와 같은 증폭회로는 감지마진이 충분하지 못한 바, 이에 대해 상세히 설명하면 다음과 같다.
제2도는 VDD가 5V이면서 VSS가 그라운드레벨일 경우, 제1도에 나타낸 증폭회로의 특성곡선을 나타낸것으로, 도면중 X축은 입력전압을 나타내고, Y축은 출력전압을 나타내며, BLi,
Figure kpo00008
는 비트선(BL,
Figure kpo00009
)을 통해 증폭회로에 인가되는 입력신호를 나타낸다.
여기서 출력(OUT,
Figure kpo00010
)은 각 입력신호의 전압이 인버터회로의 소정 전압을 넘을 때 입력신호(BLi,
Figure kpo00011
)의 반전된 신호로서 달성되는데, 이때 여기서 증폭인자가 3보다 큰 영역에 의해 감지영역이 정의되면, 제1도에 나타낸 회로의 감지영역은 A로 되는 바, 즉 감지영역이 좁아지게 된다. 그러므로 제1도에 나타낸 회로는 입력신호의 변동에 비해 감지마진이 대단히 작기 때문에 메모리장치에 사용되는 감지증폭기로서는 불충분하게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 넓은 동작영역을 갖추면서 저소비전력화가 가능한 2개의 인버터를 갖춘 증폭회로를 제공함에 그 목적이 있다.
또한 본 발명은, 메모리디바이스의 감지증폭기로 사용하기에 적합한 2개의 인버터를 갖춘 증폭회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 제1입력신호(BLi)에 응답해서 제1출력신호(OUT)를 출력하기 위해 제1전원전압(VDD; VSS)과 제2전원전압(VSS; VFD)에 응답하는 제1인버터회로수단(l1)과, 제2입력신호(
Figure kpo00012
)에 응답해서 제2출력신호(
Figure kpo00013
)를 출력하기 위해 제1전원전압(VDD; VSS)과 제2전원전압(VSS; VDD)에 응답하는 제2인버터회로수단(I2), 상기 제1 및 제2인버터회로수단(I1,I2)에 제1전원전압을 공급하기 위해 상기 제1인버터회로수단(I1)의 출력에 접속된 게이트전극을 갖춘 제1도전형의 제1MOS트랜지스터(N14; N13)와, 상기 제2인버터회로수단(I2)의 출력에 접속된 게이트전극을 갖춘 제1도전형의 제2MOS트랜지스터(N15; N14)를 포함한 제1회로수단(N14,N15; P13,P14) 및, 상기 제1 및 제2인버터회로수단(I1,I2)에 제2전원전위를 공급하기 위한 제2회로수단(9; N13)을 구비하여 구성된 것을 특징으로 한다.
또한 본 발명은, 제1입력신호(BLi)에 응답해서 제1출력신호(OUT)를 출력하기 위해 제1전원전압(VSS)과 제2전원전압(VDD)에 응답하는 제1인버터회로수단(I1)과, 제2입력신호(
Figure kpo00014
)에 응답해서 제2출력신호(
Figure kpo00015
)를 출력하기 위해 제1전원전압과 제2전원전압에 응답하는 제2인버터회로수단(I2), 상기 제1 및 제2인버터회로수단(I1,I2)에 제1전원전압을 공급하기 위해 상기 제1인버터회루수단(I1)의 출력에 접속된 게이트전극을 갖춘 제1도전형의 제1MOS트랜지스터(N14)와 상기 제2인버터회로수단(I2)의 출력에 접속된 게이트전극을 갖춘 제1도전형의 제2MOS트랜지스터(N15)를 포함한 제1회로수단(N14,N15) 및, 상기 제1 및 제2인버터회로수단(I1,I2)에 제2전원전압을 공급하기 위해 상기 제1인버터회로수단(I1)의 출력이 인가되는 게이트전극을 갖춘 제2도전형의 제3MOS트랜지스터(P13)와 상기 제2인버터회로수단(I2)의 출력이 인가되는 게이트 전극을 갖춘 제2도전형의 제4MOS트랜지스터(P14)를 포함한 제2회로수단(P13,P14)을 구비하여 구성된 것을 특징으로 한다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제3도는 본 발명에 따른 제1실시예를 나타낸 것으로, 이하의 설명에서 설명의 편의를 위해 ＂단자＂라는 용어를 사용하게 되는 바, 여기서 ＂단자＂는 배선층을 가르킨다. 그리고, 본 실시예에서는 제1인버터회로(I1)가 제공되는 바, 상기 제1인버터회로(I1)는 제1전원단자(1)와 제2전원단자(2), 제1입력단자(3) 및 제1출력단자(4)를 포함하고, 여기서 상기 제1입력단자(3)는 DRAM장치의 비트선(BL)에 접속되어 있다.
상기 제1인버터회로(I1)는 N형 MOS트랜지스터(N11)와 P형 MOS트랜지스터(P11)를 구비하고 있는데, 상기 N형 MOS트랜지스터(N11)의 소오스전극은 제2전원단자(2)에 접속되면서 게이트 전극은 제1입력단자(3)에 접속되어 있고, 상기 P형 MOS트랜지스터(P11)의 소오스전극은 제1전원단자(1)에 접속되면서 게이트전극은 제1입력단자(3)에 접속되어 있으며, 상기 트랜지스터(N11,P11)의 드레인전극은 공통으로 제1출력단자(4)에 접속되어 있다.
그리고 제2인버터회로(I2)는 제3전원단자(5)와 제4전원단자(6), 제2입력단자(7) 및 제2출력단자(8)를 구비하고 있고, 또 P형 MOS트랜지스터(P12)와 N형 MOS트랜지스터(N12)를 포함하고 있다. 여기서 상기 트랜지스터(N12)의 소오스전극은 제4전원단자(6)에 접속되고, 상기 트랜지스터(P12)의 소오스전극은 제3전원단자(5)에 접속되며, 트랜지스터(N12,P12)의 게이트전극은 제2입력단자(7)에 접속되면서 드레인전극은 공통으로 제2출력단자(8)에 접속되어 있다.
또한 본 실시예는 2개의 N형 MOS트랜지스터(N14,N15)를 구비하고 있는데, 이 2개의 트랜지스터(N14,N15)의 드레인전극은 공통으로 제2 및 제4단자(2,6)에 접속되면서 트랜지스터(N14)의 게이트전극은 제1인버터회로(I1)의 출력에 접속되고, 트랜지스터(N15)의 게이트전극은 제2인버터회로(I2)의 출력에 접속되어 있다. 그리고 트랜지스터(N14,N15)의 소오스전극은 공통으로 스위칭신호(
Figure kpo00016
)에 의해 제어되는 N형 MOS트랜지스터(N13)를 매개로 전원전압(VSS)에 접속되어 있다.
또한, 본 실시예는 2개의 P형 MOS트랜지스터(P13,P14)를 구비하고 있는데, 상기 트랜지스터(P13,P14)의 드레인전극은 공통으로 제1 및 제3단자(1,5)에 접속되어 있고, 소오스전극은 공통으로 전원전압(VDD)에 접속되어 있다. 그리고 상기 트랜지스터(P13)의 게이트전극은 제1인버터(I1)의 출력에 접속되고, 트랜지스터(P14)의 게이트전극은 제2인버터회로(I2)의 출력에 접속되어 있다.
이와 같이 구성된 회로에 있어서, 비트선(BL)이 전압레벨이 고전위이면서 비트선(
Figure kpo00017
)의 전압레벨이 저전위일 경우, 출력신호(OUT)의 출력레벨은 저전위로 되면서 출력신호(
Figure kpo00018
)의 전압레벨은 고전위로 됨에 따라 트랜지스터(N14)의 게이트전압이 낮아지고, 그 도전율도 낮아지게 된다. 따라서 트랜지스터(N11)의 소오스포텐셜은 상승하면서 그 도전율은 낮아지게 된다. 즉, N형 MOS트랜지스터(N14)에 의하면, 인버터회로(I1)와 트랜지스터(N14)간에 네가티브피드백루프가 형성되게 된다. 즉, 트랜지스터(N14)는 비트선(BL)의 입력전압에 가까운 제1인버터회로(I1)의 임계치전압을 유발하도록 동작한다. 마찬가지로 트랜지스터(N15)는 비트선(
Figure kpo00019
)의 입력전압에 가까운 제2인버터회로(I2)의 임계치전압을 유발하도록 동작한다.
한편, 비트선(BL)의 전압레벨이 낮아질 경우 출력신호(OUT)는 하이레벨로 됨으로써 P형 MOS트랜지스터(P13)의 도전율이 낮아짐과 더불어 트랜지스터(P11)의 소오스전압도 낮아지게 된다. 따라서 트랜지스터(P11)의 도전율이 낮아짐과 더불어 출력신호(OUT)의 포텐셜도 낮아지게 된다. 즉, P형 MOS트랜지스터(P13)는 출력신호(OUT)의 전압레벨의 상승에 비례해서 제1인버터(I1)에 의한 네가티브피드백루프를 형성할 수 있도록 가능하게 된다.
마찬가지로, 트랜지스터(P14)는 출력신호(OUT)의 전압레벨의 상승에 비례해서 제2인버터(I2)에 의한 네가티브피드백루프를 형성하게 된다.
제4도는 VDD가 5.0볼트이면서 VSS가 그라운드레벨일 경우 제3도에 나타낸 회로의 특성곡선을 도시한 것으로, 감지영역(B로 도시되어 있음)이 제1도의 회로에 비해 충분히 확장되어 있다. 즉, 제3도에 나타낸 증폭회로는 약 1.2볼트에서 3.4볼트 사이의 범위에 대한 입력전압을 감지할 수 있기 때문에 감지마아진이 충분히 증가되게 되고, 인버터(I1,I2)가 CMOS회로로 형성되기 때문에 전력소비를 충분히 절감시킬 수 있으며, 회로가 대칭으로 구성되어 있기 때문에 균형된 조건에서 감지를 수행할 수 있게 된다.
제5도는 본 발명에 따른 제2실시예를 나타낸 것으로, 본 실시예에서는 제1실시예에서 나타낸 2개의 P형 MOS트랜지스터(P13,P14)가 생략되어 있고, 전원전압(VDD)이 배선(9)을 매개로 인버터회로(I1,I2)에 인가되도록 되어 있다.
본 실시예에서도 출력전압레벨의 하강에 비례해서 네가티브피드백루프가 형성되기 때문에 감지영역이 확장되어 감지마아진이 증가하게 된다.
제6도는 본 발명에 따른 제3실시예의 회로도로서, 본 실시예에서는 제3도에 나타낸 제1실시예에서 2개의 N형 MOS트랜지스터(N14,N15)가 생략되어 있고, 전원전압(VSS)이 MOS트랜지스터(N13)를 매개로 인버터회로(I1,I2)에 인가되며, 또한 출력레벨의 상승에 비례해서 네가티브피드백루프가 감지영역을 확장할 수 있도록 형성되어 있다.
제7도는 본 발명에 따른 제4실시예를 나타낸 것으로, 본 실시예에서 제1인버터회로(I1)는 N형 MOS트랜지스터(N11)와 평상기 ON상태인 P형 MOS트랜스터(P11)를 구비하고 있는데, 여기서 P형 MOS트랜지스터(P11)의 게이트전극은 저전위의 전원전압(VSS)에 접속되어 있다. 마찬가지로 제2인버터회로(I2)는 N형 MOS트랜지스터(N12)와 평상기 ON상태인 P형 MOS트랜지스터(P12)를 구비하고 있다.
이와 같이 구성된 회로에 있어서, N형 MOS트랜지스터(N11,N12)의 게이트전극만이 비트선(BL,
Figure kpo00020
)에 접속되어 있기 때문에 P형 MOS트랜지스터(P11,P12)의 게이트전극에 기인한 캐패시턴스를 무시할 수 있게 되어 고속감지에 적당하게 된다.
제8도는 본 발명의 제5실시예에 따른 회로도를 나타낸 것으로, 본 실시예에서는 제6도에 나타낸 제3실시예의 인버터회로(I1,I2)가 N형 MOS트랜지스터(N11,N12)와 평상시 ON상태인 P형 MOS트랜지스터(P11,P12)를 포함한 인버터회로에 의해 대체되어 있다.
제9도는 본 발명의 제6실시예에 따른 회로도를 나타낸 것으로, 본 실시예에서는 제3도에 나타낸 제1실시예에서의 인버터회로가 N형 MOS트랜지스터(N11,N12)와 평상시 ON상태인 P형 MOS트랜지스터(P11,P12)를 포함한 인버터회로에 의해 대체되어 있다.
제10도는 본 발명의 제7실시예에 따른 회로도를 나타낸 것으로, 본 실시예에서는 제5도에 나타낸 제2실시예의 인버터회로가 N형 MOS트랜지스터(N11,N12)와 저항(R1,R2)을 포함한 인버터회로에 의해 대체되어 있다.
즉, 제1인버터회로(I1)는 N형 MOS트랜지스터(N11)와 저항(R1)을 포함하면서, 트랜지스터(N11)의 게이트전극이 입력단자(3)에 접속되어 입력신호가 공급되게 된다. 여기서 저항(R1)의 일단은 배선(9)을 매개로 전원전압(VDD)에 접속되고, 타단은 트랜지스터(N11)의 드레인전극에 접속되며, 저항(R1)과 트랜지스터(N11)의 드레인전극의 접속점은 출력단자(4)를 형성하게 된다. 마찬가지로, 인버터회로(I2)는 저항(R2)과 MOS트랜지스터(N12)를 포함한다.
제11도는 본 발명의 제8실시예에 따른 회로도를 나타낸 것으로, 본 실시예는 상기 제7실시예에서 설명한 바와 같이, 제6도에 나타낸 제3실시예의 인버터회로가 N형 MOS트랜지스터(N11,N12)와 저항(R1,R2)을 포함한 인버터회로에 의해 대체되어 있다.
제12도는 본 발명의 제9실시예에 따른 회로도를 나타낸 것으로, 본 실시예는 제7실시예와 같이 제3실시예에 나타낸 제1실시예의 인버터회로가 N형 MOS트랜지스터(N11,N12)와 저항(R1,R2)을 포함한 인버터회로에 의해 대체되어 있다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 제1 및 제2인버터회로의 입력단자로부터의 전위에 대응해서 제1 및 제2인버터회로의 임계치를 변화시킬 수 있게 됨에 따라 레이아웃면적을 크게하지 않고서도 고속동작으로 독출동작을 수행하면서 균형이 양호한 저소비전력의 증폭회로를 제공할 수 있게 된다.

Claims (12)

  1. 제1입력신호(BLi)에 응답해서 제1출력신호(OUT)를 출력하기 위해 제1전원전압(VDD; VSS)과 제2전원전압(VSS; VDD)에 응답하는 제1인버터회로수단(I1)과, 제2입력신호(
    Figure kpo00021
    )에 응답해서 제2출력신호(
    Figure kpo00022
    )를 출력하기 위해 제1전원전압(VDD; VSS)과 제2전원전압(VSS; VDD)에 응답하는 제2인버터회로수단(I2), 상기 제1 및 제2인버터회로수단(I1,I2)에 제1전원전압을 공급하기 위해 상기 제1인버터회로수단(I1)의 출력에 접속된 게이트전극을 갖춘 제1도전형의 제1MOS트랜지스터(N14; P13)와, 상기 제2인버터회로수단(I2)의 출력에 접속된 게이트전극을 갖춘 제1도전형의 제2MOS트랜지스터(N15; P14)를 포함한 제1회로수단(N14,N15; P13,P14) 및, 상기 제1 및 제2인버터회로수단(I1,I2)에 제2전원전위를 공급하기 위한 제2회로수단(9; N13)을 구비하여 구성된 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
  2. 제1항에 있어서, 상기 제1전원전압(VSS)이 제2전원전압(VDD) 보다 낮으면서 상기 제1 및 제2MOS트랜지스터(N14,N15)가 N형 MOS트랜지스터인 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
  3. 제1항에 있어서, 상기 제1전원전압(VDD)이 상기 제2전원전압(VSS)보다 높으면서 제1 및 제2MOS트랜지스터(P13,P14)가 P형 MOS트랜지스터인 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
  4. 제2항 또는 제3항에 있어서, 상기 제1인버터회로수단(I1)은 제1전원전압(VSS; VDD)이 인가되는 소오스전극과 제1입력신호(BLi)가 인가되는 게이트전극을 갖춘 제1도전형의 제3MOS트랜지스터(N11; P11)와, 제2전원전압(VDD; VSS)이 인가되는 소오스전극과 상기 제3MOS트랜지스터(M11; P11)의 드레인전극에 접속된 드레인전극 및 제1입력신호(BLi)가 인가되는 게이트전극을 갖춘 제2도전형의 제4MOS트랜지스터(P11; N11)를 포함해서 이루어지고, 상기 제2인버터회로수단(I2)은 제1전원전압(VSS; VDD)이 인가되는 소오스전극과 제2입력신호(
    Figure kpo00023
    )가 인가되는 드레인전극 및 게이트전극을 갖춘 제1도전형의 제5MOS트랜지스터(N12; P12)와, 제2전원전압(VDD; VSS)이 인가되는 소오스전극과 제5MOS트랜지스터(N12; P12)의 드레인전극에 접속된 드레인전극 및 제2입력신호(
    Figure kpo00024
    )가 인가되는 게이트전극을 갖춘 제2도전형의 제6MOS트랜지스터(P12; N12)를 포함해서 이루어진 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
  5. 제2항에 있어서, 상기 제1인버터회로수단(I1)은 상기 제1전원전압(VSS)이 인가되는 소오스전극과 드레인전극 및 제1입력신호(BLi)가 인가되는 게이트전극을 갖춘 제1도전형의 제3MOS트랜지스터(N11)와, 상기 제2전원전압(VDD)이 인가되는 소오스전극과 제3MOS트랜지스터(N11)의 드레인전극에 접속된 드레인전극 및 제1전원전압(VSS)이 인가되는 게이트전극을 갖춘 제2도전형의 제4MOS트랜지스터(P11)를 포함해서 이루어지고, 상기 제2인버터회로수단(I2)은 제1전원전압(VSS)이 인가되는 소오스전극과 드레인전극 및 제2입력신호(
    Figure kpo00025
    )가 인가되는 게이트전극을 갖춘 제1도전형의 제5MOS트랜지스터(N12)와, 제2전원전압(VDD)이 인가되는 소오스전극과 제5MOS트랜지스터(N12)의 드레인전극에 접속된 드레인전극 및 제1전원전압(VSS)이 인가되는 게이트전극을 갖춘 제2도전형의 제6MOS트랜지스터(P12)를 포함해서 이루어진 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
  6. 제3항에 있어서, 상기 제1인버터회로수단(I1)은 제2전원전압(VSS)이 인가되는 소오스전극과 드레인전극 및 제1입력신호(BLi)가 인가되는 게이트전극을 갖춘 제2도전형의 제3MOS트랜지스터(N11)와, 제1전원전압(VDD)이 인가되는 소오스전극과 제3MOS트랜지스터(N11)의 드레인전극에 접속된 드레인전극 및 제2전원전압(VSS)이 인가되는 게이트전극을 갖춘 제1도전형의 제4MOS트랜지스터(P11)를 포함해서 이루어지고, 상기 제2인버터회로수단(I2)은 제2전원전압(VSS)이 인가되는 소오스전극과 드레인전극 및 제2입력신호(
    Figure kpo00026
    )가 인가되는 게이트전극을 갖춘 제2도전형의 제5MOS트랜지스터(N12)와, 제1전원전압(VDD)이 인가되는 소오스전극과 제5MOS트랜지스터(N12)의 드레인전극에 접속된 드레인전극 및 제2전원전압(VSS)이 인가되는 게이트전극을 갖춘 제1도전형의 제6MOS트랜지스터(P12)를 포함해서 이루어진 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
  7. 제2항에 있어서, 상기 제1인버터회로수단(I1)은 제1전원전압(VDD)이 인가되는 소오스전극과 드레인전극 및 제1입력신호(BLi)가 인가되는 게이트전극을 갖춘 제1도전형의 제3MOS트랜지스터(N11)와, 제2전원전압(VDD)이 인가되는 일단과 제3MOS트랜지스터(N11)의 드레인전극에 접속된 타단을 갖춘 제1저항(R1)을 포함해서 이루어지고, 상기 제2인버터회로수단(I2)은 제1전원전압(VSS)이 인가되는 소오스전극과 드레인전극 및 제2입력신호(
    Figure kpo00027
    )가 인가되는 게이트전극을 갖춘 제1도전형의 제4MOS트랜지스터(N12)와, 제2전원전압(VDD)이 인가되는 일단과 제4MOS트랜지스터(N12)의 드레인전극에 접속된 타단을 갖춘 제2저항(R2)을 포함해서 이루어진 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
  8. 제3항에 있어서, 상기 제1인버터회로수단(I1)은 제2전원전압(VSS)이 인가되는 소오스전극과 드레인전극 및 제1입력신호(BLi)가 인가되는 게이트전극을 갖춘 제2도전형의 제3MOS트랜지스터(N11)와 제1전원전압(VDD)이 인가되는 일단과 제3MOS트랜지스터(N11)의 드레인전극에 접속된 타단을 갖춘 제1저항(R1)을 포함해서 이루어지고, 상기 제2인버터회로수단(I2)은 제1전원전압(VDD)이 인가되는 소오스전극과 드레인전극 및 제2입력신호(
    Figure kpo00028
    )가 인가되는 게이트전극을 갖춘 제2도전형의 제4MOS트랜지스터(N12)와, 제1전원전압(VDD)이 인가되는 일단과 제4MOS트랜지스터(N12)의 드레인전극에 접속된 타단을 갖춘 제2저항(R2)을 포함해서 이루어진 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
  9. 제1입력신호(BLi)에 응답해서 제1출력신호(OUT)를 출력하기 위해 제1전원전압(VSS)과 제2전원전압(VDD)에 응답하는 제1인버터회로수단(I1)과, 제2입력신호(
    Figure kpo00029
    )에 응답해서 제2출력신호(
    Figure kpo00030
    )를 출력하기 위해 제1전원전압과 제2전원전압에 응답하는 제2인버터회로수단(I2), 상기 제1 및 제2인버터회로수단(I1,I2)에 제1전원전압을 공급하기 위해 상기 제1인버터회로수단(I1)의 출력에 접속된 게이트전극을 갖춘 제1도전형의 제1MOS트랜지스터(N14)와 상기 제2인버터회로수단(I2)의 출력에 접속된 게이트 전극을 갖춘 제1도전형의 제2MOS트랜지스터(N15)를 포함한 제1회로수단(N14,N15) 및, 상기 제1 및 제2인버터회로수단(I1,I2)에 제2전원전압을 공급하기 위해 상기 제1인터버회호수단(I1)의 출력이 인가되는 게이트전극을 갖춘 제2도전형의 제3MOS트랜지스터(P13)와 상기 제2인버터회로수단(I2)의 출력이 인가되는 게이트전극을 갖춘 제2도전형의 제4MOS트랜지스터(P14)를 포함한 제2회로수단(P13,P14)을 구비하여 구성된 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
  10. 제9항에 있어서, 상기 제1인버터회로수단(I1)은 제1전원전압(VSS)이 인가되는 소오스전극과 드레인전극 및 제1입력신호(BLi)가 인가되는 게이트전극을 갖춘 제1도전형의 제5MOS트랜지스터(N11)와, 제2전원전압(VDD)이 인가되는 소오스전극과 제5MOS트랜지스터(N11)의 드레인전극에 접속된 드레인전극 및 제1입력신호(BLi)가 인가되는 게이트전극을 갖춘 제2도전형의 제6MOS트랜지스터(P11)를 포함해서 이루어지고, 상기 제2인버터회로수단(I2)은 제1전원전압(VSS)이 인가되는 소오스전극과 드레인전극 및 제2입력신호(
    Figure kpo00031
    )가 인가되는 게이트전극을 갖춘 제7MOS트랜지스터(N12)와, 제2전원전압(VDD)이 인가되는 소오스전극과 제7MOS트랜지스터(N12)의 드레인전극에 접속된 드레인전극 및 제2입력신호(
    Figure kpo00032
    )가 인가되는 게이트전극을 갖춘 제2도전형의 제8MOS트랜지스터(P12)를 포함해서 이루어진 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
  11. 제9항에 있어서, 상기 제1인버터회로수단(I1)은 제1전원전압(VSS)이 인가되는 소오스전극과 드레인전극 및 제1입력신호(BLi)가 인가되는 게이트전극을 갖춘 제1도전형의 제5MOS트랜지스터(N11)와, 제2전원전압(VDD)이 인가되는 소오스전극과 제5MOS트랜지스터(N11)의 드레인전극에 접속된 드레인전극 및 제1전원전압(VSS)이 인가되는 게이트전극을 갖춘 제2도전형의 제6MOS트랜지스터(P11)를 포함해서 이루어지고, 상기 제2인버터회로수단(I2)은 제1전원전압이 인가되는 소오스전극과 드레이전극 및 제2입력신호(
    Figure kpo00033
    )가 인가되는 게이트전극을 갖춘 제1도전형의 제7MOS트랜지스터(N12)와, 제2전원전압(VDD)이 인가되는 소오스전극과 제7MOS트랜지스터(N12)의 드레인전극에 접속된 드레인전극 및 제1전원전압(VSS)이 인가되는 게이트전극을 갖춘 제2도전형 제8MOS트랜지스터(P12)를 포함해서 이루어진 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
  12. 제9항에 있어서, 상기 제1인버터회로수단(I1)은 제1전원전압(VSS)이 인가되는 소오스전극과 드레인전극 및 제1입력신호(BLi)가 인가되는 게이트전극을 갖춘 제1도전형의 제5MOS트랜지스터(N11)와, 이 제5MOS트랜지스터(N11)의 드레인전극에 접속된 일단과 제2전원전압(VDD)이 인가되는 타단을 갖춘 제1저항(R1)을 포함해서 이루어지고, 상기 제2인버터회로수단(I2)은 제1전원전압(VSS)이 인가되는 소오스전극과 드레인전극 및 제2입력신호(
    Figure kpo00034
    )가 인가되는 게이트전극을 갖춘 제1도전형의 제6MOS트랜지스터(N12)와, 이 제6MOS트랜지스터(N12)의 드레인전극에 접속된 일단과 제2전원전압이 인가되는 타단을 갖춘 제2저항(R2)을 포함해서 이루어진 것을 특징으로 하는 2개의 인버터를 갖춘 증폭회로.
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