DE69025112T2 - Verstärkerschaltung mit zwei Invertern - Google Patents

Verstärkerschaltung mit zwei Invertern

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Description

  • Die vorliegende Erfindung betrifft eine Verstärkerschaltung, die zur Verwendung als Leseverstärker in einer Halbleiterspeichervorrichtung bzw. in einem Halbleiterspeicherbauelement geeignet ist.
  • Herkömmlicherweise werden Verstärkerschaltungen als Leseverstärker in Halbleiterspeichervorrichtungen verwendet. Die Anzahl der verwendeten Leseverstärker steigt im Verhältnis zur Erhöhung der Integration, insbesondere bei einer DRAM-Vorrichtung. Daher ist ein Leseverstärker mit einer geringen Leistungsaufnahme erforderlich, der aus einer begrenzten Anzahl von Schaltungselementen besteht. Um die Leistungsaufnahme und die Anzahl der verwendeten Schaltungselemente zu verringern, haben die Erfinder die Verstärkerschaltung, die in Fig. 1 dargestellt ist, zu modifizieren versucht.
  • Die Bezugszeichen P1 und P2 in Fig. 1 bezeichnen p-MOS-Transistoren. und N1 bis N3 bezeichnen n-MOS-Transistoren. Bei diesem Leseverstärker werden die Ausgangssignale OUT und erzeugt, indem die Spannungsdifferenz zwischen den Bit-Leitungen BL und PL verstärkt wird, wenn der MOS-Transistor N3 als Antwort auf ein Freigabesignal φ aktiviert wird. Da die Ausgangssignale DUT und durch den Schaltvorgang der Inverter erzeugt werden, die aus CMOS-Schaltungen bestehen, wird eine Verringerung der Leistungsaufnahme erreicht. Bei dieser Verstärkerschaltung ist jedoch der Erfassungsspielraum unzureichend, was nachstehend ausführlich erklärt wird.
  • Fig. 2 zeigt eine Kennlinie der in Fig. 1 dargestellten Verstärkerschaltung in dem Zustand, wo VDD 5 V beträgt und VSS Massepegel hat. In Fig. 2 stellt die X-Achse die Eingangsspannung und die Y-Achse die Ausgangsspannung dar. BL und sind Eingangssignale der Verstärkerschaltung.
  • Die Ausgangssignale OUT und werden als die invertierten Signale der Eingangssignale BL und gewonnen, wenn die Spannung der entsprechenden Eingangssignale die vorbestimmten Schwellspannungen der Inverterschaltungen überschreiten. Wenn der Erfassungsbereich als ein Bereich definiert ist, wo der Verstärkungsfaktor größer ist als 3, dann wird der Erfassungsbereich der in Fig. 1 dargestellten Schaltung mit A bezeichnet. Der Erfassungsbereich ist also schmal. Somit ist die in Fig. 1 dargestellte Schaltung als Leseverstärker in einer Speichervorrichtung unzureichend, da der Erfassungsspielraum zu klein ist in bezug auf die Schwankungen der Eingangssignale.
  • Die PVÜ-Patentanmeldung WO/88/09034 offenbart eine Schaltung mit einem Leseverstärker mit Stromversorgungsanschlüssen, die über Transistoren mit zwei Invertern eines Differenzverstärkers gekoppelt sind.
  • Demzufolge ist es eine Aufgabe der vorliegenden Erfindung, eine Verstärkerschaltung bereitzustellen, die einen breiten Arbeitsbereich und eine geringe Leistungsaufnahme hat.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Verstärkerschaltung bereitzustellen, die für einen Leseverstärker in einer Speichervorrichtung geeignet ist.
  • Um diese Aufgaben zu erfüllen, stellt Erfindung eine Verstärkerschaltung bereit mit:
  • einer ersten Inverterschaltungseinrichtung, die auf eine erste Stromquellenspannung (VDD oder Vss) und eine zweite Stromquellenspannung (VSS oder Vdd) anspricht. zum Ausgeben eines ersten Ausgangssignals als Antwort auf ein erstes Eingangssignal;
  • einer zweiten Inverterschaltungseinrichtung, die auf die erste Stromquellenspannung und die zweite Stromquellenspannung anspricht, zum Ausgeben eines zweiten Ausgangssignals als Antwort auf ein zweites Eingangssignal;
  • einer ersten Schaltungseinrichtung zum Liefern einer ersten Stromquellenspannung an die erste und die zweite Inverterschaltungseinrichtung, mit einem ersten MOS-Transistor eines ersten Leitungstyps mit einer Gate-Elektrode, die mit dem Ausgangssignal der ersten Inverterschaltungseinrichtung versorgt wird; und einer zweiten Schaltungseinrichtung zum Liefern der zweiten Stromquellenspannung an die erste und die zweite Inverterschaltungseinrichtung.
  • und einem zweiten MOS-Transistor des ersten Leitungstyps, der mit dem ersten MOS-Transistor parallel liegt und eine Gate-Elektrode aufweist, die mit dem Ausgangssignal der zweiten Inverterschaltungseinrichtung versorgt wird.
  • Die beigefügten Zeichnungen, die Bestandteil der Anmeldung sind, zeigen eine Ausführungsform der Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern. Was die Zeichnungen betrifft, so bezeichnen gleiche Bezugszeichen gleiche oder entsprechende Teile in allen Ansichten. Dabei zeigen:
  • Fig. 1 einen Schaltplan einer von den Erfindern entwickelten Verstärkerschaltung;
  • Fig. 2 eine Kennlinie der in Fig. 1 dargestellten Schaltung;
  • Fig. 3 einen Schaltplan einer ersten Ausführungsform der vorliegenden Erfindung;
  • Fig. 4 eine Kennlinie der in Fig. 3 dargestellten Schaltung;
  • Fig. 5 einen Schaltplan einer zweiten Ausführungsform der vorliegenden Erfindung;
  • Fig. 6 einen Schaltplan einer dritten Ausführungsform der vorliegenden Erfindung;
  • Fig. 7 einen Schaltplan einer vierten Ausführungsform der vorliegenden Erfindung;
  • Fig. 8 einen Schaltplan einer fünften Ausführungsform der vorliegenden Erfindung;
  • Fig. 9 einen Schaltplan einer sechsten Ausführungsform der vorliegenden Erfindung;
  • Fig. 10 einen Schaltplan einer siebenten Ausführungsform der vorliegenden Erfindung; und
  • Fig. 11 einen Schaltplan einer achten Ausführungsform der vorliegenden Erfindung;
  • Fig. 12 einen Schaltplan einer neunten Ausführungsform der vorliegenden Erfindung.
  • Mit Bezug auf die Zeichnungen wird die vorliegende Erfindung nachstehend beschrieben. Fig. 3 ist ein Schaltplan einer ersten Ausführungsform der vorliegenden Erfindung. In der nachstehenden Beschreibung wird das Wort "Anschluß" der Einfachheit halber verwendet. "Anschluß" kann auch einfach nur eine Verdrahtungsschicht sein. Bei dieser Ausführungsform der vorliegenden Erfindung ist eine erste Inverterschaltung I1 vorgesehen.
  • Der erste Inverter I1 weist einen ersten Stromquellenanschluß 1, einen zweiten Stromanschluß 2, einen ersten Eingangsanschluß 3 und einen ersten Ausgangsanschluß 4 auf. Der erste Eingangsanschluß 3 ist in dieser Ausführungsform mit einer Bit-Leitung BL in einer DRAM-Vorrichtung (nicht dargestellt) verbunden.
  • Die erste Inverterschaltung I1 weist einen n-MOS-Transistor N11 und einen p-MOS-Transistor P11 auf. Die Source-Elektrode des n-MOS-Transistors N11 ist mit dem zweiten Stromquellenanschluß 2 und seine Gate-Elektrode mit dem ersten Eingangsanschluß 3 verbunden. Die Source-Elektrode des p-MOS- Transistors P11 ist mit dem ersten Stromquellenanschluß 1 und die Gate- Elektrode des p-MOS-Transistors P11 mit dem ersten Eingangsanschluß 3 verbunden. Die Drain-Elektrode der Transistoren N11 und P11 sind miteinander und mit dem ersten Ausgangsanschluß 4 verbunden.
  • Die zweite Inverterschaltung 12 weist einen dritten Stromquellenanschluß 5, einen vierten Stromquellenanschluß 6, einen zweiten Eingangsanschluß 7 und einen zweiten Ausgangsanschluß 8 auf.
  • Die zweite Inverterschaltung 12 weist einen p-MOS-Transistor P12 und einen n-MOS-Transistor N12 auf. Die Source-Elektrode des Transistors N12 ist mit dem vierten Stromquellenanschluß 4 verbunden. Die Source-Elektrode des Transistors P12 ist mit dem dritten Stromquellenanschluß 5 verbunden. Die Gate-Elektroden der Transistoren N12 und P12 sind mit dem zweiten Eingangsanschluß 7 verbunden, und seine Drain-Elektroden sind miteinander und mit dem zweiten Ausgangsanschluß 8 verbunden.
  • Die Ausführungsform weist ferner zwei n-MOS-Transistoren N14 und N15 auf. Die Drain-Elektroden der Transistoren N14 und N15 sind miteinander und mit dem zweiten und dem vierten Anschluß 2 und 6 verbunden. Die Gate- Elektrode des Transistors N14 wird mit dem Ausgangssignal der ersten Invertertschaltung I1 und die Gate-Elektrode des Transistors N15 mit dem Ausgangssignal der zweiten Inverterschaltung I2 versorgt.
  • Die Source-Elektroden der Transistoren N14 und N15 sind miteinander verbunden und werden mit der Stromquellenspannung Vss über einen n-MOS- Transistor N13 versorgt, der von einem Schaltsignal I2 gesteuert wird.
  • Diese Ausführungsform weist ferner zwei p-MOS-Transistoren P13 und P14 auf. Die Drain-Elektroden der Transistoren P13 und P14 sind miteinander und mit dem ersten und dem dritten Anschluß 1 und 5 verbunden. Die Source- Elektroden der Transistoren P13 und P14 sind miteinander verbunden und werden mit der Stromquellenspannung VDD versorgt. Die Gate-Elektrode des Transistors P13 wird mit dem Ausgangssignal der ersten Inverterschaltung I1 und die Gate-Elektrode des Transistors P14 mit dem Ausgangssignal der zweiten Inverterschaltung 12 versorgt.
  • Wenn in dieser Schaltung der Spannungspegel der Bit-Leitung BL hoch ist und der Spannungspegel der Bit-Leitung niedrig ist, wird der Ausgangssignalpegel von OUT niedrig und der von hoch. Die Gate-Spannung des Transistors N14 wird also herabgesetzt, und seine Leitfähigkeit wird herabgesetzt. Dadurch wird das Source-Potential des Transistors N11 hochgesetzt, und seine Leitfähigkeit wird herabgesetzt. Durch den n-MOS- Transistor N14 wird also eine negative Rückkopplungsschleife zwischen der ersten Inverterschaltung I1 und dem Transistor N14 gebildet. Das heißt, der Transistor N14 bringt die Schwellspannung der ersten Inverterschaltung I1 näher an die Eingangsspannung der Bit-Leitung BL heran.
  • Ebenso bringt der Transistor N15 die Schwellspannung der zweiten Inverterschaltung I2 näher an die Eingangsspannung der Bit-Leitung heranbringt.
  • Wenn andererseits der Spannungspegel der Bit-Leitung BL niedrig wird. geht das Ausgangssignal OUT auf Hochpegel. Die Leitfähigkeit des p-MOS- Transistors P13 wird herabgesetzt, und die Source-Spannung des Transistors Ph wird ebenfalls herabgesetzt. Die Leitfähigkeit des Transistors P11 wird also herabgesetzt, und das Potential des Ausgangssignals OUT wird ebenfalls herabgesetzt. Der p-MOS-Transistor P13 bildet eine negative Rückkopplungsschleife mit der ersten Inverterschaltung I1 in bezug auf die Erhöhung des Spannungspegels von OUT.
  • Ebenso bildet der Transistor P14 eine negative Rückkopplungsschleife mit dem zweiten Inverter I2 in bezug auf das Ansteigen des Spannungspegels .
  • Fig. 4 zeigt die Kennlinie der in Fig. 3 dargestellten Schaltung in dem Zustand, wo die VDD 5.0 V beträgt und VSS Massepegel hat. Wie in Fig. 4 dargestellt, ist der Erfassungsbereich (mit B bezeichnet) deutlich erweitert im Vergleich zu dem der Schaltung gemäß Fig. 1. Die Verstärkerschaltung gemäß Fig. 3 kann also die Eingangsspannung in dem Bereich zwischen etwa 1,2 V bis 3,4 V erfassen. Somit ist der Erfassungsspielraum deutlich höher.
  • Da ferner die Inverter I1 und I2 aus CMOS-Schaltungen bestehen, wird die Leistungsaufnahme deutlich verringert.
  • Ferner ist der Schaltungsaufbau symmetrisch. Das Lesen erfolgt also unter Symmetriebedingungen.
  • Fig. 5 ist ein Schaltplan einer zweiten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform sind die beiden p-MOS- Transistoren P13 und P14 der in Fig. 3 dargestellten ersten Ausführungsform weggelassen. und die Stromversorgungsspannung VDD wird über eine Leitung 9 an die Inverterschaltungen I1 und I2 angelegt.
  • In dieser Ausführungsform wird ebenfalls eine negative Rückkopplungsschleife in bezug auf das Abfallen des Ausgangsspannungspegels gebildet. Der Erfassungsbereich wird also erweitert, und der Erfassungsspielraum wird vergrößert.
  • Fig. 6 ist ein Schaltplan einer dritten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform sind die beiden n-MOS- Transistoren N14 und N15 der in Fig. 3 dargestellten ersten Ausführungsform weggelassen. und die Stromversorgungsspannung Vss wird über den MOS- Transistor N13 an die Inverterschaltung I1 und I2 angelegt. In dieser Ausführungsform wird eine negative Rückkopplungsschleife in bezug auf das Ansteigen der Ausgangsspannung gebildet, um den Lesebereich zu erweitern.
  • Fig. 7 ist ein Schaltplan einer vierten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform weist die Inverterschaltung I1 einen n-MOS-Transistor N11 und einen selbstleitenden p-MOS-Transistor P11 auf. Die Gate-Elektrode des p-MOS-Transistors P11 wird mit einer Niedrigpegel-Stromquellenspannung VSS versorgt. Ebenso weist der zweite Inverter I2 einen n-MOS-Transistor N12 und einen selbstleitenden Transistor Pl2 auf.
  • In dieser Schaltung sind die Gate-Elektroden lediglich der n-MOS- Transistoren N11 und N12 mit den Bit-Leitungen BL und verbunden. Die Kapazität. die auf die Gate-Elektroden der p-MOS-Transistoren P11 und P12 zurückzuführen ist, wird also beseitigt, und die Schaltung ist zum Hochgeschwindigkeitslesen geeignet.
  • Fig. 8 ist ein Schaltplan einer fünften Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform sind die Inverterschaltungen I1 und I2 der in Fig. 6 dargestellten dritten Ausführungsform durch Inverterschaltungen ersetzt. die einen n-MOS- Transistor und einen selbstleitenden MOS-Transistor aufweisen.
  • Fig. 9 ist ein Schaltplan einer sechsten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform ist die Inverterschaltung der in Fig. 3 dargestellten ersten Ausführungsform durch eine Inverterschaltung ersetzt, die einen n-MOS-Transistor und einen selbstleitenden MOS-Transistor aufweist.
  • Fig. 10 ist ein Schaltplan einer siebenten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform ist die Inverterschaltung der in Fig. 5 dargestellten zweiten Ausführungsform durch eine Inverterschaltung ersetzt, die einen n-MOS-Transistor und einen Widerstand aufweist.
  • Die erste Inverterschaltung I1 weist also einen n-MOS-Transistor N11 und einen Widerstand R1 auf. Die Gate-Elektrode des Transistors N11 ist mit dem Eingangsanschluß 3 verbunden und wird mit dem Eingangssignal versorgt. Ein Ende des Widerstands P3 wird über eine Leitung 9 mit der Stromquellenspannung VDD versorgt, und das andere Ende ist mit der Drain- Elektrode des Transistors N11 verbunden. Die Verbindung zwischen dem Widerstand R1 und der Drain-Elektrode des Transistors N11 bildet den Ausgangsanschluß 4. Ebenso weist die Inverterschaltung 12 einen Widerstand R2 und einen MOS-Transistors N12 auf.
  • Fig. 11 ist ein Schaltplan einer achten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform ist wie in der oben beschriebenen siebenten Ausführungsform die Inverterschaltung der in Fig. 6 dargestellten dritten Ausführungsform durch eine Inverterschaltung ersetzt. die einen n-MOS-Transistor und einen Widerstand aufweist.
  • Fig. 12 ist ein Schaltplan einer neunten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform ist wie in der siebenten Ausführungsform die Inverterschaltung der in Fig. 3 dargestellten Ausführungsform ebenfalls durch einen Inverter ersetzt, der einen n-MOS- Transistor und einen Widerstand aufweist.
  • Die vorliegende Erfindung ist mit Bezug auf die spezifischen Ausführungsformen beschrieben worden. Es sind jedoch auch andere innerhalb des Schutzumfangs der beigefügten Ansprüche liegenden Ausführungsformen. die auf der Grundlage der Prinzipien der vorliegenden Erfindung beruhen, für den Fachmann offenkundig.

Claims (11)

1. Verstärkerschaltung mit:
einer ersten Inverterschaltungseinrichtung (I1). die auf eine erste Stromquellenspannung (VDD oder Vss) und eine zweite Stromquellenspannung (VSS oder Vdd) anspricht. zum Ausgeben eines ersten Ausgangssignals (OUT) als Antwort auf ein erstes Eingangssignal (BL);
einer zweiten Inverterschaltungseinrichtung (I2). die auf die erste Stromquellenspannung und die zweite Stromquellenspannung anspricht, zum Ausgeben eines zweiten Ausgangssignals (OUT) als Antwort auf ein zweites Eingangssignal (BL);
einer ersten Schaltungseinrichtung (N14, N15 oder P13, P14) zum Liefern einer ersten Stromquellenspannung an die erste und die zweite Inverterschaltungseinrichtung. mit einem ersten MOS-Transistor (N14 oder P13) eines ersten Leitungstyps mit einer Gate-Elektrode. die mit dem Ausgangssignal der ersten Inverterschaltungseinrichtung (I1) versorgt wird; und
einer zweiten Schaltungseinrichtung (P13, P14; N14, N15) zum Liefern der zweiten Stromquellenspannung an die erste und die zweite Inverterschaltungseinrichtung,
dadurch gekennzeichnet, daß ein zweiter MOS-Transistor (N15 oder P14) des ersten Leitungstyps mit dem ersten MOS-Transistor (N14 oder P13) parallel liegt und eine Gate-Elektrode aufweist, die mit dem Ausgangssignal der zweiten Inverterschaltungseinrichtung (I2) versorgt wird.
2. Verstärkerschaltung nach Anspruch 1. wobei die erste Stromquellenspannung (Vss) niedriger ist als die zweite Stromquellenspannung (VDD) und der erste und der zweite MOS-Transistor (N14, N15) n-MOS-Transistoren sind.
3. Verstärkerschaltung nach Anspruch 1. wobei die erste Stromquellenspannung (VDD) höher ist als die zweite Stromquellenspannung (Vss) und der erste und der zweite MOS-Transistor (P13, P14) p-MOS- Transistoren sind.
4. Verstärkerschaltung nach Anspruch 2 oder 3, wobei die erste Inverterschaltungseinrichtung (I1) aufweist:
einen dritten MOS-Transistor (N11 oder P11) des ersten Leitungstyps mit einer Source-Elektrode. die mit der ersten Stromquellenspannung (Vss oder VDD) versorgt wird, einer Drain-Elektrode und einer Gate-Elektrode. die mit dem ersten Eingangssignal versorgt wird;
einen vierten MOS-Transistor (P11 oder N11) eines zweiten Leitungstyps mit einer Source-Elektrode, die mit der zweiten Stromquellenspannung (VDD oder Vss) versorgt wird, einer Drain-Elektrode, die mit der Drain-Elektrode des dritten MOS-Transistors verbunden ist, und einer Gate-Elektrode. die mit dem ersten Eingangssignal versorgt wird; und
die zweite Inverterschaltungseinrichtung (I2) aufweist:
einen fünften MOS-Transistor (N12 oder P12) des ersten Leitungstyps mit einer Source-Elektrode, die mit der ersten Stromquellenspannung versorgt wird, einer Drain-Elektrode und einer Gate-Elektrode. die mit dem zweiten Eingangssignal versorgt wird, einen sechsten MOS-Transistor (P12 oder N12) des zweiten Leitungstyps mit einer Source-Elektrode. die mit der zweiten Stromquellenspannung versorgt wird, einer Drain-Elektrode, die mit der Drain-Elektrode des fünften MOS-Transistors verbunden ist und einer Gate-Elektrode. die mit dem zweiten Eingangssignal versorgt wird.
5. Verstärkerschaltung nach Anspruch 2. wobei die erste Inverterschaltungseinrichtung (I1) aufweist: einen dritten MOS-Transistor (N11) des ersten Leitungstyps mit einer Source-Elektrode, die mit der ersten Stromquellenspannung (Vss) versorgt wird, einer Drain-Elektrode und einer Gate-Elektrode, die mit dem ersten Eingangssignal versorgt wird, und einem vierten MOS-Transistor (P11) eines zweiten Leitungstyps mit einer Source-Elektrode. die mit der zweiten Stromquellenspannung (VDD) versorgt wird, einer Drain-Elektrode, die mit der Drain-Elektrode des dritten MOS- Transistors verbunden ist, und einer Gate-Elektrode. die mit der ersten Stromquellenspannung (Vss) versorgt wird; und
die zweite Inverterschaltungseinrichtung (I2) aufweist: einen fünften MOS-Transistor (N12) des ersten Leitungstyps mit einer Source-Elektrode, die mit der ersten Stromquellenspannung (Vss) versorgt wird, einer Drain- Elektrode und einer Gate-Elektrode. die mit dem zweiten Eingangssignal versorgt wird, einen sechsten MOS-Transistor (P12) des zweiten Leitungstyps mit einer Source-Elektrode. die mit der zweiten Stromquellenspannung (VDD) versorgt wird, einer Drain-Elektrode. die mit der Drain-Elektrode des fünften MOS-Transistors verbunden ist, und einer Gate-Elektrode. die mit der zweiten Stromquellenspannung (Vss) versorgt wird.
6. Verstärkerschaltung nach Anspruch 3, wobei die erste Inverterschaltung (I1) aufweist: einen dritten MOS-Transistor (N11) eines zweiten Leitungstyps mit einer Source-Elektrode, die mit der zweiten Stromquellenspannung (Vss) versorgt wird, einer Drain-Elektrode und einer Gate-Elektrode. die mit dem ersten Eingangssignal versorgt wird, und einen vierten MOS-Transistor (P11) des ersten Leitungstyps mit einer Source- Elektrode, die mit der ersten Stromquellenspannung (VDD) versorgt wird, einer Drain-Elektrode, die mit der Drain-Elektrode des dritten MOS- Transistors verbunden ist, und einer Gate-Elektrode, die mit der zweiten Stromquellenspannung (Vss) versorgt wird; und
die zweite Inverterschaltungseinrichtung (I2) aufweist: einen fünften MOS-Transistor (N12) des zweiten Leitungstyps mit einer Source-Elektrode, die mit der zweiten Stromquellenspannung (Vss) versorgt wird, einer Drain- Elektrode und einer Gate-Elektrode, die mit dem zweiten Eingangssignal versorgt wird, einen sechsten MOS-Transistor (P12) des ersten Leitungstyps mit einer Source-Elektrode, die mit der ersten Stromquellenspannung (VDD) versorgt wird, einer Drain-Elektrode, die mit der Drain-Elektrode des fünften MOS-Transistors verbunden ist und einer Gate-Elektrode, die mit der zweiten Stromquellenspannung (Vss) versorgt wird.
7. Verstärker nach Anspruch 2. wobei die erste Inverterschaltung (I1) aufweist: einen dritten MOS-Transistor (N11) des ersten Leitungstyps mit einer Source-Elektrode. die mit der ersten Stromquellenspannung (Vss) versorgt wird, einer Drain-Elektrode und einer Gate-Elektrode, die mit dem ersten Eingangssignal versorgt wird, einen ersten Widerstand (R1) mit einem ersten Ende, das mit der zweiten Stromquellenspannung (VDD) versorgt wird, und einem zweiten Ende, das mit der Drain-Elektrode des dritten MOS- Transistors (N11) verbunden ist; und
die zweite Jnverterschaltungseinrichtung (12) aufweist: einen vierten MOS-Transistor (N12) des ersten Leitungstyps mit einer Source- Elektrode, die mit der ersten Stromquellenspannung (Vss) versorgt wird. einer Drain-Elektrode und einer Gate-Elektrode, die mit dem zweiten Eingangssignal versorgt wird, einen zweiten Widerstand (R2) mit einem dritten Ende, das mit der zweiten Stromquellenspannung (VDD) versorgt wird, und einem vierten Ende, das mit der Drain-Elektrode des vierten MOS- Transistors (N12) verbunden ist.
8. Verstärker nach Anspruch 3, wobei die erste Inverterschaltungseinrichtung (I1) aufweist: einen dritten MOS-Transistor (N11) eines zweiten Leitungstyps mit einer Source-Elektrode, die mit der zweiten Stromquellenspannung (Vss) versorgt wird, einer Drain-Elektrode und einer Gate-Elektrode. die mit dem ersten Eingangssignal versorgt wird, einem ersten Widerstand (R1) mit einem ersten Ende, das mit der ersten Stromquellenspannung (VDD) versorgt wird, und einem zweiten Ende, das mit der Drain-Elektrode des dritten Transistors (N11) verbunden ist; und
die zweite Inverterschaltungseinrichtung (I2) aufweist: einen vierten MOS-Transistor (N12) des zweiten Leitungstyps mit einer Source-Elektrode, die mit der ersten Stromquellenspannung (VDD) versorgt wird, einer Drain- Elektrode und einer Gate-Elektrode. die mit dem zweiten Eingangssignal versorgt wird, einen zweiten Widerstand (R2) mit einem dritten Ende, das mit der ersten Stromquellenspannung (VDD) versorgt wird, und einem vierten Ende, das mit der Drain-Elektrode des vierten MOS-Transistors (N12) verbunden ist.
9. Verstärkerschaltung nach Anspruch 1. mit der zweiten Schaltungseinrichtung (P13, P14; N14, N15) zum Liefern der zweiten Stromquellenspannung an die erste und die zweite Inverterschaltungseinrichtung. mit einem dritten MOS-Transistor (P13, N14) eines zweiten Leitungstyps mit einer Gate-Elektrode, die mit dem Ausgangssignal der ersten Inverterschaltungseinrichtung versorgt wird, und einem vierten MOS-Transistor (P14, N15) des zweiten Leitungstyps mit einer Gate-Elektrode. die mit dem Ausgangssignal der zweiten Inverterschaltungseinrichtung versorgt wird.
10. Verstärkerschaltung nach Anspruch 9. wobei die erste Inverterschaltungseinrichtung aufweist: einen fünften MOS-Transistor (N11) des ersten Leitungstyps mit einer Source-Elektrode. die mit der ersten Stromquellenspannung versorgt wird, einer Drain-Elektrode und einer Gate- Elektrode. die mit dem ersten Eingangssignal versorgt wird, einen sechsten MOS-Transistor (P11) des zweiten Leitungstyps mit einer Source-Elektrode, die mit der zweiten Stromquellenspannung versorgt wird, einer Drain- Elektrode, die mit der Drain-Elektrode des fünften MOS-Transistors verbunden ist, und einer Gate-Elektrode; und
die zweite Inverterschaltungseinrichtung (I2) aufweist: einen siebenten MOS-Transistor (N12) des ersten Leitungstyps mit einer Source Elektrode. die mit der ersten Stromquellenspannung versorgt wird, einer Drain-Elektrode und einer Gate-Elektrode, die mit dem zweiten Eingangssignal versorgt wird, einen achten MOS-Transistor (P12) des zweiten Leitungstyps mit einer Source-Elektrode, die mit der zweiten Stromquellenspannung versorgt wird, einer Drain-Elektrode, die mit der Drain-Elektrode des siebenten MOS-Transistors verbunden ist, und einer Gate-Elektrode und die Gate-Elektroden des sechsten und des achten MOS- Transistors entweder mit dem ersten bzw. zweiten Eingangssignal oder mit der ersten Stromquellenspannung versorgt werden.
11. Verstärkerschaltung nach Anspruch 9. wobei die erste Inverterschaltung aufweist: einen fünften MOS-Transistor (N11) des ersten Leitungstyps mit einer Source-Elektrode, die mit der ersten Stromquellenspannung versorgt wird, einer Drain-Elektrode und einer Gate Elektrode, die mit dem ersten Eingangssignal versorgt wird, einen ersten Widerstand (R1) mit einem ersten Ende, das mit der Drain-Elektrode des fünften MOS-Transistors verbunden ist, und einem zweiten Ende, das mit der zweiten Stromquellenspannung versorgt wird;
die zweite Inverterschaltung aufweist: einen sechsten MOS-Transistor (N12) des ersten Leitungstyps mit einer Source-Elektrode, die mit der ersten Stromquellenspannung versorgt wird, einer Drain-Elektrode und einer Gate-Elektrode, die mit dem zweiten Eingangssignal versorgt wird, einen zweiten Widerstand (R2) mit einem dritten Ende, das mit der Drain-Elektrode des sechsten MOS-Transistors verbunden ist, und einem vierten Ende, das mit der zweiten Stromquellenspannung versorgt wird.
DE69025112T 1989-09-12 1990-09-05 Verstärkerschaltung mit zwei Invertern Expired - Fee Related DE69025112T2 (de)

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