JPS62586B2 - - Google Patents
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- Publication number
- JPS62586B2 JPS62586B2 JP53010986A JP1098678A JPS62586B2 JP S62586 B2 JPS62586 B2 JP S62586B2 JP 53010986 A JP53010986 A JP 53010986A JP 1098678 A JP1098678 A JP 1098678A JP S62586 B2 JPS62586 B2 JP S62586B2
- Authority
- JP
- Japan
- Prior art keywords
- regions
- region
- semiconductor layer
- conductivity type
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は比較器およびそれを使用したアナロ
グ・デイジタル（以下ADと略す）変換器に関す
る。
グ・デイジタル（以下ADと略す）変換器に関す
る。
回路素子数が少なく単一電源で動作する演算増
幅器を用いた比較器の例として、第１図に示すノ
ートンアンプがある。同アンプは電流比較を行な
うものである。図中、トランジスタQ1及びQ2
は、カレントミラー回路を構成し、＋側入力電流
I1はそのままトランジスタQ2のコレクタ電流とし
て伝送される。一方、−側電流I2は、トランジス
タQ2のコレクタ及びトランジスタQ3のベースに
印加されるので、前記入力電流I1及びI2の大きさ
によつて出力レベルが変化する。すなわち、I1＞
I2であれば、トランジスタQ2はオンする。そのた
めトランジスタQ3はオフして出力レベルは高レ
ベルになる。逆にI1＜I2であれば、トランジスタ
Q3のベース電流はI2−I1になり、従つて出力レベ
ルは低レベルになる。このように、電流入力形式
において、トランジスタQ2に電流比較機能を持
たせることにより、２信号間の比較が行なえる。
幅器を用いた比較器の例として、第１図に示すノ
ートンアンプがある。同アンプは電流比較を行な
うものである。図中、トランジスタQ1及びQ2
は、カレントミラー回路を構成し、＋側入力電流
I1はそのままトランジスタQ2のコレクタ電流とし
て伝送される。一方、−側電流I2は、トランジス
タQ2のコレクタ及びトランジスタQ3のベースに
印加されるので、前記入力電流I1及びI2の大きさ
によつて出力レベルが変化する。すなわち、I1＞
I2であれば、トランジスタQ2はオンする。そのた
めトランジスタQ3はオフして出力レベルは高レ
ベルになる。逆にI1＜I2であれば、トランジスタ
Q3のベース電流はI2−I1になり、従つて出力レベ
ルは低レベルになる。このように、電流入力形式
において、トランジスタQ2に電流比較機能を持
たせることにより、２信号間の比較が行なえる。
この回路の長所は、簡単な回路構成により60
dB程度の利得を有する増幅器が得られることで
ある。一方、短所は、−側入力端子の電位が、ベ
ース・エミツタ間電圧ＶBE〓0.8とコレクタ・エ
ミツタ間飽和電圧ＶCE(SAT)〓0.2との間で変動す
ることである。このため、入力電流源の出力イン
ピーダンスを高くしないと、電流変動を生じる。
更にもう一つの短所は、トランジスタQ3及びQ4
を含む出力利得段のため、該回路の集積回路化に
際しては、素子間を電気的に相互に分離する必要
があることである。
dB程度の利得を有する増幅器が得られることで
ある。一方、短所は、−側入力端子の電位が、ベ
ース・エミツタ間電圧ＶBE〓0.8とコレクタ・エ
ミツタ間飽和電圧ＶCE(SAT)〓0.2との間で変動す
ることである。このため、入力電流源の出力イン
ピーダンスを高くしないと、電流変動を生じる。
更にもう一つの短所は、トランジスタQ3及びQ4
を含む出力利得段のため、該回路の集積回路化に
際しては、素子間を電気的に相互に分離する必要
があることである。
ところで、今日集積型注入論理回路
（Integrated Injection Logic、以下I2Lと略す）
が開発されている。これは簡単な製造工程で高密
度に素子集積化できる利点があり、また、速度電
力積がＣ−MOS回路よりも低いこと、バイポー
ラのリニア回路との一体化が可能なこと等から、
近年特に注目を集め新しいLSIの分野を展開させ
るものである。
（Integrated Injection Logic、以下I2Lと略す）
が開発されている。これは簡単な製造工程で高密
度に素子集積化できる利点があり、また、速度電
力積がＣ−MOS回路よりも低いこと、バイポー
ラのリニア回路との一体化が可能なこと等から、
近年特に注目を集め新しいLSIの分野を展開させ
るものである。
本発明は、I2Lの長所にかんがみ、AD変換用比
較器をI2Lで構成すると共に、I2Lで構成されるロ
ジツク回路との一体化により高密度AD変換器を
得るものであり、以下図面と共にその実施例に基
ずいて説明をする。
較器をI2Lで構成すると共に、I2Lで構成されるロ
ジツク回路との一体化により高密度AD変換器を
得るものであり、以下図面と共にその実施例に基
ずいて説明をする。
第２図ａは本発明による比較器の一実施例の断
面斜視図を示す。同図中、１はN+型半導体基板
で、その上にＮ型のエピタキシヤル層２を形成す
る。前記エピタキシヤル層２上に、横方向に、相
互に分離した４個のＰ型領域３，４，５，８を形
成する。次にＰ型領域５，８内にN+型領域６，
９及びP+型領域７を形成する。次にＰ型領域５
内のP+型領域とＰ型領域８内のN+型領域を電気
的に接続する。この状態で、基板１を接地し、Ｐ
型領域３及び４に信号電流及び基準電流を供給
し、Ｐ型領域５内のN+領域６より比較出力を得
る。この場合、ｐ型領域３，４は入力信号領域と
して動作する。またｐ型領域５は、出力信号領
域、ｐ型領域８は共通領域として各々動作する。
面斜視図を示す。同図中、１はN+型半導体基板
で、その上にＮ型のエピタキシヤル層２を形成す
る。前記エピタキシヤル層２上に、横方向に、相
互に分離した４個のＰ型領域３，４，５，８を形
成する。次にＰ型領域５，８内にN+型領域６，
９及びP+型領域７を形成する。次にＰ型領域５
内のP+型領域とＰ型領域８内のN+型領域を電気
的に接続する。この状態で、基板１を接地し、Ｐ
型領域３及び４に信号電流及び基準電流を供給
し、Ｐ型領域５内のN+領域６より比較出力を得
る。この場合、ｐ型領域３，４は入力信号領域と
して動作する。またｐ型領域５は、出力信号領
域、ｐ型領域８は共通領域として各々動作する。
第２図ｂは第２図ａを、そのＡ−A′線で切断
して展開した断面図であり、領域４，８とその間
のエピタキシヤル層２は、I2Lを構成する横形ト
ランジスタQ1のエミツタ、コレクタ、ベースを
それぞれ形成する。領域９，８とエピタキシヤル
層２は、上記I2Lを構成する縦形トランジスタQ2
のコレクタ、ベース、エミツタをそれぞれ形成す
る。領域３，５とその間のエピタキシヤル層２
は、I2Lを構成する横形トランジスタQ3のエミツ
タ、コレクタ、ベースをそれぞれ形成する。領域
６，５とエピタキシヤル層２は、上記I2Lを構成
する縦形トランジスタQ4のコレクタ、ベース、
エミツタをそれぞれ形成する。
して展開した断面図であり、領域４，８とその間
のエピタキシヤル層２は、I2Lを構成する横形ト
ランジスタQ1のエミツタ、コレクタ、ベースを
それぞれ形成する。領域９，８とエピタキシヤル
層２は、上記I2Lを構成する縦形トランジスタQ2
のコレクタ、ベース、エミツタをそれぞれ形成す
る。領域３，５とその間のエピタキシヤル層２
は、I2Lを構成する横形トランジスタQ3のエミツ
タ、コレクタ、ベースをそれぞれ形成する。領域
６，５とエピタキシヤル層２は、上記I2Lを構成
する縦形トランジスタQ4のコレクタ、ベース、
エミツタをそれぞれ形成する。
この構造の等価回路を、第３図に示す。同図に
おいて、トランジスタQ1，Q3は２信号入力用ト
ランジスタで、各々のコレクタ電流は、トランジ
スタQ2のベース及びコレクタ電流として供給さ
れる。トランジスタQ2のベース電流ＩB2とコレ
クタ電流ＩC2との大小関係において、ｈfe・ＩB2
＞ＩC2であれば、トランジスタQ2はオンして、
トランジスタQ4のベース電位はＯになるから、
トランジスタQ4のコレクタ出力は高レベルにな
る。逆に、ｈfe・ＩB2＜ＩC2であれば、トランジ
スタQ4のベース電位は高レベルになり、よつて
そのコレクタ出力は低いレベルになる。トランジ
スタQ2のｈfeは通常１〜５程度であるから、トラ
ンジスタQ1の入力電流にｈfeの重みを付けておく
ことにより、比較動作を完了させることができ
る。
おいて、トランジスタQ1，Q3は２信号入力用ト
ランジスタで、各々のコレクタ電流は、トランジ
スタQ2のベース及びコレクタ電流として供給さ
れる。トランジスタQ2のベース電流ＩB2とコレ
クタ電流ＩC2との大小関係において、ｈfe・ＩB2
＞ＩC2であれば、トランジスタQ2はオンして、
トランジスタQ4のベース電位はＯになるから、
トランジスタQ4のコレクタ出力は高レベルにな
る。逆に、ｈfe・ＩB2＜ＩC2であれば、トランジ
スタQ4のベース電位は高レベルになり、よつて
そのコレクタ出力は低いレベルになる。トランジ
スタQ2のｈfeは通常１〜５程度であるから、トラ
ンジスタQ1の入力電流にｈfeの重みを付けておく
ことにより、比較動作を完了させることができ
る。
第４図は、上記のトランジスタQ2に複数個の
コレクタ電極を設けて、カレントミラー回路を構
成しトランジスタQ1の出力電流と、トランジス
タQ2の出力電流とを合せようとするものであ
る。第５図に、その構成の断面斜視図を示す。図
中、第２図における部分と同一部分には同一符号
を付し、その説明を省略する。本実施例において
は、拡散層８内に２つのN+型領域９，１０とP+
型領域１１とを形成し、カレントミラーを構成し
た。
コレクタ電極を設けて、カレントミラー回路を構
成しトランジスタQ1の出力電流と、トランジス
タQ2の出力電流とを合せようとするものであ
る。第５図に、その構成の断面斜視図を示す。図
中、第２図における部分と同一部分には同一符号
を付し、その説明を省略する。本実施例において
は、拡散層８内に２つのN+型領域９，１０とP+
型領域１１とを形成し、カレントミラーを構成し
た。
第６図は、第３図に示す比較器を２n−１個並
べた本発明のAD変換器の一実施例を示す。エミ
ツタが共通接続されたトランジスタQ1の群は、
入力信号電流を各々に対応するトランジスタQ2
のベースに供給する。ベースが共通接続されたト
ランジスタQ3の群は、順にI1＝Ｉ、I2＝2I、I3＝
3I、………I2n-1＝（２n−１）Ｉなる基準電流が印
加され、それぞれに対応するトランジスタQ2の
コレクタに供給する。しかるのち、入力電流ＩIN
の基準電流に対する大小において、Ｉo＜ＩIN＜
Ｉo+1であれば、ｎ番目までのインバータQ4が高
レベルになり、ｎ＋１番目より２n−１番目まで
のインバータQ4が低レベルになる。この操作に
より、いわゆる量子化が行なわれたのであり、こ
の10進出力をエンコードして２進符号に変換すれ
ば、ｎビツトの並列処理AD変換器を得る。この
場合、変換精度は、インバータQ4に接続される
I2L素子のインジエクタ電流の大きさに依存す
る。
べた本発明のAD変換器の一実施例を示す。エミ
ツタが共通接続されたトランジスタQ1の群は、
入力信号電流を各々に対応するトランジスタQ2
のベースに供給する。ベースが共通接続されたト
ランジスタQ3の群は、順にI1＝Ｉ、I2＝2I、I3＝
3I、………I2n-1＝（２n−１）Ｉなる基準電流が印
加され、それぞれに対応するトランジスタQ2の
コレクタに供給する。しかるのち、入力電流ＩIN
の基準電流に対する大小において、Ｉo＜ＩIN＜
Ｉo+1であれば、ｎ番目までのインバータQ4が高
レベルになり、ｎ＋１番目より２n−１番目まで
のインバータQ4が低レベルになる。この操作に
より、いわゆる量子化が行なわれたのであり、こ
の10進出力をエンコードして２進符号に変換すれ
ば、ｎビツトの並列処理AD変換器を得る。この
場合、変換精度は、インバータQ4に接続される
I2L素子のインジエクタ電流の大きさに依存す
る。
以下、第７図及び第８図ａ〜ｄを用いて上記変
換精度について説明する。第７図に示すトランジ
スタQ1〜Q6は、前述したI2L構造で作られる。ト
ランジスタQ1〜Q4は、前述した比較器を示し、
トランジスタQ5，Q6は比較器出力を受けるフリ
ツプフロツプ回路、もしくはエンコーダの入力部
を示す。トランジスタQ1，Q3，Q5には、それぞ
れ信号電流Ｉio、基準電流Ｉref、インジエクシヨ
ン電流Ｉiojが供給される。トランジスタQ1とQ2
との出力及び入力特性曲線を第８図ａに示す。動
作点は、同図中、点Ａに存在し、バイアス電流Ｉ
B2が与えられる。
換精度について説明する。第７図に示すトランジ
スタQ1〜Q6は、前述したI2L構造で作られる。ト
ランジスタQ1〜Q4は、前述した比較器を示し、
トランジスタQ5，Q6は比較器出力を受けるフリ
ツプフロツプ回路、もしくはエンコーダの入力部
を示す。トランジスタQ1，Q3，Q5には、それぞ
れ信号電流Ｉio、基準電流Ｉref、インジエクシヨ
ン電流Ｉiojが供給される。トランジスタQ1とQ2
との出力及び入力特性曲線を第８図ａに示す。動
作点は、同図中、点Ａに存在し、バイアス電流Ｉ
B2が与えられる。
次に、トランジスタQ3の出力特性は、ｈfe・Ｉ
B2＞Ｉref・およびhfe×ＩB2＜Ｉref
B2＞Ｉref・およびhfe×ＩB2＜Ｉref
Claims (1)
- 【特許請求の範囲】 １ 一方導電型の半導体層内に形成された、他方
導電型の第１、第２の領域と、前記第１、第２の
領域に並設して前記半導体層内に形成された他方
導電型の第３、第４の領域と、前記第３、第４の
領域内に選択的に形成された一方導電型の第５、
第６の領域を備え、前記第１、第３の領域とその
間に介在された半導体層によつてI2Lを構成する
横形の第１のトランジスタを形成し、第５、第３
の領域と半導体層によつて前記I2Lを構成する縦
形の第２のトランジスタを形成し、第２、第４の
領域とその間に介在された半導体層によつて前記
I2Lを構成する横形の第３のトランジスタを形成
し、第６、第４の領域と半導体層によつて前記
I2Lを構成する縦形の第４のトランジスタを形成
し、前記第５の領域を第４の領域と電気的に接続
し、前記第１、第２の領域にそれぞれ独立した２
つの入力信号を印加し、前記第６の領域より、前
記２つの入力信号の比較出力信号を得るように構
成した比較器。 ２ 第３の領域に選択的に一方導電型の第７の領
域を形成し、前記第３の領域と第７の領域を電気
的に接続した特許請求の範囲第１項記載の比較
器。 ３ 一方導電型の半導体層内に形成された、他方
導電型の第１、第２の領域と、前記第１、第２の
領域に並設して前記半導体層内に形成された他方
導電型の第３、第４の領域と、前記第３、第４の
領域内に選択的に形成された一方導電型の第５、
第６の領域を備え、前記第１、第３の領域とその
間に介在された半導体層によつてI2Lを構成する
横形の第１のトランジスタを形成し、第５、第３
の領域と半導体層によつて前記I2Lを構成する縦
形の第２のトランジスタを形成し、第２、第４の
領域とその間に介在された半導体層によつて前記
I2Lを構成する横形の第３のトランジスタを形成
し、第６、第４の領域と半導体層によつて前記
I2Lを構成する縦形の第４のトランジスタを形成
し、前記第５の領域を第４の領域と電気的に接続
し、前記第１、第２の領域にそれぞれ独立した２
つの入力信号を印加し、前記第６の領域より、前
記２つの入力信号の比較出力信号を得るように構
成した比較器を用い、前記比較器、ｎ個を同一半
導体基板上に形成し、ｎ個の第１の領域を電気的
に共通接続して入力信号を印加し、ｎ個の第２の
領域に各々独立したｎ個の基準信号を印加して成
り、ｎ個の第３の領域のそれぞれに選択的に形成
された第６の領域より比較出力信号を得るように
構成したアナログ・デイジタル変換器。 ４ ｎ個の第２の領域が基準信号に対して抵抗を
有するように形成され、前記抵抗によりそれぞれ
異なるｎ個の基準信号を得るようにした特許請求
の範囲第３項記載のアナログ・デイジタル変換
器。 ５ ｎ個の第２の領域がそれぞれ異なる大きさの
抵抗として作用するように成し、前記抵抗の大き
さによりそれぞれ異なる基準信号を得るようにし
た特許請求の範囲第４項記載のアナログ・デイジ
タル変換器。 ６ ｎ個の第２の領域を一本の帯状の領域と成
し、前記帯状の第２の領域の一端より１個の基準
信号を印加するようにした特許請求の範囲第４項
記載のアナログ・デイジタル変換器。 ７ 同一半導体基板上に複数個の抵抗素子を有す
る受動領域が形成され、前記抵抗素子がそれぞれ
電気的に接続され、前記抵抗素子へ１個の基準信
号が印加され、前記抵抗素子の他端が第２の領域
に電気的に接続されて成る特許請求の範囲第３項
記載のアナログ・デイジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098678A JPS54103683A (en) | 1978-02-01 | 1978-02-01 | Comparator and analog-digital converter using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098678A JPS54103683A (en) | 1978-02-01 | 1978-02-01 | Comparator and analog-digital converter using it |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54103683A JPS54103683A (en) | 1979-08-15 |
| JPS62586B2 true JPS62586B2 (ja) | 1987-01-08 |
Family
ID=11765464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1098678A Granted JPS54103683A (en) | 1978-02-01 | 1978-02-01 | Comparator and analog-digital converter using it |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54103683A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10774765B2 (en) | 2013-08-16 | 2020-09-15 | Andreas Stihl Ag & Co. Kg | Method for starting a combustion engine having a starter apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121927U (ja) * | 1987-02-02 | 1988-08-08 |
-
1978
- 1978-02-01 JP JP1098678A patent/JPS54103683A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10774765B2 (en) | 2013-08-16 | 2020-09-15 | Andreas Stihl Ag & Co. Kg | Method for starting a combustion engine having a starter apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54103683A (en) | 1979-08-15 |
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