JPH04137915A - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
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- JPH04137915A JPH04137915A JP25931390A JP25931390A JPH04137915A JP H04137915 A JPH04137915 A JP H04137915A JP 25931390 A JP25931390 A JP 25931390A JP 25931390 A JP25931390 A JP 25931390A JP H04137915 A JPH04137915 A JP H04137915A
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- voltage
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- 238000006243 chemical reaction Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、低電源電圧下にあっても略正常に動作する
ディジタル・アナログ変換回路に関する。
ディジタル・アナログ変換回路に関する。
「従来の技術」
第３図は、抵抗ストリング形と呼ばれるディジタル・ア
ナログ変換回路の一例を示す回路図である。この図にお
いて、ＲＯ〜Ｒｎは直列に接続された同一の抵抗である
。この直列接続された抵抗Ｒ０〜Ｒｎの一端には、正電
源電圧Ｖｄｄが供給され、他端は接地されている。これ
ら抵抗Ｒ０〜Ｒｎは、例えば９ビツトのディジタル・ア
ナログ変換挽回路の場合、５１１本（２’−１＝５１１
）から構成される。ＳＷ０〜ＳＷｎはトランジスタスイ
ッチである。これらトランジスタスイッチＳＷ０〜ＳＷ
ｎのソース端子は、抵抗Ｒ０〜Ｒｎの各接続節点に接続
され、ドレイン端子が出力端子Ｔ０に接続されている。
ナログ変換回路の一例を示す回路図である。この図にお
いて、ＲＯ〜Ｒｎは直列に接続された同一の抵抗である
。この直列接続された抵抗Ｒ０〜Ｒｎの一端には、正電
源電圧Ｖｄｄが供給され、他端は接地されている。これ
ら抵抗Ｒ０〜Ｒｎは、例えば９ビツトのディジタル・ア
ナログ変換挽回路の場合、５１１本（２’−１＝５１１
）から構成される。ＳＷ０〜ＳＷｎはトランジスタスイ
ッチである。これらトランジスタスイッチＳＷ０〜ＳＷ
ｎのソース端子は、抵抗Ｒ０〜Ｒｎの各接続節点に接続
され、ドレイン端子が出力端子Ｔ０に接続されている。
なお、以降ではこの抵抗Ｒ０〜Ｒｎの各接続節点を電圧
節点と称する。そして、このような構成によれば、ゲー
ト信号によってトランジスタスイッチＳ Ｗ ｏ〜ＳＷ
ｎの内のいずれか１つがオン状態になるよう制御され、
この結果、所定の出力電圧が発生する。このゲート信号
は図示されていない制御回路から出力されるものであり
、この制御回路は外部から供給されるディジタル信号に
応じて当該ゲート信号を生成するようになっている。
節点と称する。そして、このような構成によれば、ゲー
ト信号によってトランジスタスイッチＳ Ｗ ｏ〜ＳＷ
ｎの内のいずれか１つがオン状態になるよう制御され、
この結果、所定の出力電圧が発生する。このゲート信号
は図示されていない制御回路から出力されるものであり
、この制御回路は外部から供給されるディジタル信号に
応じて当該ゲート信号を生成するようになっている。
ここで、上述したトランジスタスイッチＳ Ｗ 。
〜ＳＷｎは、通常、ＭＯ８型トランジスタで構成される
。このＭＯ３型トランジスタ内、Ｐチャネルトランジス
タでは、ソースよりゲートが低電位にあると、オン抵抗
が小さく、一方、Ｎチャネルトランジスタでは、ソース
よりゲートが高電位にあると、オン抵抗が小さい。この
ため、図に示すように１ ／ ２ Ｖｄｄ（Ｖｄｄ電源
電圧）以下の電圧節点はＮチャネルトランジスタが接続
され、１／２ＶｄｄからＶｄｄまでの電圧節点はＰチャ
ネルトランジスタが接続されている。
。このＭＯ３型トランジスタ内、Ｐチャネルトランジス
タでは、ソースよりゲートが低電位にあると、オン抵抗
が小さく、一方、Ｎチャネルトランジスタでは、ソース
よりゲートが高電位にあると、オン抵抗が小さい。この
ため、図に示すように１ ／ ２ Ｖｄｄ（Ｖｄｄ電源
電圧）以下の電圧節点はＮチャネルトランジスタが接続
され、１／２ＶｄｄからＶｄｄまでの電圧節点はＰチャ
ネルトランジスタが接続されている。
「発明が解決しようとする課題」
ところで、上述した従来のディジタル・アナログ変換回
路に低い電源電圧を供給した場合、例えば、電源ｔＲ圧
Ｖｄｄを２Ｖとした時、１ ／ ２ Ｖ ｄｄｉ７）電
圧節点は１ｖになる。この電圧節点近傍に接続されるＰ
チャネルトランジスタにあっては、第４図（イ）に示す
ように、ＯＮ状態にあっては、ゲート端子Ｇが接地され
、バックゲート端子ＢＧにＶｄｄ＝ ２ Ｖが供給され
ている。このため、ゲート・ソース間電圧Ｖｇｓはｒ−
ＩＶＪであり、通常の閾電圧Ｖ ｔｈｐ（−０，８Ｖ
）を越えている。この結果、ソース・バックゲート間が
逆バイアス状態でなければ、このトランジスタはオン状
態となり、低抵抗状態になる。しかしながら、このＰチ
ャネルトランジスタでは、バックゲート・ソース間電圧
ｖｂｇＳが「１■」の逆バイアス状態であるため、高抵
抗状態になってしまう。一方、Ｎチャネルトランジスタ
においても同様になる。すなわち、第４図（ロ）に示す
ように、ゲート・ソース間電圧Ｖｇｓが「ＩＶ」で閾電
圧Ｖ ｔｈｎ（０，８Ｖ ）を越えているが、バックゲ
ート・ソース間電圧Ｖ ｂｇｓがｒ−ＩＶＪの逆バイア
ス状態である。このため、このＮチャネルトランジスタ
も高抵抗状態になる。
路に低い電源電圧を供給した場合、例えば、電源ｔＲ圧
Ｖｄｄを２Ｖとした時、１ ／ ２ Ｖ ｄｄｉ７）電
圧節点は１ｖになる。この電圧節点近傍に接続されるＰ
チャネルトランジスタにあっては、第４図（イ）に示す
ように、ＯＮ状態にあっては、ゲート端子Ｇが接地され
、バックゲート端子ＢＧにＶｄｄ＝ ２ Ｖが供給され
ている。このため、ゲート・ソース間電圧Ｖｇｓはｒ−
ＩＶＪであり、通常の閾電圧Ｖ ｔｈｐ（−０，８Ｖ
）を越えている。この結果、ソース・バックゲート間が
逆バイアス状態でなければ、このトランジスタはオン状
態となり、低抵抗状態になる。しかしながら、このＰチ
ャネルトランジスタでは、バックゲート・ソース間電圧
ｖｂｇＳが「１■」の逆バイアス状態であるため、高抵
抗状態になってしまう。一方、Ｎチャネルトランジスタ
においても同様になる。すなわち、第４図（ロ）に示す
ように、ゲート・ソース間電圧Ｖｇｓが「ＩＶ」で閾電
圧Ｖ ｔｈｎ（０，８Ｖ ）を越えているが、バックゲ
ート・ソース間電圧Ｖ ｂｇｓがｒ−ＩＶＪの逆バイア
ス状態である。このため、このＮチャネルトランジスタ
も高抵抗状態になる。
このような状況下において、上述したトランジスタスイ
ッチＳ Ｗ ｏ〜ＳＷｎに順次、ゲート信号を供給し、
その出力電圧を見ると、第５図に示す出力特性になる。
ッチＳ Ｗ ｏ〜ＳＷｎに順次、ゲート信号を供給し、
その出力電圧を見ると、第５図に示す出力特性になる。
この図から明らかなように、１／２Ｖｄｄの近傍の電圧
節点だけ適正な出力が得られない動作となる。このよう
に、従来のディジタル・アナログ変換回路にあっては、
低い電源電圧下で使用する場合、電圧節点１／２Ｖｄｄ
近傍のトランジスタスイッチが上述した理由により高抵
抗状態になるため、低速応答となり正常に動作しなくな
るという欠点がある。
節点だけ適正な出力が得られない動作となる。このよう
に、従来のディジタル・アナログ変換回路にあっては、
低い電源電圧下で使用する場合、電圧節点１／２Ｖｄｄ
近傍のトランジスタスイッチが上述した理由により高抵
抗状態になるため、低速応答となり正常に動作しなくな
るという欠点がある。
この発明は上述した事情に鑑みてなされたもので、低電
源電圧下にあっても略正常に動作することができるディ
ジタル・アナログ変換回路を提供することを目的として
いる。
源電圧下にあっても略正常に動作することができるディ
ジタル・アナログ変換回路を提供することを目的として
いる。
「課題を解決するための手段Ｊ
この発明は、複数の抵抗素子が直列接続され、その一端
に電源電圧が供給されると共に、他端が接地してなる抵
抗路の各電圧節点に設けられたスイッチ手段の開閉に応
じて所定の電圧出力を出力端子に供給するディジタル・
アナログ変換回路において、前記電源電圧の中点電位近
傍の電圧節点に設けられ、基板電位が可変な第１のトラ
ンジスタ素子のバックゲート端子をソース端子に接続し
てなる第１のスイッチ手段と、前記中点電位近傍の電圧
節点に設けられ、前記第１のトランジスタ素子と基板電
位が固定された第２のトランジスタ素子とを並列接続し
てなる第２のスイッチ手段と、前記電源電圧が所定値以
下となった場合に、この電源電圧の中点電位を発生し、
前記出力端子に供給するレベル発生回路とを具備するこ
とを特徴としている。
に電源電圧が供給されると共に、他端が接地してなる抵
抗路の各電圧節点に設けられたスイッチ手段の開閉に応
じて所定の電圧出力を出力端子に供給するディジタル・
アナログ変換回路において、前記電源電圧の中点電位近
傍の電圧節点に設けられ、基板電位が可変な第１のトラ
ンジスタ素子のバックゲート端子をソース端子に接続し
てなる第１のスイッチ手段と、前記中点電位近傍の電圧
節点に設けられ、前記第１のトランジスタ素子と基板電
位が固定された第２のトランジスタ素子とを並列接続し
てなる第２のスイッチ手段と、前記電源電圧が所定値以
下となった場合に、この電源電圧の中点電位を発生し、
前記出力端子に供給するレベル発生回路とを具備するこ
とを特徴としている。
「作用」
上記構成によれば、電源電圧が所定値以下となった場合
、中点電位近傍の電圧節点に設けられた第１のスイッチ
手段では、逆バイアスにならずに低抵抗状態でオン状態
になり、一方、中点電位近傍の電圧節点に設けられた第
２のスイッチ手段では、レベル発生回路が供給する中点
電位に接続されて低抵抗状態となる。これにより、低電
源電圧下でも略正常に動作する。
、中点電位近傍の電圧節点に設けられた第１のスイッチ
手段では、逆バイアスにならずに低抵抗状態でオン状態
になり、一方、中点電位近傍の電圧節点に設けられた第
２のスイッチ手段では、レベル発生回路が供給する中点
電位に接続されて低抵抗状態となる。これにより、低電
源電圧下でも略正常に動作する。
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。第１図はこの発明による一実施例の構成を示す回路
図であって、電圧節点１ ／ ２ Ｖ ｄｄ付近の回路
を示している。この図において、ＲｌＲ，Ｒ・・・は直
列に接続された同一の抵抗であり、これらの接続節点が
各電圧節点を形成している。
る。第１図はこの発明による一実施例の構成を示す回路
図であって、電圧節点１ ／ ２ Ｖ ｄｄ付近の回路
を示している。この図において、ＲｌＲ，Ｒ・・・は直
列に接続された同一の抵抗であり、これらの接続節点が
各電圧節点を形成している。
１は１／２Ｖｄｄ以下の電圧節点側に接続されるトラン
ジスタスイッチである。このトランジスタスイッチ１は
、バックゲート端子の電位が可変の構成（Ｐウェル構造
）なので、バックゲート端子をソース端子に接続したＮ
チャネルＭＯ８）ランジスタにより構成されている。２
は１／２Ｖｄｄより大きい電圧節点側に接続されるトラ
ンジスタスイッチであり、ＮチャネルトランジスタとＰ
チャネルトランジスタとが並列に接続されて構成されて
いる。Ｐチャネルトランジスタのバックゲート電位はＶ
ｄｄに固定の構造である。このようなスイッチングトラ
ンジスタ１．２の各ソース端子は、各電圧節点に接続さ
れると共に、各ドレイン端子が出力端子Ｔ０接続される
。また、この出力端子Ｔ。
ジスタスイッチである。このトランジスタスイッチ１は
、バックゲート端子の電位が可変の構成（Ｐウェル構造
）なので、バックゲート端子をソース端子に接続したＮ
チャネルＭＯ８）ランジスタにより構成されている。２
は１／２Ｖｄｄより大きい電圧節点側に接続されるトラ
ンジスタスイッチであり、ＮチャネルトランジスタとＰ
チャネルトランジスタとが並列に接続されて構成されて
いる。Ｐチャネルトランジスタのバックゲート電位はＶ
ｄｄに固定の構造である。このようなスイッチングトラ
ンジスタ１．２の各ソース端子は、各電圧節点に接続さ
れると共に、各ドレイン端子が出力端子Ｔ０接続される
。また、この出力端子Ｔ。
は、１／２Ｖｄｄレベルを発生するレベル発生回路３と
接続されている。このレベル発生回路３は、Ｐチャネル
トランジスタＴｒｉと、２つの同一抵抗Ｒｅｘと、Ｎチ
ャネルトランジスタＴｒ２とが直列に接続されており、
ＰチャネルトランジスタＴｒ１のソース端子に電源電圧
Ｖｄｄが供給され、ＮチャネルトランジスタＴｒｉのソ
ース端子が接地されている。そして、これらトランジス
タＴｒｉ。
接続されている。このレベル発生回路３は、Ｐチャネル
トランジスタＴｒｉと、２つの同一抵抗Ｒｅｘと、Ｎチ
ャネルトランジスタＴｒ２とが直列に接続されており、
ＰチャネルトランジスタＴｒ１のソース端子に電源電圧
Ｖｄｄが供給され、ＮチャネルトランジスタＴｒｉのソ
ース端子が接地されている。そして、これらトランジス
タＴｒｉ。
Ｔｒ２の各ゲート端子には、信号ＳＴが供給されるよう
になっている。こうした構成によるレベル発生回路３は
、信号ＳＴに応じてこれらトランジスタＴｒ１．Ｔｒ２
がオン状態になり、抵抗Ｒｅｘ同士の接続点に中点電圧
１／２Ｖｄｄを発生し、これを出力端子Ｔ０供給する。
になっている。こうした構成によるレベル発生回路３は
、信号ＳＴに応じてこれらトランジスタＴｒ１．Ｔｒ２
がオン状態になり、抵抗Ｒｅｘ同士の接続点に中点電圧
１／２Ｖｄｄを発生し、これを出力端子Ｔ０供給する。
信号ＳＴは、第２図に示す比較回路４から出力される。
この比較回路４は、負荷抵抗として動作するＰチャネル
トランジスタＴｒ３と、順方向電圧降下させるダイオー
ドＤ 、、Ｄ 、と、シュミットトリガインバータＩ
ＮＶ、と、インバータＩＮＶ。
トランジスタＴｒ３と、順方向電圧降下させるダイオー
ドＤ 、、Ｄ 、と、シュミットトリガインバータＩ
ＮＶ、と、インバータＩＮＶ。
とから構成されている。このような構成によれば、シュ
ミットトリガインバータＩＮＶ、の入力電圧が略１．２
Ｖより小さくなると、信号ＳＴが“■］”（ハイレベル
）となる。
ミットトリガインバータＩＮＶ、の入力電圧が略１．２
Ｖより小さくなると、信号ＳＴが“■］”（ハイレベル
）となる。
次に、上記構成による実施例の動作について説明する。
■低電源電圧下における動作
この場合、例えば、電源電圧Ｖｄｄを２■として動作さ
せると、まず、トランジスタスイッチ１にあっては、バ
ックゲート端子がソース端子に接続されているため、逆
バイアスにならずに低抵抗状態で「オン」するようにな
る。一方、トランジスタスイッチ２においては、比較回
路４がら出力される信号ＳＴがＨ″となるから、レベル
発生回路３が発生する１／２Ｖｄｄの電位に接続される
。この結果、低抵抗状態となり、従来問題となっていた
高抵抗状態による低速応答が解消され、略正常な動作が
実現される。
せると、まず、トランジスタスイッチ１にあっては、バ
ックゲート端子がソース端子に接続されているため、逆
バイアスにならずに低抵抗状態で「オン」するようにな
る。一方、トランジスタスイッチ２においては、比較回
路４がら出力される信号ＳＴがＨ″となるから、レベル
発生回路３が発生する１／２Ｖｄｄの電位に接続される
。この結果、低抵抗状態となり、従来問題となっていた
高抵抗状態による低速応答が解消され、略正常な動作が
実現される。
■通常の電源電圧下における動作
電源電圧Ｖｄｄが大きい時には、比較回路４がら出力さ
れる信号ＳＴがＬ”（ローレベル）であるから、レベル
発生回路３はオフ状態となる。しがも、トランジスタス
イッチ１．２は、低抵抗状態で「オン」されるので、正
常に動作する。
れる信号ＳＴがＬ”（ローレベル）であるから、レベル
発生回路３はオフ状態となる。しがも、トランジスタス
イッチ１．２は、低抵抗状態で「オン」されるので、正
常に動作する。
なお、上記実施例は、トランジスタスイッチ１゜２がＰ
ウェル構造によって形成され、Ｎチャネルトランジスタ
のバックゲート電圧を制御する場合を説明したものであ
る。これに替えて、Ｎウェル構造としても勿論可能であ
り、この場合にはＰチャネルとＮチャネルとが反対にな
る。すなわち、上記実施例とは全く反対にして、Ｐチャ
ネルトランジスタのバックゲート端子をソース端子に接
続し、１／２Ｖｄｄ以下の電圧節点側にＰチャネルトラ
ンジスタを並列接続する形になる。
ウェル構造によって形成され、Ｎチャネルトランジスタ
のバックゲート電圧を制御する場合を説明したものであ
る。これに替えて、Ｎウェル構造としても勿論可能であ
り、この場合にはＰチャネルとＮチャネルとが反対にな
る。すなわち、上記実施例とは全く反対にして、Ｐチャ
ネルトランジスタのバックゲート端子をソース端子に接
続し、１／２Ｖｄｄ以下の電圧節点側にＰチャネルトラ
ンジスタを並列接続する形になる。
「発明の効果」
以上説明したように、この発明によれば、電源電圧が所
定値以下となった場合、中点電位以下近傍の電圧節点に
設けられた第１のスイッチ手段では、逆バイアスになら
ずに低抵抗状態でオン状態になり、一方、中点電位近傍
の電圧節点に設けられた第２のスイッチ手段では、レベ
ル発生回路が供給する中点電位に接続されて低抵抗状態
となるので、低電源電圧下にあっても略正常に動作する
ことができる。
定値以下となった場合、中点電位以下近傍の電圧節点に
設けられた第１のスイッチ手段では、逆バイアスになら
ずに低抵抗状態でオン状態になり、一方、中点電位近傍
の電圧節点に設けられた第２のスイッチ手段では、レベ
ル発生回路が供給する中点電位に接続されて低抵抗状態
となるので、低電源電圧下にあっても略正常に動作する
ことができる。
第１図はこの発明による一実施例の構成を示す回路図、
第２図は同実施例における比較回路４の構成を示す回路
図、第３図〜第５図は従来例を説明するため図である。 １・・・・・・トランジスタスイッチ（第１のスイッチ
手段）、 ２・・・・・・トランジスタスイッチ（第２のスイッチ
手段）、 ３・・・・・・レベル発生回路。
第２図は同実施例における比較回路４の構成を示す回路
図、第３図〜第５図は従来例を説明するため図である。 １・・・・・・トランジスタスイッチ（第１のスイッチ
手段）、 ２・・・・・・トランジスタスイッチ（第２のスイッチ
手段）、 ３・・・・・・レベル発生回路。
Claims (1)
- 【特許請求の範囲】 複数の抵抗素子が直列接続され、その一端に電源電圧が
供給されると共に、他端が接地してなる抵抗路の各電圧
節点に設けられたスイッチ手段の開閉に応じて所定の電
圧出力を出力端子に供給するディジタル・アナログ変換
回路において、前記電源電圧の中点電位近傍の電圧節点
に設けられ、基板電位が可変な第１のトランジスタ素子
のバックゲート端子をソース端子に接続してなる第１の
スイッチ手段と、 前記中点電位の近傍の電圧節点に設けられ、前記第１の
トランジスタ素子と基板電位が固定された第２のトラン
ジスタ素子とを並列接続してなる第２のスイッチ手段と
、 前記電源電圧が所定値以下となった場合に、この電源電
圧の中点電位を発生し、前記出力端子に供給するレベル
発生回路と を具備することを特徴とするディジタル・アナログ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259313A JPH07105719B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259313A JPH07105719B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137915A true JPH04137915A (ja) | 1992-05-12 |
| JPH07105719B2 JPH07105719B2 (ja) | 1995-11-13 |
Family
ID=17332347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259313A Expired - Lifetime JPH07105719B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105719B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575455A (ja) * | 1991-01-31 | 1993-03-26 | Crystal Semiconductor Corp | 低電力電源状態におけるデジタル−アナログコンバータのシヤツトダウン |
| JPH06152425A (ja) * | 1992-06-12 | 1994-05-31 | Yamaha Corp | Ｄ／ａコンバータ |
| JP2008211792A (ja) * | 2007-02-23 | 2008-09-11 | Stmicroelectronics Asia Pacific Pte Ltd | Ｌｃｄパネルコラムドライバ用出力アーキテクチャ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447129A (en) * | 1987-08-18 | 1989-02-21 | Sanyo Electric Co | Da conversion circuit |
| JPH02202121A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | デジタル―アナログ変換回路 |
-
1990
- 1990-09-28 JP JP2259313A patent/JPH07105719B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447129A (en) * | 1987-08-18 | 1989-02-21 | Sanyo Electric Co | Da conversion circuit |
| JPH02202121A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | デジタル―アナログ変換回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575455A (ja) * | 1991-01-31 | 1993-03-26 | Crystal Semiconductor Corp | 低電力電源状態におけるデジタル−アナログコンバータのシヤツトダウン |
| JPH06152425A (ja) * | 1992-06-12 | 1994-05-31 | Yamaha Corp | Ｄ／ａコンバータ |
| JP2008211792A (ja) * | 2007-02-23 | 2008-09-11 | Stmicroelectronics Asia Pacific Pte Ltd | Ｌｃｄパネルコラムドライバ用出力アーキテクチャ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105719B2 (ja) | 1995-11-13 |
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