JP2014533070A - 共有レジスタストリングを備えたデジタルアナログコンバータ - Google Patents
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Description
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- 装置であって、
複数の列及び複数の行を有するアレイに配される複数のレジスタであって、レジスタストリングを形成するためスキップK(skip−K)パターンで共に結合される、前記複数のレジスタ、
スイッチの第1のセットであって、スイッチの前記第1のセットからの各スイッチが前記レジスタストリングに結合される、スイッチの前記第1のセット、及び
スイッチの第2のセットであって、スイッチの前記第2のセットからの各スイッチが前記レジスタストリングに結合される、スイッチの前記第2のセット、
を含み、
スイッチの前記第1及び第2のセットが、各々シーケンスに配され、且つ、互いにオフセット値だけオフセットされ、
スイッチの前記第1及び第2のセットが前記アレイの周辺に沿って配されて、スイッチの前記第1のセットからの各スイッチが、スイッチの前記第2のセットからの前記シーケンスにおけるその対応するスイッチと同じ行又は同じ列に近接し且つ同じ行又は同じ列に関連付けられるようにされ、
レジスタの数が、列の数及び行の数の少なくとも一方の整数倍か又は前記オフセット値の比(fraction)の少なくとも一方である、
装置。 - 請求項1に記載の装置であって、前記第1及び第2のスイッチが、前記アレイの端部に沿って複数のインターリーブされた列に配される、装置。
- 請求項2に記載の装置であって、前記装置が、
スイッチの前記第1のセットからの各スイッチに結合される第1のバッファ、及び
スイッチの前記第2のセットからの各スイッチに結合される第2のバッファ、
を更に含む、装置。 - 請求項3に記載の装置であって、Kが2であり、前記オフセット値が64である、装置。
- 請求項4に記載の装置であって、各レジスタがシリコンクロムレジスタを更に含む、装置。
- 請求項5に記載の装置であって、トランジスタの前記第1及び第2のセットの各々からの前記少なくとも1つのスイッチが伝送ゲートである、装置。
- 装置であって、
第1の範囲内の電圧を生成するように構成される第1の出力、
第2の範囲内の電圧を生成するように構成される第2の出力であって、前記第1及び第2の範囲がオフセット電圧だけ互いにオフセットされる、前記第2の出力、
複数のレジスタ行であって、各レジスタ行がレジスタのセットを含み、レジスタの各セットからのレジスタが、レジスタストリングを形成するためスキップKパターンで共に結合され、レジスタの数が行の数の整数倍である、前記複数のレジスタ行、及び
各々前記レジスタストリングに結合される複数のスイッチ、
を含み、
前記複数のスイッチが、
前記複数のレジスタ行の第1のレジスタ行からの第1のレジスタに結合され、且つ、前記第1の範囲内の第1の電圧を前記第1の出力に提供するように構成される第1のスイッチ、及び
前記複数のレジスタ行の前記第1のレジスタ行からの第2のレジスタに結合され、且つ、前記第2の範囲内の第2の電圧を前記第2の出力に提供するように構成される第2のスイッチ、
を含み、
前記第1及び第2のレジスタがレジスタの所定のセットだけ互いに分離され、
前記所定のセット内のレジスタの数が、K、レジスタ行の数、及び前記オフセット電圧の関数であり、
前記第1及び第2の電圧間の差が前記オフセット電圧にほぼ等しい、
装置。 - 請求項7に記載の装置であって、
前記複数のスイッチが、スイッチの第1のセットとスイッチの第2のセットとを更に含み、
スイッチの前記第1のセットが前記第1のスイッチを含み、
スイッチの前記第2のセットが前記第2のスイッチを含む、
装置。 - 請求項8に記載の装置であって、前記装置が、
スイッチの前記第1のセットからの各スイッチと前記第1の出力との間に結合される第1のバッファ、及び
スイッチの前記第2のセットからの各スイッチと前記第2の出力との間に結合される第2のバッファ、
を更に含む、装置。 - 請求項9に記載の装置であって、スイッチの前記第1及び第2のセットがシーケンスに配されて、前記第1及び第2のセットに対する前記シーケンスにおける対応するスイッチから出力される電圧間の差が前記オフセット電圧にほぼ等しくなるようになっている、装置。
- 請求項10に記載の装置であって、前記オフセット電圧がオフセット値に関連付けられる、装置。
- 請求項1に記載の装置であって、Kが2であり、前記オフセット値が64である、装置。
- 請求項12に記載の装置であって、行の数が32である、装置。
- デジタルアナログコンバータ(DAC)であって、
デジタル信号を受信するように構成されるデコーダ、及び
前記デコーダに結合され、且つ、アナログ信号を生成するように構成されるレゾルーション回路、
を含み、
前記レゾルーション回路が、
第1の範囲内の電圧を生成するように構成される第1の出力、
第2の範囲内の電圧を生成するように構成される第2の出力であって、前記第1及び第2の範囲がオフセット電圧だけ互いにオフセットされる、前記第2の出力、
複数のレジスタ行であって、各レジスタ行がレジスタのセットを含み、レジスタの各セットからのレジスタが、レジスタストリングを形成するためスキップKパターンで共に結合され、レジスタの数が行の数の整数倍である、前記複数のレジスタ行、及び
各々前記レジスタストリングに結合され、且つ、前記デコーダからの出力信号により制御される複数のスイッチ、
を有し、
前記複数のスイッチが、
前記複数のレジスタ行の第1のレジスタ行からの第1のレジスタに結合され、且つ、前記第1の範囲内の第1の電圧を前記第1の出力に提供するように構成される第1のスイッチと、
前記複数のレジスタ行の前記第1のレジスタ行からの第2のレジスタに結合され、且つ、前記第2の範囲内の第2の電圧を前記第2の出力に提供するように構成される第2のスイッチと、
を含み、
前記第1及び第2のレジスタがレジスタの所定のセットだけ互いに分離され、
前記所定のセット内のレジスタの数が、K、レジスタ行の数、及び前記オフセット電圧の関数であり、
前記第1及び第2の電圧間の差が前記オフセット電圧にほぼ等しい、
DAC。 - 請求項14に記載のDACであって、
前記複数のスイッチが、スイッチの第1のセットとスイッチの第2のセットとを更に含み、
スイッチの前記第1のセットが前記第1のスイッチを含み、
スイッチの前記第2のセットが前記第2のスイッチを含む、
DAC。 - 請求項15に記載のDACであって、前記装置が、
スイッチの前記第1のセットからの各スイッチと前記第1の出力との間に結合される第1のバッファ、及び
スイッチの前記第2のセットからの各スイッチと前記第2の出力との間に結合される第2のバッファ、
を更に含む、DAC。 - 請求項16に記載のDACであって、スイッチの前記第1及び第2のセットがシーケンスに配されて、前記第1及び第2のセットに対する前記シーケンスにおける対応するスイッチから出力される電圧間の差が前記オフセット電圧にほぼ等しくなるようになっている、DAC。
- 請求項17に記載のDACであって、前記オフセット電圧がオフセット値に関連付けられる、DAC。
- 請求項18に記載のDACであって、Kが2であり、前記オフセット値が64である、DAC。
- 請求項19に記載のDACであって、行の数が32である、DAC。
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