JP2014533070A5 - - Google Patents

Claims (20)

1. 複数の列及び複数の行を有するアレイに配される複数のレジスタであって、レジスタストリングを形成するためにスキップＫ（ｓｋｉｐ−Ｋ）パターンで共に結合される、前記複数のレジスタと、
   第１のスイッチのセットであって、前記第１のスイッチのセットからの各スイッチが前記レジスタストリングに結合される、前記第１のスイッチのセットと、
   第２のスイッチのセットであって、前記第２のスイッチのセットからの各スイッチが前記レジスタストリングに結合される、前記第２のスイッチのセットと、
   を含む装置であって、
   前記第１及び第２のスイッチのセットが、各々シーケンスに配され、且つ、互いにオフセット値だけオフセットされ、
   前記第１及び第２のスイッチのセットが前記アレイの周辺に沿って配されて、前記第１のスイッチのセットからの各スイッチが、前記第２のスイッチのセットからの前記シーケンスにおけるその対応するスイッチと同じ行又は同じ列に近接し、且つ同じ行又は同じ列に関連付けられるようにされ、
   レジスタの数が、列の数と行の数との少なくとも一方の整数倍か又は前記オフセット値の比（ｆｒａｃｔｉｏｎ）の少なくとも一方である、装置。
2. 請求項１に記載の装置であって、
   前記第１及び第２のスイッチのセットが、前記アレイの端部に沿って複数のインターリーブされた列に配される、装置。
3. 請求項２に記載の装置であって、
   前記第１のスイッチのセットからの各スイッチに結合される第１のバッファと、前記第２のスイッチのセットからの各スイッチに結合される第２のバッファとを更に含む、装置。
4. 請求項３に記載の装置であって、
   Ｋが２であり、前記オフセット値が６４である、装置。
5. 請求項４に記載の装置であって、
   各レジスタがシリコンクロムレジスタを更に含む、装置。
6. 請求項５に記載の装置であって、
   前記第１及び第２のスイッチのセットの各々からの前記少なくとも１つのスイッチが伝送ゲートである、装置。
7. 第１の範囲内の電圧を発生するように構成される第１の出力と、
   第２の範囲内の電圧を発生するように構成される第２の出力であって、前記第１及び第２の範囲がオフセット電圧だけ互いにオフセットされる、前記第２の出力と、
   複数のレジスタ行であって、各レジスタ行がレジスタのセットを含み、各レジスタのセットからのレジスタが、レジスタストリングを形成するためにスキップＫパターンで共に結合され、レジスタの数が行の数の整数倍である、前記複数のレジスタ行と、
   各々が前記レジスタストリングに結合される複数のスイッチと、
   を含む装置であって、
   前記複数のスイッチが、
   前記複数のレジスタ行の第１のレジスタ行からの第１のレジスタに結合され、前記第１の範囲内の第１の電圧を前記第１の出力に提供するように構成される、第１のスイッチと、
   前記複数のレジスタ行の前記第１のレジスタ行からの第２のレジスタに結合され、前記第２の範囲内の第２の電圧を前記第２の出力に提供するように構成される、第２のスイッチと、
   を含み、
   前記第１及び第２のレジスタがレジスタの所定のセットだけ互いに分離され、
   前記所定のセット内のレジスタの数が、Ｋとレジスタ行の数と前記オフセット電圧との関数であり、
   前記第１及び第２の電圧の間の差が前記オフセット電圧にほぼ等しい、装置。
8. 請求項７に記載の装置であって、
   前記複数のスイッチが、第１のスイッチのセットと第２のスイッチのセットとを更に含み、前記第１のスイッチのセットが前記第１のスイッチを含み、前記第２のスイッチのセットが前記第２のスイッチを含む、装置。
9. 請求項８に記載の装置であって、
   前記第１のスイッチのセットからの各スイッチと前記第１の出力との間に結合される第１のバッファと、前記第２のスイッチのセットからの各スイッチと前記第２の出力との間に結合される第２のバッファとを更に含む、装置。
10. 請求項９に記載の装置であって、
    前記第１及び第２のスイッチのセットがシーケンスに配されて、前記第１及び第２のスイッチのセットに対する前記シーケンスにおける対応するスイッチから出力される電圧の間の差が前記オフセット電圧にほぼ等しくなるようになる、装置。
11. 請求項１０に記載の装置であって、
    前記オフセット電圧がオフセット値に関連付けられる、装置。
12. 請求項１に記載の装置であって、
    Ｋが２であり、前記オフセット値が６４である、装置。
13. 請求項１２に記載の装置であって、
    行の数が３２である、装置。
14. デジタルアナログコンバータ（ＤＡＣ）であって、
    デジタル信号を受信するように構成されるデコーダと、
    前記デコーダに結合され、アナログ信号を発生するように構成される、レゾルーション回路と、
    を含み、
    前記レゾルーション回路が、
    第１の範囲内の電圧を発生するように構成される第１の出力と、
    第２の範囲内の電圧を発生するように構成される第２の出力であって、前記第１及び第２の範囲がオフセット電圧だけ互いにオフセットされる、前記第２の出力と、
    複数のレジスタ行であって、各レジスタ行がレジスタのセットを含み、各レジスタのセットからのレジスタが、レジスタストリングを形成するためにスキップＫパターンで共に結合され、レジスタの数が行の数の整数倍である、前記複数のレジスタ行と、
    各々が前記レジスタストリングに結合され、前記デコーダからの出力信号により制御される、複数のスイッチと、
    を有し、
    前記複数のスイッチが、
    前記複数のレジスタ行の第１のレジスタ行からの第１のレジスタに結合され、前記第１の範囲内の第１の電圧を前記第１の出力に提供するように構成される、第１のスイッチと、
    前記複数のレジスタ行の前記第１のレジスタ行からの第２のレジスタに結合され、前記第２の範囲内の第２の電圧を前記第２の出力に提供するように構成される、第２のスイッチと、
    を含み、
    前記第１及び第２のレジスタがレジスタの所定のセットだけ互いに分離され、
    前記所定のセット内のレジスタの数が、Ｋとレジスタ行の数と前記オフセット電圧との関数であり、
    前記第１及び第２の電圧の間の差が前記オフセット電圧にほぼ等しい、ＤＡＣ。
15. 請求項１４に記載のＤＡＣであって、
    前記複数のスイッチが、第１のスイッチのセットと第２のスイッチのセットとを更に含み、前記第１のスイッチのセットが前記第１のスイッチを含み、前記第２のスイッチのセットが前記第２のスイッチを含む、ＤＡＣ。
16. 請求項１５に記載のＤＡＣであって、
    前記第１のスイッチのセットからの各スイッチと前記第１の出力との間に結合される第１のバッファと、前記第２のスイッチのセットからの各スイッチと前記第２の出力との間に結合される第２のバッファとを更に含む、ＤＡＣ。
17. 請求項１６に記載のＤＡＣであって、
    前記第１及び第２のスイッチのセットがシーケンスに配されて、前記第１及び第２のスイッチのセットに対する前記シーケンスにおける対応するスイッチから出力される電圧の間の差が前記オフセット電圧にほぼ等しくなるようになる、ＤＡＣ。
18. 請求項１７に記載のＤＡＣであって、
    前記オフセット電圧がオフセット値に関連付けられる、ＤＡＣ。
19. 請求項１８に記載のＤＡＣであって、
    Ｋが２であり、前記オフセット値が６４である、ＤＡＣ。
20. 請求項１９に記載のＤＡＣであって、
    行の数が３２である、ＤＡＣ。