JP2013538535A5 - - Google Patents

Claims (17)

1. 装置であって、
   第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有する増幅器、
   前記増幅器の前記第１の入力端子に結合される第１のマルチプレクサ、
   前記増幅器の前記第２の入力端子に結合される第２のマルチプレクサ、
   前記増幅器の前記第１及び第２の出力端子間に結合されるスイッチ、
   前記スイッチを制御するように前記スイッチに結合されるパルス発生器、及び
   前記第１のマルチプレクサ、前記第２のマルチプレクサ、及び前記パルス発生器に結合されるコントローラ、
   を含み、
   前記コントローラが前記第１及び第２のマルチプレクサの各々に選択信号を提供し、前記第１及び第２のマルチプレクサが切り替えられるときに前記コントローラが前記パルス発生器をアクティブにする、装置。
2. 請求項１に記載の装置であって、
   前記パルス発生器が、
   前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される論理回路、及び
   前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される遅延回路、
   を含む、装置。
3. 請求項２に記載の装置であって、
   前記論理回路がＸＯＲゲートを含む、装置。
4. 請求項３に記載の装置であって、
   前記増幅器が、
   第１の受動電極、第２の受動電極、及び制御電極を有する第１のトランジスタであって、前記第１のトランジスタの前記制御電極が前記第１のマルチプレクサに結合される、前記第１のトランジスタ、
   第１の受動電極、第２の受動電極、及び制御電極を有する第２のトランジスタであって、前記第２のトランジスタの前記制御電極が前記第２のマルチプレクサに結合され、前記第２のトランジスタの前記第１の受動電極が、前記第１のトランジスタの前記第１の受動電極に結合される、前記第２のトランジスタ、
   前記第１のトランジスタの前記第２の受動電極に結合される第１の電流源、
   前記第２のトランジスタの前記第２の受動電極に結合される第２の電流源、
   前記第１の電流源と前記第１の出力端子との間に結合される第１のバイアストランジスタ、及び
   前記第２の電流源と前記第２の出力端子との間に結合される第２のバイアストランジスタ、
   を更に含む、装置。
5. 請求項４に記載の装置であって、
   前記第１及び第２のトランジスタがＮＰＮトランジスタである、装置。
6. 装置であって、
   データコンバータ回路要素、
   前記データコンバータ回路要素に結合される第１のマルチプレクサ、
   前記データコンバータ回路要素に結合される第２のマルチプレクサ、
   第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有する増幅器であって、前記第１のマルチプレクサが前記増幅器の前記第１の入力端子に結合され、前記第２のマルチプレクサが前記増幅器の前記第２の入力端子に結合される、前記増幅器、
   前記増幅器の前記第１及び第２の出力端子間に結合されるスイッチ、
   前記スイッチを制御するように前記スイッチに結合されるパルス発生器、及び
   前記第１のマルチプレクサ、前記第２のマルチプレクサ、及び前記パルス発生器に結合されるコントローラ、
   を含み、
   前記コントローラが、前記第１及び第２のマルチプレクサの各々に選択信号を提供し、前記第１及び第２のマルチプレクサが切り替えられるときに前記コントローラが前記パルス発生器をアクティブにする、装置。
7. 請求項６に記載の装置であって、
   前記パルス発生器が、
   前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される論理回路、及び
   前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される遅延回路、
   を含む、装置。
8. 請求項７に記載の装置であって、
   前記論理回路がＸＯＲゲートを含む、装置。
9. 請求項８に記載の装置であって、
   前記増幅器が、
   第１の受動電極、第２の受動電極、及び制御電極を有する第１のトランジスタであって、前記第１のトランジスタの前記制御電極が前記第１のマルチプレクサに結合される、前記第１のトランジスタ、
   第１の受動電極、第２の受動電極、及び制御電極を有する第２のトランジスタであって、前記第２のトランジスタの前記制御電極が前記第２のマルチプレクサに結合され、前記第２のトランジスタの前記第１の受動電極が、前記第１のトランジスタの前記第１の受動電極に結合される、前記第２のトランジスタ、
   前記第１のトランジスタの前記第２の受動電極に結合される第１の電流源、
   前記第２のトランジスタの前記第２の受動電極に結合される第２の電流源、
   前記第１の電流源と前記第１の出力端子との間に結合される第１のバイアストランジスタ、及び
   前記第２の電流源と前記第２の出力端子との間に結合される第２のバイアストランジスタ、
   を更に含む、装置。
10. 請求項９に記載の装置であって、
    前記第１及び第２のトランジスタがＮＰＮトランジスタである、装置。
11. 請求項８に記載の装置であって、
    前記データコンバータ回路要素が、
    第１のトラックアンドホールド（Ｔ／Ｈ）回路、
    第２のＴ／Ｈ回路、
    前記第１のＴ／Ｈ回路に結合される第１のアナログデジタルコンバータ（ＡＤＣ）、
    前記第２のＴ／Ｈ回路に結合される第２のＡＤＣ、
    前記第１のＡＤＣに結合される第１のデジタルアナログコンバータ（ＤＡＣ）、
    前記第２のＡＤＣに結合される第２のＤＡＣ、
    前記第１のＤＡＣ、前記第１のＴ／Ｈ回路、及び前記第１のマルチプレクサに結合され、前記第１のＴ／Ｈ回路と前記第１のＤＡＣの出力間の差を判定する第１の加算器、及び
    前記第２のＤＡＣ、前記第２のＴ／Ｈ回路、及び前記第２のマルチプレクサに結合され、前記第２のＴ／Ｈ回路と前記第２のＤＡＣの出力間の差を判定する第２の加算器、
    を含む、装置。
12. シーケンス内で互いに直列に結合される複数のステージであって、各ステージがアナログ入力信号又は前のステージからの残余信号を受信し、各ステージが、
    データコンバータ回路要素と、
    前記データコンバータ回路要素に結合される第１のマルチプレクサと、
    前記データコンバータ回路要素に結合される第２のマルチプレクサと、
    第１の入力端子と第２の入力端子と第１の出力端子と第２の出力端子とを有する増幅器であって、前記第１のマルチプレクサが前記増幅器の前記第１の入力端子に結合され、前記第２のマルチプレクサが前記増幅器の前記第２の入力端子に結合される、前記増幅器と、
    前記増幅器の前記第１の出力端子と前記第２の出力端子との間に結合されるスイッチと、
    前記スイッチを制御するように前記スイッチに結合されるパルス発生器と、
    前記第１のマルチプレクサと前記第２のマルチプレクサと前記パルス発生器とに結合されるコントローラであって、前記コントローラが前記第１及び第２のマルチプレクサの各々に選択信号を供給し、前記第１及び第２のマルチプレクサが切り替えられるときに前記コントローラが前記パルス発生器を活性化する、前記コントローラと、
    を含む、前記複数のステージと、
    前記シーケンスの最後のステージに結合されるＡＤＣと、
    前記ＡＤＣと各ステージの前記データコンバータ回路要素とに結合されるデジタル出力回路と、
    を含む、装置。
13. 請求項１２に記載の装置であって、
    前記パルス発生器が、
    前記選択信号を受信するように前記コントローラに結合される論理回路であって、前記スイッチに結合される、前記論理回路と、
    前記選択信号を受信するように前記コントローラに結合される遅延回路であって、前記スイッチに結合される、前記遅延回路と、
    を含む、装置。
14. 請求項１３に記載の装置であって、
    前記論理回路がＸＯＲゲートを含む、装置。
15. 請求項１４に記載の装置であって、
    前記増幅器が、
    第１の受動電極と第２の受動電極と制御電極とを有する第１のトランジスタであって、前記第１のトランジスタの前記制御電極が前記第１のマルチプレクサに結合される、前記第１のトランジスタと、
    第１の受動電極と第２の受動電極と制御電極とを有する第２のトランジスタであって、前記第２のトランジスタの前記制御電極が前記第２のマルチプレクサに結合され、前記第２のトランジスタの前記第１の受動電極が前記第１のトランジスタの前記第１の受動電極に結合される、前記第２のトランジスタと、
    前記第１のトランジスタの前記第２の受動電極に結合される第１の電流源と、
    前記第２のトランジスタの前記第２の受動電極に結合される第２の電流源と、
    前記第１の電流源と前記第１の出力端子との間に結合される第１のバイアストランジスタと、
    前記第２の電流源と前記第２の出力端子との間に結合される第２のバイアストランジスタと、
    を更に含む、装置。
16. 請求項１５に記載の装置であって、
    前記第１及び第２のトランジスタがＮＰＮトランジスタである、装置。
17. 請求項１４に記載の装置であって、
    前記データコンバータ回路要素が、
    第１のトラックアンドホールド（Ｔ／Ｈ）回路と、
    第２のＴ／Ｈ回路と、
    前記第１のＴ／Ｈ回路に結合される第１のアナログデジタルコンバータ（ＡＤＣ）と、
    前記第２のＴ／Ｈ回路に結合される第２のＡＤＣと、
    前記第１のＡＤＣに結合される第１のデジタルアナログコンバータ（ＤＡＣ）と、
    前記第２のＡＤＣに結合される第２のＤＡＣと、
    前記第１のＤＡＣと前記第１のＴ／Ｈ回路と前記第１のマルチプレクサとに結合され、前記第１のＴ／Ｈ回路の出力と前記第１のＤＡＣの出力との間の差を判定する、第１の加算器と、
    前記第２のＤＡＣと前記第２のＴ／Ｈ回路と前記第２のマルチプレクサとに結合され、前記第２のＴ／Ｈ回路の出力と前記第２のＤＡＣの出力との間の差を判定する、第２の加算器と、
    を含む、装置。