JP2014511619A5

JP2014511619A5 -

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Publication number: JP2014511619A5
Application number: JP2013555585A
Authority: JP
Filing date: 2012-02-24
Publication date: 2015-03-26
Anticipated expiration: 2032-02-24

Claims

装置であって、
負の電圧レールと、
正の電圧レールと、
複数のマルチプレクサセルであって、各マルチプレクサセルが複数の選択信号の少なくとも１つにより制御され、制御信号がディアサートされるときに各マルチプレクサセルが不活性化され、各マルチプレクサセルが、
入力端子と、
出力端子と、
前記負の電圧レールに結合されるスイッチネットワークと、
前記入力端子と前記出力端子と前記スイッチネットワークとに結合されるブーストされたスイッチと、
を含む、前記複数のマルチプレクサセルと、
前記マルチプレクサセルの各々の前記出力端子と各マルチプレクサセルの前記スイッチネットワークと前記正の電圧レールとに結合され、前記制御信号により制御されるブースト回路と、
を含み、
前記ブースト回路が、
前記正の電圧レールに及び各マルチプレクサセルの前記スイッチネットワークに結合される第１のスイッチであって、前記制御信号がアサートされるときに活性化される前記第１のスイッチと、
接地に及び各マルチプレクサセルの前記出力端子に結合される第２のスイッチであって、前記制御信号がアサートされるときに活性化される前記第２のスイッチと、
前記第１及び第２のスイッチ間に結合されるキャパシタと、
を更に含み、
各ブーストされたスイッチが、そのソースで前記入力端子に、そのドレインで前記出力端子に、及びそのゲートで前記スイッチネットワークに結合されるＮＭＯＳトランジスタを更に含み、
各スイッチネットワークが、
前記ＮＭＯＳトランジスタの前記ソースに結合される第３のスイッチと、
前記第３のスイッチと前記出力端子との間に結合される第４のスイッチと、
前記第３及び第４のスイッチ間のノードに及び接地に結合される第５のスイッチと、
前記負の電圧レールと前記ＮＭＯＳトランジスタの前記ゲートとの間に結合される第６のスイッチと、
前記第１のスイッチと前記ＮＭＯＳトランジスタの前記ゲートとの間に結合される第７のスイッチと、
を更に含む、装置。
請求項１に記載の装置であって、
前記装置の入力範囲が、＋／−１２Ｖ、＋／−１０Ｖ、＋／−５Ｖ、０Ｖ〜１０Ｖ、及び０Ｖ〜５Ｖである、装置。
請求項１に記載の装置であって、
前記負の電圧レールが約−１５Ｖの電圧を有する、装置。
請求項１に記載の装置であって、
各マルチプレクサセルが、前記出力端子と前記ブースト回路との間に結合される伝送ゲートを更に含む、装置。
装置であって、
負の電圧レールと、
正の電圧レールと、
複数のマルチプレクサセルを有するマルチプレクサであって、各マルチプレクサセルが選択信号複数のセットの少なくとも１つにより制御され、各マルチプレクサセルが、
入力端子と、
出力端子と、
前記負の電圧レールに結合されるスイッチネットワークと、
前記入力端子と前記出力端子と前記スイッチネットワークとに結合されるブーストされたスイッチと、
を含む、前記複数のマルチプレクサセルと、
前記マルチプレクサセルの各々の前記出力端子と各マルチプレクサセルの前記スイッチネットワークと前記正の電圧レールとに結合されるブースト回路であって、制御信号により制御される、前記ブースト回路と、
各マルチプレクサセルの前記出力端子に結合されるアナログデジタルコンバータ（ＡＤＣ）であって、サンプリング位相の間に前記マルチプレクサからの出力信号をサンプリングし、変換位相の間に変換を実行し、変換位相の間に各マルチプレクサセルが不活性化される、前記ＡＤＣと、
を含み、
前記ブースト回路が、
前記正の電圧レールに及び各マルチプレクサセルの前記スイッチネットワークに結合される第１のスイッチと、
接地に及び各マルチプレクサセルの前記出力端子に結合される第２のスイッチであって、前記サンプル位相の少なくとも一部の間に前記制御信号がアサートされるときに前記第１及び第２のスイッチが活性化される、前記第２のスイッチと、
前記第１及び第２のスイッチ間に結合されるキャパシタと、
を更に含み、
選択信号の各セットが第１の選択信号と第２の選択信号を更に含み、
各ブーストされたスイッチが、そのソースで前記入力端子に、そのドレインで前記出力端子に、及びそのゲートで前記スイッチネットワークに結合されるＮＭＯＳトランジスタを更に含み、
各スイッチネットワークが、
前記ＮＭＯＳトランジスタの前記ソースに結合され、前記選択信号のセットの前記第１の選択信号により制御される第３のスイッチと、
前記第３のスイッチと前記出力端子との間に結合され、前記選択信号のセットの前記第１の選択信号により制御される第４のスイッチと、
前記第３及び第４のスイッチ間のノードに及び接地に結合される第５のスイッチであって、前記選択信号のセットの前記第２の選択信号により制御される前記第５のスイッチと、
前記負の電圧レールと前記ＮＭＯＳトランジスタの前記ゲートとの間に結合される第６のスイッチであって、前記選択信号のセットの前記第２の選択信号により制御される前記第６のスイッチと、
前記第１のスイッチと前記ＮＭＯＳトランジスタの前記ゲートとの間に結合される第７のスイッチであって、前記選択信号のセットの前記第１の選択信号により制御される前記第７のスイッチと、
を更に含む、装置。
請求項５に記載の装置であって、
前記マルチプレクサの入力範囲が、＋／−１２Ｖ、＋／−１０Ｖ、＋／−５Ｖ、０Ｖ〜１０Ｖ、及び０Ｖ〜５Ｖである、装置。
請求項５に記載の装置であって、
前記負の電圧レールが約−１５Ｖの電圧を有する、装置。
請求項５に記載の装置であって、
前記第１、第２、第３、第４、第５、第６及び第７のスイッチがＣＭＯＳスイッチである、装置。
請求項５に記載の装置であって、
前記変換位相の間に前記複数の選択信号のセットの各々をディアサートするブーストロジックを更に含む、装置。
請求項５に記載の装置であって、
各マルチプレクサセルが、前記出力端子と前記ブースト回路との間に結合される伝送ゲートを更に含む、装置。
複数のチャネルを有するマルチプレクサを用いることにより、複数のアナログ入力信号の選択されたアナログ入力信号の少なくとも一部をデジタル化するための方法であって、各チャネルが前記アナログ入力信号の少なくとも１つに関連付けられ、各チャネルが一対の選択信号に関連付けられ、各チャネルが、入力端子と出力端子とブーストされたＮＭＯＳスイッチとを有するセルを含み、
前記方法が、
各セルに対する前記入力端子及び出力端子を分離するために選択信号の各対から第１の選択信号をアサートする工程と、
選択信号の各対から前記第１の選択信号がアサートされる間にサンプル位相の初期部分中にブーストキャパシタを充電する工程と、
前記選択されたアナログ入力信号に関連付けられる前記セルに対する前記入力端子及び出力端子を共に結合するように、関連付けられたブーストされたＮＭＯＳスイッチに前記ブーストキャパシタにストアされた電圧を提供するように、前記選択されたアナログ入力信号に関連付けられる第２の選択信号をアサートする工程と、
前記選択されたアナログ入力信号の前記部分をデジタル化する工程と、
を含む、方法。
請求項１１に記載の方法であって、
前記第１の選択信号をアサートする工程が、各セルにおけるノードを接地するように各セルにおける前記入力端子と出力端子との間のノードに結合されるスイッチを活性化することを更に含む、方法。