JP2012120168A5 - オフセット除去回路 - Google Patents

Claims (10)

1. リセット電圧及びデータ電圧を出力する単位セルに接続された第１電極、及び第２電極を有するデカプリングキャパシタと、
   前記第２電極に接続されたバッファと、
   基準電圧を受信し、前記第２電極及び前記バッファの出力端子に接続され、前記デカプリングキャパシタに前記リセット電圧と前記基準電圧との電圧差である第１電圧に相応する電荷が充電されるように前記第２電極に前記基準電圧を提供するフィードバック回路と、を含むことを特徴とするオフセット除去回路。
2. 前記バッファは、前記単位セルが前記データ電圧を出力する時、前記データ電圧と前記第１電圧との電圧差である第２電圧を出力することを特徴とする請求項１に記載のオフセット除去回路。
3. 前記バッファは、前記第２電極に接続されたゲート、第１電源電圧に接続されたドレイン、及び前記出力端子に接続されたソースを有するトランジスタと、
   前記出力端子と第２電源電圧との間に接続された電流源を含むことを特徴とする請求項１に記載のオフセット除去回路。
4. 前記バッファは、
   前記第２電極に接続された非反転入力端子及び前記出力端子に接続された反転入力端子を有する増幅器を含むことを特徴とする請求項１に記載のオフセット除去回路。
5. 前記フィードバック回路は、
   前記基準電圧が印加される非反転入力端子及び前記出力端子に接続された反転入力端子を有する増幅器と、
   前記第２電極と前記増幅器の接続を制御する第１スイッチと、を含むことを特徴とする請求項１に記載のオフセット除去回路。
6. 前記第１スイッチは、前記単位セルが前記リセット電圧を出力する時、前記第２電極と前記増幅器を所定時間の間接続することを特徴とする請求項５に記載のオフセット除去回路。
7. 前記フィードバック回路は、前記増幅器の前記反転入力端子に接続された第３電極、及び第４電極を有するアンプ・オフセット・キャパシタと、
   前記第４電極と前記出力端子の接続を制御する第２スイッチと、
   前記第４電極と前記増幅器の前記非反転入力端子との接続を制御する第３スイッチと、
   前記増幅器の前記反転入力端子と前記増幅器の出力端子との接続を制御する第４スイッチと、をさらに含むことを特徴とする請求項５に記載のオフセット除去回路。
8. 前記アンプ・オフセット・キャパシタは前記増幅器の出力電圧と前記基準電圧との電圧差である第３電圧に相応する電荷を保存することを特徴とする請求項７に記載のオフセット除去回路。
9. 前記第１スイッチ及び前記第２スイッチは第１スイッチング信号によって制御され、
   前記第３スイッチ及び前記第４スイッチは第２スイッチング信号によって制御されることを特徴とする請求項７に記載のオフセット除去回路。
10. 単位セルから前記単位セルの状態に基づいて、リセット電圧またはデータ電圧のうち、いずれか１つを出力電圧として受信するデカプリングキャパシタと、
    前記デカプリングキャパシタに接続された入力端子及び出力端子を有するバッファと、
    前記バッファの前記出力端子と前記バッファの前記入力端子との間に接続され、基準電圧を受信するフィードバック回路を含み、
    前記バッファは、前記単位セルの前記出力電圧が前記リセット電圧である時、前記基準電圧を出力し、前記単位セルの前記出力電圧が前記データ電圧である時、前記データ電圧で前記デカプリングキャパシタに充電された電圧を抜いた電圧を出力することを特徴とするオフセット除去回路。