JP2015536634A5 - - Google Patents

Description

[0069]開示した例示的な態様の前述の説明は、当業者が本発明を実施または使用することができるように与えたものである。これらの例示的な態様への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の例示的な態様に適用され得る。したがって、本開示は、本明細書で示した例示的な態様に限定されるものではなく、本明細書で開示した原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、前記装置は下記を備える、
インダクタに結合されたローサイドスイッチとハイサイドスイッチとを制御するように構成された制御論理ブロック、ここにおいて、
前記ハイサイドスイッチが、前記インダクタを負荷と蓄積キャパシタとに結合された出力電圧に選択的に結合するように制御され、
前記ローサイドスイッチが、前記インダクタを接地電圧に選択的に結合するように制御され、
前記制御論理ブロックが、前記出力電圧の関数と前記ローサイドスイッチを通る電流の関数とを備える入力に基づいて前記複数のスイッチを制御するように構成される。
［Ｃ２］
Ｃ１に記載の装置であって、前記装置は、
前記出力電圧の前記関数を、しきい値電圧と前記ローサイドスイッチを通る電流の前記関数との間の前記差を備える基準電圧と比較するように構成された比較器
をさらに備える。
［Ｃ３］
Ｃ２に記載の装置であって、前記制御論理ブロックは、
前記比較器のラッチされた出力が前記クロック信号の立上りエッジで低であることに応答して前記ローサイドスイッチをオンにし、ここにおいて、前記比較器出力が前記クロック信号の立下りエッジでラッチされる、
ように構成される、
前記装置。
［Ｃ４］
Ｃ３に記載の装置であって、前記制御論理ブロックが、
前記クロック信号の立下りエッジに応答して前記ローサイドスイッチをオフにする
ようにさらに構成される、前記装置。
［Ｃ５］
Ｃ４に記載の装置であって、前記制御論理ブロックは、
前記ハイサイドスイッチを通る前記電流が０以下であることに応答して、前記ローサイドスイッチと前記ハイサイドスイッチの両方をオフにする
ようにさらに構成される、前記装置。
［Ｃ６］
Ｃ２に記載の装置であって、前記制御論理ブロックは、
前記比較器出力が前記クロック信号の立上りエッジで低であることに応答して、前記ローサイドスイッチをオンにすることと、
前記ローサイドスイッチを通る前記電流としきい値電流との間の前記差を備える信号の前記立上りエッジに応答して前記ローサイドスイッチをオフにすることと、
を行うように構成される、前記装置。
［Ｃ７］
Ｃ１に記載の装置であって、前記装置は、
前記基準電圧を生成するより前から前記ローサイドスイッチを通る前記電流の値から平均を減算するように構成されたＤＣオフセット消去ブロック
をさらに備える。
［Ｃ８］
Ｃ７に記載の装置であって、
前記電流の平均値が、ピーク値を使用して、または前記クロック信号の期間にわたって計算される、前記装置。
［Ｃ９］
Ｃ７に記載の装置であって、前記ＤＣオフセット消去ブロックは、
第１および第２のミラーＮＭＯＳトランジスタと、
前記第１および前記第２のＮＭＯＳトランジスタにそれぞれ結合された第１および第２のミラーＰＭＯＳトランジスタと、
前記第１および前記第２のミラーＰＭＯＳトランジスタの前記ゲートを選択的に結合するスイッチと、
前記スイッチが選択的に閉じられたとき、前記第１および前記第２のミラーＰＭＯＳトランジスタの前記ゲートに結合された低域フィルタ、ここにおいて、フィルタ処理される前記電流が前記第１のＮＭＯＳトランジスタの前記ドレインに結合され、前記第１のＰＭＯＳトランジスタの前記ドレインを通る前記電流が、前記出力電流を生成するために前記第１のＮＭＯＳトランジスタの前記ドレイン電流から減算される、と、
を備える、前記装置。
［Ｃ１０］
Ｃ１に記載の装置であって、前記負荷が増幅器を備え、前記装置が、
出力電圧を生成するために入力電圧を増幅するように構成された電力増幅器、前記増幅器が、前記電力増幅器を供給するために前記電力増幅器の出力電圧の前記エンベロープに対応する信号を増幅するように構成され、ここにおいて、前記入力電圧が、複数の送信信号波形タイプの任意のものに対応するように構成可能であり、前記クロック信号が、前記複数の送信信号波形タイプに対応する複数のクロック周波数をサポートするように構成可能である、
をさらに備える。
［Ｃ１１］
方法であって、前記方法は下記を備える、
インダクタを負荷と蓄積キャパシタとに結合された出力電圧に選択的に結合するように、ハイサイドスイッチを構成することと、
前記インダクタを接地電圧に選択的に結合するように、ローサイドスイッチを構成することと、
前記出力電圧の関数と前記ローサイドスイッチを通る電流の関数とを備える入力に基づいて前記ハイサイドスイッチと前記ローサイドスイッチとを前記構成することを制御すること。
［Ｃ１２］
Ｃ１１に記載の方法であって、前記方法は下記をさらに備える、
基準電圧を生成するためにしきい値電圧から前記ローサイドスイッチを通る前記電流の値を減算することと、
比較器出力を生成するために前記出力電圧を基準電圧と比較すること、ここにおいて、前記構成することを前記制御することが、前記比較器出力とクロック信号とを備える入力に基づいて前記スイッチを制御することを備える。
［Ｃ１３］
Ｃ１２に記載の方法であって、前記方法は下記をさらに備える、
前記クロック信号の立下りエッジで前記比較器出力をラッチすることと、
前記ラッチされた比較器出力が前記クロック信号の立上りエッジで低であることに応答して、前記ローサイドスイッチをオンにすることと、
前記クロック信号の立下りエッジに応答して前記ローサイドスイッチをオフにすること。
［Ｃ１４］
Ｃ１３に記載の方法であって、前記方法は、
前記ハイサイドスイッチを通る電流が０以下であると判断されたことに応答して、前記ローサイドスイッチと前記ハイサイドスイッチの両方をオフにすること
をさらに備える。
［Ｃ１５］
Ｃ１２に記載の方法であって、前記方法は、
前記比較器出力が前記クロック信号の立上りエッジで低であることに応答して、前記ローサイドスイッチをオンにすること
をさらに備える。
［Ｃ１６］
装置であって、前記装置は下記を備える、
インダクタを負荷と蓄積キャパシタとに結合された出力電圧に選択的に結合するように、ハイサイドスイッチを構成するための手段と、
前記インダクタを接地電圧に選択的に結合するようにローサイドスイッチを構成するための手段と、
前記出力電圧の関数と前記ローサイドスイッチを通る電流の関数とを備える入力に基づいて、前記ハイサイドスイッチと前記ローサイドスイッチとを前記構成することを制御するための手段。
［Ｃ１７］
Ｃ１６に記載の装置であって、前記装置は下記をさらに備える、
基準電圧を生成するためにしきい値電圧から前記ローサイドスイッチを通る前記電流の値を減算するための手段と、
比較器出力を生成するために前記出力電圧を基準電圧と比較するための手段、ここにおいて、前記構成することを制御するための前記手段が、前記比較器出力とクロック信号とを備える入力に基づいて前記スイッチを制御するための手段を備える。
［Ｃ１８］
Ｃ１７に記載の装置であって、前記装置は下記をさらに備える、
クロック信号の立下りエッジで前記比較器出力をラッチするための手段と、
前記ラッチされた比較器出力が前記クロック信号の立上りエッジで低であることに応答して、前記複数のスイッチのうちの１つをオンにするための手段と、
前記クロック信号の立下りエッジに応答して前記複数のスイッチのうちの１つをオフにするための手段。
［Ｃ１９］
Ｃ１８に記載の装置であって、前記装置は、
前記スイッチのうちの１つを通る前記電流が０以下であると判断されたことに応答して、前記スイッチをオフにするための手段
をさらに備える。
［Ｃ２０］
Ｃ１７に記載の装置であって、前記装置は、
比較するための前記手段の前記出力が、前記クロック信号の立上りエッジで低であることに応答して、スイッチをオンにするための手段
をさらに備える。

Claims (12)

1. 方法であって、前記方法は下記を備える、
   インダクタの第１の導線を負荷と蓄積キャパシタとに結合された出力ノードに選択的に結合するように、ハイサイドスイッチを構成すること、前記出力ノードは出力電圧を提供する、と、
   前記インダクタの前記第１の導線を接地電圧に選択的に結合するように、ローサイドスイッチを構成することと、
   基準電圧を生成するためにしきい値電圧から前記ローサイドスイッチを通る電流の関数を減算することと、
   比較器出力を生成するために前記出力電圧の関数を前記基準電圧と比較することと、
   前記比較器出力に基づいて前記ハイサイドスイッチと前記ローサイドスイッチとを制御すること。
2. 請求項１に記載の方法であって、前記方法は下記をさらに備える、
   前記比較器出力のラッチされた値を生成するために前記クロックの第１のエッジタイプで前記比較器出力をラッチすることと、
   デジタル信号が第１のモードを示すとき、前記クロックの第２のエッジタイプにおいて第１の論理値である前記比較器出力の前記ラッチされた値に応答して前記ローサイドスイッチをオンにすることと、
   前記デジタル信号が第２のモードを示すとき、前記クロックの前記第２のエッジタイプにおいて第１の論理値である前記比較器出力の値に応答して前記ローサイドスイッチをオンにすることと、
   前記クロック信号の前記第１のエッジタイプに応答して前記ローサイドスイッチをオフにすること。
3. 請求項２に記載の方法であって、前記第１のエッジタイプは立下りエッジであり、前記第２のエッジタイプは立上りエッジである、前記方法。
4. 請求項３に記載の方法であって、前記方法は、
   前記ハイサイドスイッチを通る前記電流が０以下であると判断されたことに応答して、前記ローサイドスイッチと前記ハイサイドスイッチの両方をオフにすること
   をさらに備える。
5. 装置であって、前記装置は下記を備える、
   第１の導線と第２の導線とを有するインダクタ、前記第２の導線は電源電圧に結合される、と、
   前記第１のインダクタの導線を負荷と蓄積キャパシタとに結合された出力ノードに選択的に結合するように構成されたハイサイドスイッチングするための手段、前記出力ノードは出力電圧を提供する、と、
   前記第１のインダクタの導線を接地電圧（ＧＮＤ）に選択的に結合するように構成されたローサイドスイッチングするための手段と、
   基準電圧を生成するためにしきい値電圧から前記ローサイドスイッチングするための前記手段を通る電流に基づいて値を減算するための手段と、
   比較器出力を生成するために前記出力電圧を前記基準電圧と比較するための手段と、
   前記比較器出力に基づいて、ハイサイドスイッチングするための前記手段とローサイドスイッチングするための前記手段とを制御するための手段。
6. 請求項５に記載の装置であって、前記装置は下記をさらに備える、
   前記比較器出力のラッチされたバージョンを提供するためにクロック信号の第１のエッジで前記比較器出力をラッチするように構成されたラッチングのための手段、
   ここにおいて、制御するための前記手段はさらに、デジタル制御が第１のモードを示すとき、前記比較器出力の前記ラッチされたバージョンに基づいて、第２のエッジタイプでターンするようにローサイドスイッチングするための前記手段を構成するように構成され、前記デジタル制御信号が第２のモードを示すとき、前記比較器出力に基づいて、第２のエッジタイプでオンにするようにローサイドスイッチングするための前記手段を構成するように構成される、
   ここにおいて、制御するための前記手段は、前記クロック信号の前記第１のエッジタイプに応答して、ハイサイドスイッチングするための前記手段とローサイドスイッチングするための前記手段とをオフにするように構成するように構成される。
7. 請求項６に記載の装置であって、
   前記第１のエッジタイプは立下りエッジであり、前記第２のエッジタイプは立上りエッジである、前記装置。
8. 請求項６に記載の装置であって、制御するための前記手段は、
   ハイサイドスイッチングするための前記手段とローサイドスイッチングするための前記手段のうちの１つを通る前記電流が０以下であると判断されたことに応答して、ローサイドスイッチングするための前記手段と前記ハイサイドスイッチングするための前記手段とをオフにするように構成するように構成される。
9. 請求項５に記載の装置であって、前記装置は、
   前記基準電圧を生成するより前からローサイドスイッチングするための前記手段を通る電流の前記値から平均を減算するように構成されたＤＣオフセット消去のための手段
   をさらに備える。
10. 請求項９に記載の装置であって、
    前記電流の平均値が、ピーク値を使用して、または前記クロック信号の期間にわたって計算される、前記装置。
11. 請求項９に記載の装置であって、ＤＣオフセット消去のための前記手段は、
    第１および第２のミラーＮＭＯＳトランジスタと、
    前記第１および前記第２のＮＭＯＳトランジスタにそれぞれ結合された第１および第２のミラーＰＭＯＳトランジスタと、
    前記第１および前記第２のミラーＰＭＯＳトランジスタの前記ゲートを選択的に結合するスイッチと、
    前記スイッチが選択的に閉じられたとき、前記第１および前記第２のミラーＰＭＯＳトランジスタの前記ゲートに結合された低域フィルタ、ここにおいて、フィルタ処理される前記電流が前記第１のＮＭＯＳトランジスタの前記ドレインに結合され、前記第１のＰＭＯＳトランジスタの前記ドレインを通る前記電流が、前記出力電流を生成するために前記第１のＮＭＯＳトランジスタの前記ドレイン電流から減算される、と、
    を備える、前記装置。
12. 請求項５に記載の装置であって、前記負荷が増幅器を備え、前記装置が、
    出力電圧を生成するために入力電圧を増幅するように構成された電力増幅のための手段、電力増幅のための前記手段が、電力増幅のための前記手段を供給するために電力増幅のための前記手段の前記出力電圧の前記エンベロープに対応する信号を増幅するように構成され、ここにおいて、前記入力電圧が、複数の送信信号波形タイプの任意のものに対応するように構成可能であり、前記クロック信号が、前記複数の送信信号波形タイプに対応する複数のクロック周波数をサポートするように構成可能である、
    をさらに備える。