DE102018220247A1 - Leistungsschalteranordnung - Google Patents

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Abstract

Die Erfindung betrifft eine Leistungsschalteranordnung (1) umfassend einen Low-Side-Transistor (LSS) und einen High-Side-Transistor (HSS), die so eingerichtet sind, dass sie in jeweils abwechselnden Zeitabschnitten einer Schaltperiode der Leistungsschalteranordnung (1) leitend geschaltet sind oder sperrend geschaltet sind. Ein Source-Anschluss (2) des Low-Side-Transistors (LSS) ist mit einem Lastanschluss (3) verbunden und ein Drain-Anschluss (5) des Low-Side-Transistors (LSS) ist über eine Speicherinduktivität mit einer Versorgungsspannung (V) verbunden. Ein Drain-Anschluss (6) des High-Side-Transistors (HSS) ist mit dem Lastanschluss (3) verbunden und ein Source-Anschluss (7) des High-Side-Transistors (HSS) ist über die Speicherinduktivität mit der Versorgungsspannung (V) verbunden. Erfindungsgemäß wird eine Leistungsschalteranordnung (1) der genannten Art bereitgestellt, dadurch gekennzeichnet, dass der Low-Side-Transistor (LSS) mindestens zwei Transistor-Segmente (LSS1, LSS2, LSS3) umfasst. Mindestens zwei der Transistor-Segmente weisen in der Verbindung zur Speicherinduktivität einen anderen elektrischen Widerstand (R1, R2, R3) auf. Die Leistungsschalteranordnung (1) ist so eingerichtet, dass mindestens zwei der Transistor-Segmente (LSS1, LSS2, LSS3) während eines Schaltvorgangs der Leistungsschalteranordnung (1) zu einem anderen Zeitpunkt geschaltet werden. Dadurch werden ungewollte Spannungsschwankungen reduziert, ohne dass die Schaltverluste deutlich ansteigen.

Description

  • Die vorliegende Erfindung betrifft eine Leistungsschalteranordnung umfassend einen Low-Side-Transistor und einen High-Side-Transistor, die so eingerichtet sind, dass sie in jeweils zueinander abwechselnden Zeitabschnitten einer Schaltperiode der Leistungsschalteranordnung leitend geschaltet sind oder sperrend geschaltet sind, wobei ein Source-Anschluss des Low-Side-Transistors mit einem Lastanschluss und ein Drain-Anschluss des Low-Side-Transistors über eine Speicherinduktivität mit einer Versorgungsspannung verbunden ist und wobei ein Drain-Anschluss des High-Side-Transistors mit dem Lastanschluss verbunden ist und ein Source-Anschluss des High-Side-Transistors über eine Speicherinduktivität mit einer Versorgungsspannung verbunden ist.
  • Stand der Technik
  • Eine solche Leistungsschalteranordnung wird auch als Synchronwandler bezeichnet und ist prinzipiell in seinem Aufbau eine Erweiterung eines Aufwärtswandlers, bei dem die sonst verwendete Diode durch einen weiteren Leistungstransistor ersetzt wurde. Der Betrieb einer derartigen Leistungsschalteranordnung wird generell in zwei Zeitabschnitte je Schaltperiode unterteilt. Während des ersten Zeitabschnitts ist der Low-Side-Leistungstransistor niederohmig und leitet, wohingegen sich der High-Side-Leistungstransistor in einem hochohmigen Zustand befindet und sperrt. Dabei liegt die Eingangsspannung über der Speicherinduktivität an. Infolge dessen steigt der Spulenstrom linear an und führt zu einer Energieaufnahme der Speicherinduktivität. In dem zweiten Zeitabschnitt sperrt der Low-Side-Leistungstransistor und der High-Side-Leistungstransistor leitet. Über der Speicherinduktivität liegt eine Spannung an, die der Differenz der Ausgangsspannung und der Eingangsspannung entspricht. Dabei sinkt der Spulenstrom in der Speicherinduktivität ab und die Speicherinduktivität gibt Energie an die Ausgangsseite des Synchronwandlers ab. Bei einem unidirektionalen Betrieb bleibt der Spulenstrom der Speicherinduktivität positiv. Hierdurch wird nur Energie von der Eingangsseite zur Ausgangsseite übertragen.
  • Wird ein Leistungsschalter, der beispielsweise MOSFET oder IGBT umfasst, umgeschaltet, so geht er nicht schlagartig vom nichtleitenden in den leitenden Zustand (oder umgekehrt) über. Vielmehr durchläuft der Transistor je nach Ladespannung der Gate-Kapazität einen gewissen Widerstandsbereich. Während des Umschaltens unter Stromfluss wird eine mehr oder weniger große Leistung im Transistor umgesetzt, welche ihn erwärmt und im ungünstigsten Fall sogar beschädigen kann. Daher ist es regelmäßig gewünscht, den Umschaltvorgang des Transistors so kurz wie möglich zu gestalten, um die Schaltverluste so gering wie möglich zu halten.
  • Durch schnelle Schaltvorgänge entstehen aber Überspannungen durch schlagartiges Umkommutieren des Stromes an internen Parasiten der verbundenen Elektronikkomponenten. Insbesondere moderne Bordnetze von Kraftfahrzeugen/Schienenfahrzeugen/Flugzeugen (mit Spannungen von zum Beispiel 24 V/48 V) haben regelmäßig eine geringe Toleranz gegenüber Überspannungen (als zum Beispiel 12 V-Bordnetze). Gleichzeitig gewinnt durch fortschreitende Miniaturisierung elektromagnetische Verträglichkeit (EMV) immer mehr an Bedeutung und Bauelemente schädigende Überspannungen sollten soweit möglich vermieden werden.
  • Im Stand der Technik ist es bekannt, zur Verbesserung der EMV-Emissionen (zum Beispiel zur Einhaltung des CISPR 22-Standards) und zur Verringerung der Überspannung einen Gate-Vorwiderstand in eine Treiberschaltung vorzuschalten, was den Schaltvorgang nachträglich verlangsamt. Hierdurch entstehen aber erhöhte Schaltverluste. Die erzeugte Wärme muss dann durch zusätzliche Kühlung abgeführt werden. Insgesamt verschlechtern sich somit der Wirkungsgrad und die Lebensdauer des Leistungsschalters.
  • Offenbarung der Erfindung
  • Erfindungsgemäß wird eine Leistungsschalteranordnung der eingangs genannten Art bereitgestellt, dadurch gekennzeichnet, dass der Low-Side-Transistor mindestens zwei Transistor-Segmente umfasst, wobei mindestens zwei der Transistor-Segmente in der Verbindung zur Speicherinduktivität einen anderen elektrischen Widerstand aufweisen, wobei die Leistungsschalteranordnung so eingerichtet ist, dass mindestens zwei der Transistor-Segmente während eines Schaltvorgangs der Leistungsschalteranordnung zu einem anderen Zeitpunkt geschaltet werden.
  • Vorteile der Erfindung
  • Aufgrund der oben beschriebenen Überspannungsgefahr muss eine größere Sicherheit beim Design von Leistungsschaltern kalkuliert werden, um den Leistungsschalter zu schützen, wodurch Mehrkosten beim Design und der Produktion der Leistungsschalter entstehen. Die erfindungsgemäße Lösung erlaubt es, durch die Modulation der Schaltflanken das Spektrum der Spannungsschwankungen zu verbessern, ohne dass die Verluste ansteigen. Somit kann eine höhere Steilheit im Mittelteil der Schaltflanke erreicht werden im Vergleich zur bekannten Gate-Vorwiderstandssteuerung. Gleichzeitig können Spannungsschwingungen an parasitären Induktivitäten reduziert werden, wodurch die EMV-Verträglichkeit verbessert wird und Überspannungen vermieden werden können.
  • Sowohl der Ausschaltvorgang als auch der Einschaltvorgang lassen sich mit dieser Art der Modulation modulieren. Tests ergeben beispielsweise deutlich gedämpftere Schwingungen in der Phasenspannung und der Ausgangsspannung eines angeschlossenen Wandlers (DC-DC/AC-DC/DC-AC/AC-AC). Die größere Steilheit der Schaltflanke in der Mitte des Schaltvorgangs und die kleinere Schaltzeit führen zu geringeren Schaltverlusten bei trotzdem verbesserter EMV-Emission.
  • Die vorliegende Erfindung erlaubt es also, die Steilheit der SpannungsSchaltflanke im Mittelteil nicht zu verändern. Lediglich am Anfang sowie am Ende des Schaltvorgangs wird die Steilheit der Flanke deutlich moduliert und somit ungewollte Schwingungen vermieden. Durch das zeitverzögerte beziehungsweise „gestaffelte“ Schalten unterschiedlicher großer Transistor-Segmente wird die Modulation erreicht, da hierbei unterschiedliche zeitabhängige Bahnwiderstände des Low-Side-Leistungstransistors resultieren. Die Überspannung wird verringert/vermieden, indem das schlagartige Umkommutieren des Stromes verhindert wird durch das gestaffelte Schalten des von außen sichtbaren „einen Low-Side-Transistors“.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben.
  • In einer Ausführungsform umfassen mindestens zwei der Transistor-Segmente unterschiedlich große Flächenanteile des Low-Side-Transistors. Bis auf ein wenig mehr Overhead bleibt die Fläche auf dem Chip des Low-Side-Transistors konstant trotz Segmentierung. Durch die unterschiedlich großen Flächenanteile resultieren unterschiedliche Bahnwiderstandswerte der Transistor-Segmente. Durch zeitlich gestaffeltes Einschalten/Ausschalten der einzelnen Transistor-Segmente innerhalb kurzer Zeit muss der Strom nicht schlagartig kommutieren. Überspannung und anschließendes Einschwingen wird verhindert, wodurch sich Verbesserungen im Spektrum ergeben. Die Steilheit der Spannungsschaltflanke (beispielsweise der Drain-Spannung des Low-Side-Transistors) wird hierbei kaum beeinflusst und somit werden die Schaltverluste geringgehalten.
  • Es ist bevorzugt, wenn die Leistungsschalteranordnung so eingerichtet ist, dass jedes der Transistor-Segmente einem eigenen Gate-Segment des Gate-Anschlusses des Low-Side-Transistors zugeordnet ist, wobei über ein Schalten eines der Gate-Segmente das zugehörige Transistor-Segment geschaltet wird. Der Gate-Anschluss ist dann entsprechend der Transistor-Segmente ebenfalls segmentiert, sodass durch ein Umschalten eines Gate-Segments das Umschalten des zugehörigen Transistor-Segments bewirkt wird.
  • In einer Ausführungsform ist die Leistungsschalteranordnung so eingerichtet, dass der Zeitabstand während eines Schaltvorgangs zwischen dem Schalten zweier nacheinander geschalteter Transistor-Segmente weniger als 100 ns beträgt, vorzugsweise weniger als 30 ns beträgt, vorzugsweise weniger als 5 ns beträgt. Vorzugsweise ist die Leistungsschalteranordnung so eingerichtet, dass der Zeitabstand während eines Schaltvorgangs zwischen dem Schalten zweier nacheinander geschalteter Transistor-Segmente jeweils weniger als Ts beträgt, wobei Ts die effektive Länge des Schaltvorgangs ist. Die Zeitabstände können dabei zwischen den einzelnen Paaren von nacheinander geschalteten Transistor-Segmenten variieren.
  • In einer weiteren Ausführungsform ist die Leistungsschalteranordnung so eingerichtet, dass bei einem Schaltvorgang des Low-Side-Transistors die Transistor-Segmente nach ihrem elektrischen Widerstand zur Speicherinduktivität sortiert geschaltet werden. Dadurch kann der Schaltvorgang sequentiell erfolgen und trotz einer steilen Schaltflanke in der des Schaltvorgangs Mitte (niedrige Schaltverluste) ungewollte Spannungsschwingungen am Ende der Schaltflanke verringert werden (gutes EMV-Verhalten).
  • In einer bevorzugten Ausführungsform ist die Leistungsschalteranordnung so eingerichtet, dass bei einem Einschaltvorgang des Low-Side-Transistors die Transistor-Segmente der Reihe nach vom höchsten Widerstand zum niedrigsten Widerstand zeitversetzt eingeschaltet werden. Das Transistor Segment mit dem höchsten Widerstand kann dann beispielsweise den kleinsten Flächenanteil des Low-Side-Transistors aufweisen während das Transistor Segment mit dem niedrigsten Widerstand den größten Flächenanteil des Low-Side-Transistors aufweisen kann. Bei einem Einschaltvorgang des Low-Side-Transistors werden dann die Transistor-Segmente der Reihe nach vom niedrigsten Flächenanteil zum höchsten Flächenanteil zeitversetzt eingeschaltet.
  • In einer weiteren bevorzugten Ausführungsform ist die Leistungsschalteranordnung so eingerichtet, dass bei einem Abschaltvorgang des Low-Side-Transistors die Transistor-Segmente der Reihe nach vom niedrigsten Widerstand zum höchsten Widerstand zeitversetzt abgeschaltet werden. Das Transistor Segment mit dem niedrigsten Widerstand kann dann beispielsweise den größten Flächenanteil des Low-Side-Transistors aufweisen während das Transistor Segment mit dem höchsten Widerstand den kleinsten Flächenanteil des Low-Side-Transistors aufweisen kann. Bei einem Ausschaltvorgang des Low-Side-Transistors werden dann die Transistor-Segmente der Reihe nach vom höchsten Flächenanteil zum niedrigsten Flächenanteil zeitversetzt eingeschaltet.
  • Figurenliste
  • Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:
    • 1 ein Schaltdiagramm einer Ausführungsform einer erfindungsgemäßen Leistungsschalteranordn ung,
    • 2 ein vereinfachtes Schaubild des Drain-Stroms und der Drain-Spannung eines Leistungsschalters im Stand der Technik,
    • 3 ein vereinfachtes Schaubild des Drain-Stroms und der Drain-Spannung einer erfindungsgemäßen Leistungsschalteranordnung,
    • 4 ein vereinfachtes Schaubild der Drain-Spannung eines Leistungsschalters im Stand der Technik, und
    • 5 ein vereinfachtes Schaubild der Drain-Spannung einer erfindungsgemäßen Leistungsschalteranordnung.
  • Ausführungsformen der Erfindung
  • 1 zeigt ein Schaltbild einer Ausführungsform einer erfindungsgemäßen Leistungsschalteranordnung 1 umfassend einen Low-Side-Transistor LSS und einen High-Side-Transistor HSS. Der Low-Side-Transistor LSS und der High-Side-Transistor HSS sind so eingerichtet, das sie in jeweils relativ zueinander abwechselnden Zeitabschnitten einer Schaltperiode der Leistungsschalteranordnung 1 leitend geschaltet sind oder sperrend geschaltet sind. Ein Source-Anschluss 2 des Low-Side-Transistors LSS ist mit einem Lastanschluss 3 verbunden, über den eine angeschlossene Last 4 mit einer Ausgangsspannung Vout gespeist wird. Ein Drain-Anschluss 5 des Low-Side-Transistors LSS ist über eine Speicherinduktivität L mit einer Versorgungsspannung Vin verbunden.
  • Ein Drain-Anschluss 6 des High-Side-Transistors HSS ist mit dem Lastanschluss 3 und ein Source-Anschluss 7 des High-Side-Transistors HSS ist über die Speicherinduktivität L mit der Versorgungsspannung Vin verbunden.
  • Erfindungsgemäß umfasst der Low-Side-Transistor LSS nun mindestens zwei (hier drei) Transistor-Segmente LSS1, LSS2, LSS3. Mindestens zwei der Transistor-Segmente LSS1, LSS2, LSS3 weisen in der Verbindung zur Speicherinduktivität L einen anderen elektrischen Widerstand R1, R2, R3 auf. Die Transistor-Segmente LSS1, LSS2, LSS3 sind hier als parallelgeschaltete Leistungstransistoren mit separaten Bahnwiderständen R1, R2, R3 dargestellt, sie sind aber tatsächlich in einem gemeinsamen Low-Side-Transistor LSS kombiniert. Alternativ können die Transistor-Segmente LSS1, LSS2, LSS3 aber auch als diskrete Bauelemente parallelgeschaltet werden. Die Leistungsschalteranordnung 1 ist so eingerichtet, dass mindestens zwei der Transistor-Segmente LSS1, LSS2, LSS3 während eines Schaltvorgangs der Leistungsschalteranordnung 1 zu einem anderen Zeitpunkt geschaltet werden.
  • Mindestens zwei der Transistor-Segmente LSS1, LSS2, LSS3 können unterschiedlich große Flächenanteile des Low-Side-Transistors LSS umfassen. Bis auf ein wenig mehr Overhead bleibt die Fläche auf dem Chip des Low-Side-Transistors LSS gegenüber einem nicht-segmentierten Low-Side-Transistor konstant. Durch die unterschiedlich großen Flächenanteile resultieren unterschiedliche Bahnwiderstandswerte R1, R2, R3 der Transistor-Segmente LSS1, LSS2, LSS3. Durch zeitlich gestaffeltes Einschalten der einzelnen Transistor-Segmente LSS1, LSS2, LSS3 innerhalb kurzer Zeit muss der Strom nicht schlagartig kommutieren. Überspannung und anschließendes Einschwingen wird verhindert, wodurch sich Verbesserungen im Spektrum ergeben. Die Steilheit der Spannungsschaltflanke (beispielsweise der Drain-Spannung des Low-Side-Transistors LSS) wird hierbei im Idealfall nicht beeinflusst. Alternativ können die Transistor-Segmente LSS1, LSS2, LSS3 aber auch gleich große Flächenanteile umfassen, wobei stattdessen unterschiedlich dimensionierte Widerstände zur Speicherinduktivität L zwischengeschaltet werden können. In der Schaltung in 1 sind die Widerstände R1, R2, R3 dann als separate Schaltungselemente zu verstehen und nicht wie bevorzugt als Repräsentation der verschiedenen Bahnwiderstände der Transistor-Segmente LSS1, LSS2, LSS3.
  • Jedes der Transistor-Segmente kann einem eigenen Gate-Segment 8 des Gate-Anschlusses des Low-Side-Transistors LSS zugeordnet sein, wobei über ein Schalten eines der Gate-Segmente 8 das zugehörige Transistor-Segment LSS1, LSS2, LSS3 geschaltet wird. Der Gate-Anschluss ist dann entsprechend der Transistor-Segmente LSS1, LSS2, LSS3 ebenfalls segmentiert, sodass durch ein Umschalten eines Gate-Segments 8 das Umschalten des zugehörigen Transistor-Segments LSS1, LSS2, LSS3 bewirkt wird.
  • Die 2 und 3 verdeutlichen den Hintergrund der Erfindung. Es sind jeweils in einem vereinfachten Schaubild der Drain-Strom und die Drain-Spannung eines Low-Side-Transistors LSS gegen die Zeit t über zwei Schaltvorgänge dargestellt.
  • 2 zeigt den Drain-Strom los und die Drain-Spannung VDS eines Low-Side-Transistors LSS im Stand der Technik. Schaltflanken 9 der Drainspannung VDS sind dabei verhältnismäßig scharf und führen zu Überspannungen (siehe auch 4), wenn die Dauer des Schaltvorgangs zu kurz gewählt wird. Somit bleibt nur die Wahl, längere Schaltzeiten und größere Schaltverluste in Kauf zu nehmen, um eine ausreichende EMV-Verträglichkeit zu erreichen.
  • 3 zeigt den Drain-Strom IDS und die Drain-Spannung VDS eines Low-Side Leistungsschalters LSS einer erfindungsgemäßen Leistungsschalteranordnung. Hier sind nun Schaltflanken 10 der Drain-Spannung VDS flacher und führen nicht mehr zu Überspannungen, selbst wenn die Dauer des Schaltvorgangs in der Mitte des Schaltvorgangs des Low-Side-Transistors LSS recht kurz gewählt wird. Die größere Steilheit der Schaltflanke in der Mitte des Schaltvorgangs und die kleinere Schaltzeit führen zu geringeren Schaltverlusten bei verbesserter EMV-Emission.
  • Die 4 und 5 verdeutlichen den Haupteffekt der Erfindung. Es ist im Vergleich zu den 2 und 3 jeweils ein etwas realistischerer Verlauf der Drain-Spannung VDS eines Low-Side-Leistungsschalters LSS gegen die Zeit t über zwei Schaltvorgänge dargestellt.
  • 4 zeigt dabei einen Low-Side-Leistungsschalter LSS des Standes der Technik (entsprechend 2), der eine relativ kurze Schaltzeit, niedrige Schaltverluste und damit eine steile Schaltflanke aufweist. Leider führt ein derartiger Low-Side-Leistungsschalter LSS auch zu recht ausgeprägten Schaltschwingungen 11 am Ende eines Ausschaltvorgangs oder eines Einschaltvorgangs. Diese können zu Überspannungen führen und verschlechtern die EMV-Verträglichkeit.
  • 5 zeigt einen erfindungsgemäßen Low-Side-Leistungsschalter LSS (entsprechend 3), der ebenfalls eine relativ kurze Schaltzeit, niedrige Schaltverluste und damit eine steile Schaltflanke aufweist. Dadurch, dass der Low-Side-Transistor LSS nun mindestens zwei Transistor-Segmente LSS1, LSS2, LSS3 umfasst, die in der Verbindung zur Speicherinduktivität L einen anderen elektrischen Widerstand R1, R2, R3 aufweisen, können durch eine gestaffelte Schaltung der Transistor-Segmente LSS1, LSS2, LSS3 deutlich reduzierte Schaltschwingungen 12 am Ende eines Ausschaltvorgangs oder eines Einschaltvorgangs erreicht werden. Damit werden Überspannungen reduziert und die EMV-Verträglichkeit verbessert, ohne die Schaltverluste deutlich zu erhöhen.

Claims (7)

  1. Leistungsschalteranordnung (1) umfassend einen Low-Side-Transistor (LSS) und einen High-Side-Transistor (HSS), die so eingerichtet sind, dass sie in jeweils zueinander abwechselnden Zeitabschnitten einer Schaltperiode der Leistungsschalteranordnung (1) leitend geschaltet sind oder sperrend geschaltet sind, wobei ein Source-Anschluss (2) des Low-Side-Transistors (LSS) mit einem Lastanschluss (3) verbunden ist und ein Drain-Anschluss (5) des Low-Side-Transistors (LSS) über eine Speicherinduktivität (L) mit einer Versorgungsspannung (Vin) verbunden ist und wobei ein Drain-Anschluss (6) des High-Side-Transistors (HSS) mit dem Lastanschluss (3) verbunden ist und ein Source-Anschluss (7) des High-Side-Transistors (HSS) über die Speicherinduktivität (L) mit der Versorgungsspannung (Vin) verbunden ist, dadurch gekennzeichnet, dass der Low-Side-Transistor (LSS) mindestens zwei Transistor-Segmente (LSS1, LSS2, LSS3) umfasst, wobei mindestens zwei der Transistor-Segmente in der Verbindung zur Speicherinduktivität einen anderen elektrischen Widerstand (R1, R2, R3) aufweisen, wobei die Leistungsschalteranordnung (1) so eingerichtet ist, dass mindestens zwei der Transistor-Segmente (LSS1, LSS2, LSS3) während eines Schaltvorgangs der Leistungsschalteranordnung (1) zu einem anderen Zeitpunkt geschaltet werden.
  2. Leistungsschalteranordnung (1) nach Anspruch 1, wobei mindestens zwei der Transistor-Segmente (LSS1, LSS2, LSS3) unterschiedlich große Flächenanteile des Low-Side-Transistors (LSS) umfassen.
  3. Leistungsschalteranordnung (1) nach Anspruch 1 oder 2, wobei die Leistungsschalteranordnung (1) so eingerichtet ist, dass jedes der Transistor-Segmente (LSS1, LSS2, LSS3) einem eigenen Gate-Segment (8) des Gate-Anschlusses des Low-Side-Transistors (LSS) zugeordnet ist, wobei über ein Schalten eines der Gate-Segmente (8) das zugehörige Transistor-Segment (LSS1, LSS2, LSS3) geschaltet wird.
  4. Leistungsschalteranordnung (1) nach einem der vorstehenden Ansprüche, wobei die Leistungsschalteranordnung (1) so eingerichtet ist, dass der Zeitabstand während eines Schaltvorgangs zwischen dem Schalten zweier nacheinander geschalteter Transistor-Segmente (LSS1, LSS2, LSS3) weniger als 100 ns beträgt, vorzugsweise weniger als 30 ns beträgt, vorzugsweise weniger als 5 ns beträgt.
  5. Leistungsschalteranordnung (1) nach einem der vorstehenden Ansprüche, wobei die Leistungsschalteranordnung (1) so eingerichtet ist, dass bei einem Schaltvorgang des Low-Side-Transistors (LSS) die Transistor-Segmente (LSS1, LSS2, LSS3) nach ihrem elektrischen Widerstand (R1, R2, R3) zur Speicherinduktivität sortiert geschaltet werden.
  6. Leistungsschalteranordnung (1) nach Anspruch 5, wobei die Leistungsschalteranordnung (1) so eingerichtet ist, dass bei einem Einschaltvorgang des Low-Side-Transistors (LSS) die Transistor-Segmente (LSS1, LSS2, LSS3) der Reihe nach vom höchsten Widerstand (R1, R2, R3) zum niedrigsten Widerstand (R1, R2, R3) zeitversetzt eingeschaltet werden.
  7. Leistungsschalteranordnung (1) nach Anspruch 5 oder 6, wobei die Leistungsschalteranordnung (1) so eingerichtet ist, dass bei einem Abschaltvorgang des Low-Side-Transistors (LSS) die Transistor-Segmente (LSS1, LSS2, LSS3) der Reihe nach vom niedrigsten Widerstand (R1, R2, R3) zum höchsten Widerstand (R1, R2, R3) zeitversetzt abgeschaltet werden.
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