JP2012120168A - オフセット除去回路、サンプリング回路及びイメージセンサ - Google Patents

Abstract

【課題】オフセット除去回路、サンプリング回路及びイメージセンサを提供する。
【解決手段】イメージセンサは基準電圧を受信し、リセット電圧と前記基準電圧の電圧差である複数の第１電圧を保存する複数のデカプリングキャパシタを含み、複数のデータ電圧及び前記複数の第１電圧に基づいて複数の第２電圧を各々生成する複数のオフセット除去回路と、前記複数の第２電圧を複数のデジタル出力信号に変換するアナログ−デジタル変換部とを含む。オフセット除去回路は、デカプリングキャパシタが単位セルから受信されたリセット電圧と基準電圧との電圧差に相応する電荷を保存することによって単位セルのオフセットを除去する。
【選択図】図１

Description

本発明は、オフセット除去回路、サンプリング回路、及びイメージセンサに関し、より一層具体的には単位セルのオフセットを除去できるオフセット除去回路、サンプリング回路、及びイメージセンサに関する。

光の強度、温度、質量、時間などのような有効な物理量を感知して電気信号を出力する単位セルアレイを含むセンサ装置では、工程、電圧、温度変化などの環境条件差によって単位セル間にオフセットが存在することができる。このようなオフセットによってセンサ装置が精密なセンシングを遂行することができないという問題がある

米国特許出願公開２００７／０１８８６３９号明細書 特開平０５―２５２４４５号公報 特開２００７―０６０３５０号公報 特開２００８―１２４７１３号公報

従って、本発明の目的は、上述した従来の問題点を克服できるオフセット除去回路、サンプリング回路、及びイメージセンサを提供することにある。

本発明の他の目的は、単位セル間のオフセットを除去できるオフセット除去回路、サンプリング回路及びイメージセンサを提供することある。

前記のような目的を達成するために、本発明の一実施形態に係るオフセット除去回路は、リセット電圧及びデータ電圧を出力する単位セルに接続された第１電極、並びに第２電極を有するデカプリングキャパシタと、前記第２電極に接続されたバッファと、基準電圧を受信して前記第２電極及び前記バッファの出力端子に接続し、前記デカプリングキャパシタに前記リセット電圧と前記基準電圧の電圧差である第１電圧に相応する電荷が充電されるように前記第２電極に前記基準電圧を提供するフィードバック回路とを含む。

一方、本発明の一実施形態に係るサンプリング回路は、単位セルからリセット電圧及びデータ電圧を受信し、基準電圧を受信し、前記リセット電圧と前記基準電圧の電圧差である第１電圧を保存するデカプリングキャパシタを含み、前記データ電圧及び前記第１電圧に基づいて第２電圧を生成するオフセット除去回路と、前記第２電圧をデジタル出力信号に変換する信号変換動作を遂行するアナログ−デジタル変換器とを含む。

また、本発明の一実施形態に係るイメージセンサは、複数のロー及び複数のコラムを有するマトリックス形態で配列され、複数のリセット電圧及び複数のデータ電圧を出力する複数の単位ピクセルと、前記複数のコラムに各々接続され、基準電圧を受信し、前記複数のリセット電圧と前記基準電圧の電圧差である複数の第１電圧を保存する複数のデカプリングキャパシタとを各々含み、前記複数のデータ電圧及び前記複数の第１電圧に基づいて複数の第２電圧を各々生成する複数のオフセット除去回路と、前記複数の第２電圧を複数のデジタル出力信号に変換するアナログ−デジタル変換部とを含む。

本発明によれば、単位セル間のオフセットを除去することができる。

本発明の実施形態に係るオフセット除去回路を示すブロック図である。 図１のオフセット除去回路がセルアレイに接続された例を示す図面である。 図２のセルアレイの出力範囲及びサンプリング範囲を示す図面である。 本発明の一実施形態に係るオフセット除去回路を示す回路図である。 図４のオフセット除去回路の動作を説明するためのタイミング図である。 本発明の他の実施形態に係るオフセット除去回路を示す回路図である。 本発明のまた他の実施形態に係るオフセット除去回路を示す回路図である。 図７のオフセット除去回路の動作を説明するためのタイミング図である。 図７のオフセット除去回路の動作を説明するための回路図である。 図７のオフセット除去回路の動作を説明するための回路図である。 図７のオフセット除去回路の動作を説明するための回路図である。 本発明の実施形態に係るオフセット除去方法を示すフローチャートである。 本発明の実施形態に係るサンプリング回路を示すブロック図である。 本発明の一実施形態に係るサンプリング回路を示す回路図である。 図１４のサンプリング回路の動作の一例を説明するためのタイミング図である。 図１４のサンプリング回路の動作の他の例を説明するためのタイミング図である。 本発明の他の実施形態に係るサンプリング回路を示す回路図である。 本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。 本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。 図１９のサンプリング回路の動作を説明するためのタイミング図である。 本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。 本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。 本発明の一実施形態に係るサンプリング方法を示すフローチャートである。 本発明の他の実施形態に係るサンプリング方法を示すフローチャートである。 本発明の実施形態に係るイメージセンサの一例を示すブロック図である。 本発明の実施形態に係るイメージセンサの他の例を示すブロック図である。 図２５または図２６のイメージセンサに含まれた単位ピクセルの例を示す回路図である。 図２５または図２６のイメージセンサに含まれた単位ピクセルの例を示す回路図である。 図２５または図２６のイメージセンサに含まれた単位ピクセルの例を示す回路図である。 図２５または図２６のイメージセンサに含まれた単位ピクセルの例を示す回路図である。 本発明の一実施形態に係るイメージセンサに含まれた単位ピクセル及びオフセット除去回路を示す回路図である。 図３１の単位ピクセル及びオフセット除去回路の動作を説明するためのタイミング図である。 本発明の他の実施形態に係るイメージセンサに含まれた共有単位ピクセル及びオフセット除去回路を示す回路図である。 図３３の共有単位ピクセル及びオフセット除去回路の動作を説明するためのタイミング図である。 本発明のまた他の実施形態に係るイメージセンサに含まれた共有単位ピクセル及びオフセット除去回路を示す回路図である。 本発明の実施形態に係るイメージセンサのまた他の例を示すブロック図である。 本発明のまた他の実施形態に係る図３６のイメージセンサに含まれた単位ピクセル及びオフセット除去回路を示す回路図である。 本発明のまた他の実施形態に係る図３６のイメージセンサに含まれた共有単位ピクセル及びオフセット除去回路を示す回路図である。 本発明のイメージセンサをデジタルカメラに応用した例を示すブロック図である。 本発明のイメージセンサをコンピューティングシステムに応用した例を示すブロック図である。 図４０のコンピューティングシステムで使われるインターフェースの一例を示すブロック図である。

以下では本発明の望ましい実施形態が、本発明が属する技術分野で通常の知識を有する者に本発明の徹底した理解を提供する意図以外に他意はなく、添付した図面等を参照して詳細に説明する。

図１は本発明の実施形態に係るオフセット除去回路を示すブロック図であり、図２は図１のオフセット除去回路がセルアレイに接続された例を示す図面であり、図３は図２のセルアレイの出力範囲及びサンプリング範囲を示す図面である。

図１を参照すれば、オフセット除去回路１００はデカプリングキャパシタ１１０、バッファ１２０及びフィードバック回路１３０を含む。
デカプリングキャパシタ１１０の第１電極（ａ）は単位セル２００に接続する。単位セル２００は、セル電圧ＶＣとしてセンシング前の出力のリセット電圧及びセンシング後の出力のデータ電圧を出力することができる。前記リセット電圧及び前記データ電圧の各々は実質的にＡＣ成分が存在しないＤＣ電圧であってもよい。例えば、単位セル２００は、光の強度、温度、質量、時間などのような物理量を感知して電気信号を出力するセンサの構成要素であってもよい。

バッファ１２０はデカプリングキャパシタ１１０の第２電極（ｂ）に接続する。バッファ１２０は第２電極（ｂ）の電圧を出力電圧ＶＯＵＴとして出力する電圧バッファであってもよい。例えば、バッファ１２０は高い入力インピーダンスを有し、低い出力インピーダンスを有することができる。

フィードバック回路１３０はバッファ１２０の出力端子に接続された入力端子、及び、デカプリングキャパシタ１１０の第２電極（ｂ）に接続された出力端子を有することができる。また、フィードバック回路１３０は外部回路（図示せず）から基準電圧ＶＲＥＦを受信する。単位セル２００がセル電圧ＶＣとして前記リセット電圧を出力する間、フィードバック回路１３０は出力電圧ＶＯＵＴが基準電圧ＶＲＥＦと同じ電圧レベルを有する時までデカプリングキャパシタ１１０の第２電極（ｂ）に基準電圧ＶＲＥＦを提供することができる。これに伴い、デカプリングキャパシタ１１０は単位セル２００から受信された前記リセット電圧と基準電圧ＶＲＥＦの電圧差である第１電圧Ｖ１に相応する電荷を保存することができる。

図２を参照すれば、複数のオフセット除去回路１０１、１０２、１０３が、複数の単位セル２０１、２０２、２０３を含むセルアレイ３００の複数のコラムに各々接続される。実施形態により、セルアレイ３００は光の強度を感知するイメージセンサ、温度を感知する温度センサ、質量を測定する質量センサ、エックス線を感知するエックス線検査装置、反射した光を感知するスキャナなどを含むことができる。図２には１つのローに相応する１次元的で配列された複数の単位セル２０１、２０２、２０３を含むセルアレイ３００の例を示しているが、実施形態により、セルアレイ３００は２次元的に配列されたマトリックス形態の複数の単位セルを含むか、または、３次元的に配列された複数の単位セルを含むことができる。

図２及び図３を参照すれば、セルアレイ３００に含まれた複数の単位セル２０１、２０２、２０３が、複数のセル電圧（ＶＣ＿１，ＶＣ＿２，…，ＶＣ＿Ｎ）として複数のリセット電圧を出力する時、前記複数のリセット電圧は互いに同一ではなく、一定範囲のオフセット３１０を有することができる。前記複数のリセット電圧がオフセット３１０を有することによって同じ物理量に対して複数の単位セル２０１、２０２、２０３は、互いに異なるデータ電圧を出力することができる。

例えば、第１単位セル２０１が最小リセット電圧を出力し、第２単位セル２０２が最大リセット電圧を出力する場合、第１単位セル２０１から出力されるデータ電圧の範囲３２１と第２単位セル２０２から出力されるデータ電圧の範囲３２２が相違し、同じ物理量に対して第１単位セル２０１のデータ電圧は、第２単位セル２０２のデータ電圧よりオフセット３１０程低いレベルを有する。これに伴い、このようなセルアレイ３００を含むセンサ装置の正確度が低くなる。また、セルアレイ３００を含むセンサ装置のサンプリング範囲３３０はサンプリング利得が高くなることによって小さくなるので、オフセット３１０がサンプリング範囲３３０の大部分を占めることができる。これに伴い、前記センサ装置が複数のオフセット除去回路１０１、１０２、１０３を含まない場合、前記センサ装置はオフセット３１０のみを感知した電気信号として出力し、実質的なセンシングを遂行できなくなることもある。

再び、図１を参照すれば、単位セル２００がセル電圧ＶＣとしてリセット電圧を出力する時、デカプリングキャパシタ１１０の第１電極（ａ）には前記リセット電圧が印加される。また、フィードバック回路１３０はデカプリングキャパシタ１１０の第２電極（ｂ）に基準電圧ＶＲＥＦを印加する。これに伴い、デカプリングキャパシタ１１０は、前記リセット電圧と基準電圧ＶＲＥＦとの電圧差、即ち、第１電圧Ｖ１に相応する電荷を保存することができる。

単位セル２００がセル電圧ＶＣとしてデータ電圧を出力する時、デカプリングキャパシタ１１０の第１電極（ａ）には前記データ電圧が印加される。これに伴い、デカプリングキャパシタ１１０の第２電極（ｂ）は、前記データ電圧と第１電圧Ｖ１との電圧差である第２電圧を有する。バッファ１２０は前記第２電圧を出力電圧ＶＯＵＴとして出力する。

そこで、前記リセット電圧は、望むリセット電圧にオフセットが加算された電圧であり、第１電圧Ｖ１は前記リセット電圧（即ち、前記望むリセット電圧と前記オフセットが加算された電圧）と基準電圧ＶＲＥＦとの差に該当する。前記データ電圧は、センシング後単位セル２００の望むデータ電圧（即ち、前記望むリセット電圧とセンシング電圧が加算された電圧）に前記オフセットが加算された電圧である。従って、前記データ電圧と第１電圧Ｖ１との差である前記第２電圧で前記オフセットが相殺し、前記第２電圧は前記望むデータ電圧と前記望むリセット電圧の差（即ち、前記センシング電圧）に基準電圧ＶＲＥＦが加算された電圧になる。これに伴い、基準電圧ＶＲＥＦを基準として前記第２電圧をアナログ−デジタル変換する場合、前記オフセットが除去された前記センシング電圧に相応するデジタル値がデジタル出力信号から抽出されることができる。

再び、図２を参照すれば、複数のオフセット除去回路１０１、１０２、１０３が、複数の単位セル２０１、２０２、２０３から出力される複数のセル電圧（ＶＣ＿１，ＶＣ＿２，…，ＶＣ＿Ｎ）のオフセットを除去するので、複数のオフセット除去回路１０１、１０２、１０３から出力される複数の出力電圧（ＶＯＵＴ＿１，ＶＯＵＴ＿２，…，ＶＯＵＴ＿Ｎ）は同じ基準電圧ＲＥＦにそれぞれの信号電圧と望むリセット電圧との差（即ち、センシング電圧）のみが加算された電圧レベルを有する。即ち、複数の出力電圧（ＶＯＵＴ＿１，ＶＯＵＴ＿２，…，ＶＯＵＴ＿Ｎ）で複数の単位セル２０１、２０２、２０３のオフセットが除去されることができる。

図４は本発明の一実施形態に係るオフセット除去回路を示す回路図である。
図４を参照すれば、オフセット除去回路１００ａはデカプリングキャパシタ１１０、バッファ１２０ａ及びフィードバック回路１３０ａを含む。

バッファ１２０ａはトランジスタ１２１ａ及び電流源１２２ａを含むソース・フォロワー（source follower）で具現することができる。トランジスタ１２１ａはデカプリングキャパシタ１１０の第２電極（ｂ）に接続されたゲート、第１電源電圧ＶＤＤに接続されたドレイン、及びバッファ１２０ａの出力端子に接続されたソースを有するＮＭＯＳトランジスタを含むことができる。電流源１２２ａはバッファ１２０ａの出力端子と第２電源電圧（例えば、接地電圧）との間に接続する。実施形態により、電流源１２２ａは抵抗と同じ受動素子、及び／または、トランジスタのような能動素子で具現することができる。前記ソース・フォロワーで具現したバッファ１２０ａは１に近い電圧利得を有することができる。

フィードバック回路１３０ａはスイッチ１３１及び増幅器１３２を含む。スイッチ１３１の一端は、デカプリングキャパシタ１１０の第２電極（ｂ）に接続し、スイッチ１３１の他端は増幅器１３２の出力端子に接続することができる。また、スイッチ１３１はスイッチング信号ＳＷＳに応答してデカプリングキャパシタ１１０の第２電極（ｂ）と増幅器１３２の出力端子との間の接続を制御することができる。増幅器１３２は外部回路（図示せず）から基準電圧ＲＥＦが印加される非反転入力端子、バッファ１２０ａの出力端子に接続された反転入力端子、及びスイッチ１３１に接続された出力端子を含む。増幅器１３２は、スイッチ１３１がターン−オンされる間、出力電圧ＶＯＵＴが基準電圧ＲＥＦに到達するようにデカプリングキャパシタ１１０の第２電極（ｂ）に基準電圧ＲＥＦを提供することができる。

図５は図４のオフセット除去回路の動作を説明するためのタイミング図である。
図４及び図５を参照すれば、複数の単位セル（図示せず）から出力されるセル電圧ＶＣは、前記複数の単位セルが同じ物理量を感知しても、所定の分布を成す。即ち、最大セル電圧ＶＣ＿ＭＡＸと最小セル電圧ＶＣ＿ＭＩＮとの間には所定のオフセット３１０が存在する。

セル電圧ＶＣとしてリセット電圧が出力される時、デカプリングキャパシタ１１０の第１電極（ａ）には、前記リセット電圧が印加される。スイッチング信号ＳＷＳがロジック・ハイレベルを有する間、スイッチ１３１はスイッチング信号ＳＷＳに応答してターン−オンされる。スイッチ１３１がターン−オンされれば、増幅器１３２は、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦに到達する時まで、出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとの電圧差に基づいてデカプリングキャパシタ１１０に電荷を提供する。これに伴い、デカプリングキャパシタ１１０は、前記リセット電圧と基準電圧ＶＲＥＦとの電圧差である第１電圧Ｖ１に相応する電荷を保存でき、バッファ１２０ａは、基準電圧ＶＲＥＦの電圧レベルと同じ電圧レベルを有する出力電圧ＶＯＵＴを出力することができる。即ち、前記複数の単位セルから出力される複数のリセット電圧がオフセット３１０を有しても、複数のオフセット除去回路から出力される複数の出力電圧は、同じ電圧レベルを有することができる。

セル電圧ＶＣとして前記リセット電圧からセンシング電圧ＶＳＩＧ程増加または減少したデータ電圧が出力される時、デカプリングキャパシタ１１０の第１電極（ａ）には前記データ電圧が印加される。デカプリングキャパシタ１１０が、前記リセット電圧と基準電圧ＶＲＥＦとの電圧差（即ち、第１電圧Ｖ１）に相応する電荷を保存するので、デカプリングキャパシタ１１０の第２電極（ｂ）は、前記データ電圧と第１電圧Ｖ１との電圧差である第２電圧を有する。前記第２電圧は基準電圧ＶＲＥＦからセンシング電圧ＶＳＩＧ程増加または減少した電圧であり、バッファ１２０ａは出力電圧ＶＯＵＴとして前記第２電圧を出力することができる。

前記複数の単位セルに対するセンシング電圧ＶＳＩＧが同一であっても、前記複数の単位セルが出力する複数のデータ電圧は、オフセット３１０を有することができる。しかし、複数のオフセット除去回路は、オフセット３１０が除去された複数の出力電圧、即ち、基準電圧ＶＲＥＦからセンシング電圧ＶＳＩＧ程増加または減少した電圧を出力することができる。

図６は本発明の他の実施形態に係るオフセット除去回路を示す回路図である。
図６を参照すれば、オフセット除去回路１００ｂはデカプリングキャパシタ１１０、バッファ１２０ｂ及びフィードバック回路１３０ａを含む。図６のオフセット除去回路１００ｂは、バッファ１２０ｂの構成を除いて、図４のオフセット除去回路１００ａと類似の構成を有する。

バッファ１２０ｂは、増幅器１２１ｂを含む。増幅器１２１ｂは、デカプリングキャパシタ１１０の第２電極（ｂ）に接続された非反転入力端子、互いに接続された反転入力端子及び出力端子を有する。増幅器１２１ｂは前記第２電極（ｂ）の電圧と出力電圧ＶＯＵＴの電圧差に基づいて出力電圧ＶＯＵＴを増加させることによって、出力電圧ＶＯＵＴが第２電極（ｂ）の電圧と実質的に同一になるようにすることができる。即ち、増幅器１２１ｂを含むバッファ１２０ｂの電圧利得は約１であってもよい。増幅器１２１ｂは高い入力インピーダンスを有し、低出力インピーダンスを有することができる。

図７は本発明のまた他の実施形態に係るオフセット除去回路を示す回路図である。
図７を参照すれば、オフセット除去回路１００ｃはデカプリングキャパシタ１１０、バッファ１２０ａ、及びフィードバック回路１３０ｂを含む。図７のオフセット除去回路１００ｃは、フィードバック回路１３０ｂの構成を除いて、図４のオフセット除去回路１００ａと類似の構成を有する。

フィードバック回路１３０ｂは第１スイッチ１３１、増幅器１３２、第２スイッチ１３３、第３スイッチ１３４、第４スイッチ１３５、及びアンプ・オフセット・キャパシタ１３６を含む。

第１スイッチ１３１の一応デカプリングキャパシタ１１０の第２電極（ｂ）に接続し、第１スイッチ１３１の他端は増幅器１３２の出力端子に接続する。第２スイッチ１３３の一端はバッファ１２０ａの出力端子に接続し、第２スイッチ１３３の他端はアンプ・オフセット・キャパシタ１３６の第４電極（ｄ）に接続する。第３スイッチ１３４の一応アンプ・オフセット・キャパシタ１３６の第４電極（ｄ）に接続し、第３スイッチ１３４の他端は増幅器１３２の非反転入力端子に接続する。第４スイッチ１３５の一端は増幅器１３２の前記出力端子に接続し、第４スイッチ１３５の他端は増幅器１３２の反転入力端子及びアンプ・オフセット・キャパシタ１３６の第３電極（ｃ）に接続する。第１スイッチ１３１及び第２スイッチ１３３は、第１スイッチング信号ＳＷＳ１により制御され、第３スイッチ１３４及び第４スイッチ１３５は、第２スイッチング信号ＳＷＳ２により制御される。即ち、第１スイッチ１３１は第１スイッチング信号ＳＷＳ１に応答して第２電極（ｂ）と増幅器１３２の接続を制御し、第２スイッチ１３３は第１スイッチング信号ＳＷＳ１に応答して第４電極（ｄ）とバッファ１２０ａの前記出力端子の接続を制御し、第３スイッチ１３４は第２スイッチング信号ＳＷＳ２に応答して第４電極（ｄ）と増幅器１３２の前記非反転入力端子の接続を制御し、第４スイッチ１３５は第２スイッチング信号ＳＷＳ２に応答して増幅器１３２の前記出力端子と第３電極（ｃ）の接続を制御することができる。

アンプ・オフセット・キャパシタ１３６は増幅器１３２の前記反転入力端子及び第４スイッチ１３５に接続した第３電極（ｃ）と、第２スイッチ１３３及び第３スイッチ１３４に接続された第４電極（ｄ）を有する。第２スイッチング信号ＳＷＳ２がロジック・ハイレベルを有する間、第３スイッチ１３４及び第４スイッチ１３５がターン−オンされる。第３スイッチ１３４及び第４スイッチ１３５がターン−オンされれば、第３電極（ｃ）には増幅器１３２の出力電圧が印加され、第４電極（ｄ）には基準電圧ＶＲＥＦが印加される。これに伴い、増幅器１３２の前記出力電圧が、基準電圧ＶＲＥＦと同じ電圧レベルを有さずに、基準電圧ＶＲＥＦに増幅器１３２のオフセットが加算された電圧レベルを有するので、アンプ・オフセット・キャパシタ１３６は増幅器１３２の前記オフセットに相応する電荷を保存することができる。

第２スイッチング信号ＳＷＳ２がロジック・ローレベルを有し、第１スイッチング信号ＳＷＳ１がロジック・ハイレベルを有する間、第３スイッチ１３４及び第４スイッチ１３５は、ターン−オフされ、第１スイッチ１３１及び第２スイッチ１３３が、ターン−オンされる。第１スイッチ１３１及び第２スイッチ１３３がターン−オンされれば、増幅器１３２の前記反転入力端子にはバッファ１２０ａの出力電圧ＶＯＵＴに増幅器１３２の前記オフセットが加算された電圧が印加される。これに伴い、増幅器１３２は、前記オフセットが存在しても、バッファ１２０ａの出力電圧ＶＯＵＴが基準電圧ＶＲＥＦに到達する時まで、デカプリングキャパシタ１１０に電荷を提供することができる。また、デカプリングキャパシタ１１０はリセット電圧と基準電圧ＶＲＥＦとの電圧差である第１電圧Ｖ１に相応する電荷を保存することができる。これと共に、増幅器１３２の前記オフセットが存在しても、アンプ・オフセット・キャパシタ１３６により増幅器１３２の前記オフセットによる影響が除去されることができる。

図８は図７のオフセット除去回路の動作を説明するためのタイミング図であり、図９〜図１１は図７のオフセット除去回路の動作を説明するための回路図である。

図８及び図９を参照すれば、第２スイッチング信号ＳＷＳ２がロジック・ハイレベルを有する時点Ｔ１で、第３スイッチ１３４及び第４スイッチ１３５がターン−オンされる。アンプ・オフセット・キャパシタ１３６の第３電極（ｃ）には増幅器１３２の出力電圧（ＶＲＥＦ＋ＶＯＦＦＳＥＴ）が、アンプ・オフセット・キャパシタ１３６の第４電極（ｄ）には基準電圧ＶＲＥＦが印加される。これに伴い、アンプ・オフセット・キャパシタ１３６は、増幅器１３２の出力電圧（ＶＲＥＦ＋ＶＯＦＦＳＥＴ）と基準電圧ＶＲＥＦの電圧との差であるオフセット電圧（ＶＯＦＦＳＥＴ）に相応する電荷を保存することができる。図８には単位セル（図示せず）がリセット電圧が出力される間、第２スイッチング信号ＳＷＳ２がロジック・ハイレベルを有する例を示しているが、第２スイッチング信号ＳＷＳ２は前記リセット電圧が出力される前にロジック・ハイレベルを有することができる。

図８及び図１０を参照すれば、前記単位セルがリセット電圧ＶＲＥＳＥＴを出力する間、第１スイッチング信号ＳＷＳ１がロジック・ハイレベルを有する時点Ｔ２で、第１スイッチ１３１及び第２スイッチ１３３がターン−オンされる。アンプ・オフセット・キャパシタ１３６がオフセット電圧（ＶＯＦＦＳＥＴ）に相応する電荷を保存するので、増幅器１３２の反転入力端子にはバッファ１２０ａの出力電圧ＶＯＵＴにオフセット電圧ＶＯＦＦＳＥＴが加算された電圧が印加される。これに伴い、増幅器１３２はバッファ１２０ａの出力電圧ＶＯＵＴが基準電圧ＶＲＥＦに到達する時までデカプリングキャパシタ１１０に電荷を提供でき、デカプリングキャパシタ１１０はリセット電圧（ＶＲＥＳＥＴ）と基準電圧ＶＲＥＦとの電圧差である第１電圧Ｖ１に相応する電荷を保存することができる。

図８及び図１１を参照すれば、前記単位セルがデータ電圧ＶＤＡＴＡを出力する時点Ｔ３で、デカプリングキャパシタ１１０の第１電極（ａ）にはデータ電圧ＶＤＡＴＡが印加される。デカプリングキャパシタ１１０がリセット電圧ＶＲＥＳＥＴと基準電圧ＶＲＥＦとのの電圧差である第１電圧Ｖ１に相応する電荷を保存するので、デカプリングキャパシタ１１０の第２電極（ｂ）は、基準電圧ＶＲＥＦにデータ電圧ＶＤＡＴＡのセンシング電圧ＶＳＩＧのみが合算された電圧を有する。バッファ１２０ａは出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦとセンシング電圧ＶＳＩＧが合算された電圧を出力することができる。

これと共に、オフセット除去回路１００ｃは単位セル（図示せず）のオフセットを除去できて、また、増幅器１３２のオフセットを除去することができる。

図１２は本発明の実施形態に係るオフセット除去方法を示すフローチャートである。
図１及び図１２を参照すれば、オフセット除去回路１００は単位セル２００からリセット電圧を受信する（Ｓ４１０）。フィードバック回路１３０は、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦに到達する時までデカプリングキャパシタ１１０に電荷を提供する。それに伴い、デカプリングキャパシタ１１０は前記リセット電圧と基準電圧ＶＲＥＦとの電圧差である第１電圧Ｖ１に相応する電荷を保存することができる（Ｓ４３０）。

オフセット除去回路１００は単位セル２００からデータ電圧を受信する（Ｓ４５０）。デカプリングキャパシタ１１０の第１電極（ａ）に前記データ電圧が印加されれば、デカプリングキャパシタ１１０の第２電極（ｂ）は前記データ電圧と第１電圧Ｖ１との電圧差である第２電圧を有する。バッファ１２０は出力電圧ＶＯＵＴとして前記第２電圧を出力する（Ｓ４７０）。これに伴い、オフセット除去回路１００は単位セル２００のオフセットを除去した出力電圧ＶＯＵＴを出力することができる。

図１３は本発明の実施形態に係るサンプリング回路を示すブロック図である。
図１３を参照すれば、サンプリング回路６００はオフセット除去回路１００及びアナログ−デジタル変換器５００を含む。

オフセット除去回路１００は単位セル２００からセル電圧ＶＣとしてリセット電圧及びデータ電圧を順次に受信できる。例えば、単位セル２００は光の強度、温度、質量、時間などのような物理量を感知し電気信号を出力するセンサの構成要素であってもよい。

オフセット除去回路１００は基準電圧生成器（図示せず）から基準電圧ＶＲＥＦを受信することができる。一実施形態において、前記基準電圧生成器はランプ電圧生成器であってもよい。実施形態に従って、基準電圧ＶＲＥＦを生成する前記基準電圧生成器はオフセット除去回路１００の内部、アナログ−デジタル変換器５００の内部、または、サンプリング回路６００の外部に形成されることができる。

オフセット除去回路１００は、単位セル２００がセル電圧ＶＣとして前記リセット電圧を出力する時、前記リセット電圧と基準電圧ＶＲＥＦの電圧差である第１電圧を保存することができる。オフセット除去回路１００は、単位セル２００がセル電圧ＶＣとして前記データ電圧を出力する時、前記データ電圧及び前記第１電圧に基づいて出力電圧ＶＯＵＴとして第２電圧を生成することができる。これに伴い、オフセット除去回路１００は、単位セル２００がセル電圧ＶＣとして前記データ電圧を出力する時、基準電圧ＶＲＥＦにセンシング電圧が加算された電圧を出力することができる。

例えば、オフセット除去回路１００に含まれたデカプリングキャパシタがセル電圧ＶＣとして前記リセット電圧を受信する時、前記デカプリングキャパシタは前記第１電圧に相応する電荷を保存することができる。続いて、前記デカプリングキャパシタがセル電圧ＶＣとして前記データ電圧を受信する時、オフセット除去回路１００は、前記データ電圧と前記デカプリングキャパシタに保存された前記第１電圧の電圧との差である前記第２電圧を出力することができる。即ち、オフセット除去回路１００は出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦに前記センシング電圧が加算された電圧を出力することができる。

アナログ−デジタル変換器５００は、オフセット除去回路１００から出力電圧ＶＯＵＴを受信し、出力電圧ＶＯＵＴをデジタル出力信号ＳＤＩＧＯＵＴに変換することができる。アナログ−デジタル変換器（Analog-to-Digital Converter：ＡＤＣ）５００は、多様な方式で実現可能である。例えば、アナログ−デジタル変換器５００は、単勾配ＡＤＣ（single slope ADC）、デルタ−シグマＡＤＣ（delta-sigma ADC）、逐次近似ＡＤＣ（successive approximation ADC）、循環ＡＤＣ（cyclic ADC）、フラッシュＡＤＣ（flash ADC）、パイプラインＡＤＣ（pipelined ADC）、フォールディングＡＤＣ（folding ADC）等を含むことができる。

一実施形態において、オフセット除去回路１００は単位セル２００のアレイの各コラムごとに配置され、アナログ−デジタル変換器５００もまた各コラムごとに配置されることができる。実施形態により、オフセット除去回路１００（例えば、フィードバック回路）とアナログ−デジタル変換器５００は増幅器を共有することができる。

他の実施形態において、オフセット除去回路１００は各コラムごとに配置され、単一なアナログ−デジタル変換器５００が各コラムで出力される出力電圧ＶＯＵＴを順次にデジタル出力信号ＳＤＩＧＯＵＴに変換することができる。

サンプリング回路６００は、相関２重サンプリング（Correlated Double Sampling；ＣＤＳ）をすることができる。一実施形態において、オフセット除去回路１００が出力電圧ＶＯＵＴとして前記第２電圧、即ち、基準電圧ＶＲＥＦに前記センシング電圧が加算された電圧を出力し、アナログ−デジタル変換器５００が基準電圧ＶＲＥＦを基準として前記第２電圧をデジタル出力信号ＳＤＩＧＯＵＴに変換する信号変換動作を遂行できる。即ち、サンプリング回路６００はオフセットが除去された有効な信号成分に相応するデジタル出力信号ＳＤＩＧＯＵＴを生成することができる。これと共に、サンプリング回路６００は有効な信号成分をアナログ的に抽出するアナログ相関２重サンプリング（Analog CDS）を遂行できる。

実施形態により、アナログ−デジタル変換器５００はオフセット除去回路１００から出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦを受信したり、または、前記基準電圧生成器から基準電圧ＶＲＥＦを直接受信することができる。

他の実施形態において、単位セル２００が前記リセット電圧を出力する時、オフセット除去回路１００は出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦを出力し、アナログ−デジタル変換器５００は基準電圧ＶＲＥＦを第１デジタル出力信号に変換する基準変換動作を遂行できる。また、単位セル２００が前記データ電圧を出力する時、オフセット除去回路１００は出力電圧ＶＯＵＴとして前記第２電圧、即ち、基準電圧ＶＲＥＦに前記センシング電圧が加算された電圧を出力し、アナログ−デジタル変換器５００は、基準電圧ＶＲＥＦを基準として前記第２電圧を第２デジタル出力信号に変換する。これに伴い、前記第２デジタル出力信号と前記第１デジタル出力信号との差に基づいてオフセットが除去された有効な信号成分に対するデジタル信号が生成されることができる。これと共に、サンプリング回路６００は信号成分をアナログ的に抽出すると同時に基準成分と前記信号成分を各々デジタル信号に変換するデュアル相関２重サンプリング（Dual CDS）を遂行できる。サンプリング回路６００がデュアＣＤＳを遂行することによって、アナログ−デジタル変換器５００で発生するオフセットも除去できる。

図１４は本発明の一実施形態に係るサンプリング回路を示す回路図である。
図１４を参照すれば、サンプリング回路６００ａはオフセット除去回路１００ａ及びアナログ−デジタル変換器５００ａを含む。

図１４にはサンプリング回路６００ａが、図４のオフセット除去回路１００ａを含む例を図示しているが、サンプリング回路６００ａは図６のオフセット除去回路１００ｂ、または、図７のオフセット除去回路１００ｃを含むことができる。

アナログ−デジタル変換器５００ａは、比較器５１０ａ及びカウンタ５３０ａを含む。比較器５１０ａは、オフセット除去回路１００ａから出力電圧ＶＯＵＴを受信し、ランプ電圧生成器（図示せず）からランプ電圧ＶＲＡＭＰを受信する。前記ランプ電圧生成器はアナログ−デジタル変換器５００ａの内部または外部に配置できる。一実施形態において、アナログ−デジタル変換器５００ａはセルアレイの各コラムごとに配置され、複数のアナログ−デジタル変換器５００ａが単一なランプ電圧生成器から生成されたランプ電圧ＶＲＡＭＰを共有することができる。実施形態により、前記ランプ電圧生成器はオフセット除去回路１００ａに提供される基準電圧ＶＲＥＦを生成することができる。

比較器５１０ａは出力電圧ＶＯＵＴとランプ電圧ＶＲＡＭＰとを比較して比較結果をカウンタ５３０ａに提供する。カウンタ５３０ａは、ランプ電圧ＶＲＡＭＰと出力電圧ＶＯＵＴとの比較、例えば、ランプ電圧ＶＲＡＭＰが出力電圧ＶＯＵＴに到達する時までの時間、または、クロック数を計数してデジタル出力信号ＳＤＩＧＯＵＴを生成することができる。

一実施形態において、アナログ−デジタル変換器５００ａは基準電圧ＶＲＥＦを第１デジタル出力信号に変換する基準変換動作を遂行し、基準電圧ＶＲＥＦにセンシング電圧が加算された電圧を第２デジタル出力信号に変換する信号変換動作を遂行できる。他の実施形態において、アナログ−デジタル変換器５００ａは基準電圧ＶＲＥＦに前記センシング電圧が加算された電圧を基準電圧ＶＲＥＦを基準としてデジタル出力信号ＳＤＩＧＯＵＴに変換する前記信号変換動作のみを遂行できる。

一実施形態において、オフセット除去回路１００ａはセルアレイの各コラムごとに配置され、比較器５１０ａ及びカウンタ５３０ａを含む単一なアナログ−デジタル変換器５００ａが各コラムで出力される出力電圧ＶＯＵＴを順次にデジタル出力信号ＳＤＩＧＯＵＴに変換することができる。

他の実施形態において、比較器５１０ａ及びカウンタ５３０ａを含むアナログ−デジタル変換器５００ａが各コラムごとに配置されることができる。

また他の実施形態において、比較器５１０ａが各コラムごとに配置され、１つのカウンタ５３０ａが共有されることができる。この場合、アナログ−デジタル変換器５００ａは各コラムごとに配置されたラッチ（図示せず）を含み、前記ラッチが前記共有されたカウンタ５３０ａから出力されるカウント信号を保存することができる。例えば、各コラムごとに配置されるアナログ−デジタル変換器５００ａは、前記センシング電圧に相応するカウント信号を保存する信号ラッチのみを含むか、または、前記信号ラッチとともに基準電圧ＶＲＥＦに相応するカウント信号を保存する基準ラッチを含むことができる。

図１５は図１４のサンプリング回路の動作の一例を説明するためのタイミング図である。
図１４及び図１５を参照すれば、セル電圧ＶＣとしてリセット電圧を出力した後、スイッチング信号ＳＷＳが所定時間の間、ロジック・ハイレベルを有することができる。スイッチング信号ＳＷＳがロジック・ハイであれば、オフセット除去回路１００ａの出力電圧ＶＯＵＴは基準電圧ＶＲＥＦと実質的に同じ電圧レベルを有する。

セル電圧ＶＣとしてデータ電圧が出力されれば、オフセット除去回路１００ａは、出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦにセンシング電圧ＶＳＩＧが加算された電圧の第２電圧を出力できる。アナログ−デジタル変換器５００ａは、オフセット除去回路１００ａから出力電圧ＶＯＵＴとして前記第２電圧を受信し、ランプ電圧生成器（図示せず）からランプ電圧（VRAMP、５４１）を受信することができる。アナログ−デジタル変換器５００ａは所定時間の間（Ｔ１〜Ｔ２）の基準電圧ＶＲＥＦを基準として前記第２電圧をデジタル出力信号ＳＤＩＧＯＵＴに変換する。これに伴い、サンプリング回路６００ａはオフセットが除去された有効な信号成分に相応するデジタル出力信号ＳＤＩＧＯＵＴを生成することができる。これと共に、サンプリング回路６００ａは有効な信号成分をアナログ的に抽出するアナログＣＤＳを遂行できる。

図１６は図１４のサンプリング回路の動作の他の例を説明するためのタイミング図である。
図１４及び図１６を参照すれば、セル電圧ＶＣとしてリセット電圧が出力された後、スイッチング信号ＳＷＳが所定時間の間、ロジック・ハイレベルを有することができる。スイッチング信号ＳＷＳがロジック・ハイレベルであれば、オフセット除去回路１００ａの出力電圧ＶＯＵＴは基準電圧ＶＲＥＦと実質的に同じ電圧レベルを有することができる。アナログ−デジタル変換器５００ａは、オフセット除去回路１００ａから出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦを受信し、ランプ電圧生成器（図示せず）から第１ランプ電圧５４２を受信する。アナログ−デジタル変換器５００ａは所定時間の間（Ｔ１〜Ｔ２）基準電圧ＶＲＥＦを第１デジタル出力信号に変換する。

セル電圧ＶＣとしてデータ電圧が出力されれば、オフセット除去回路１００ａは、出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦにセンシング電圧ＶＳＩＧが加算された電圧の第２電圧を出力することができる。アナログ−デジタル変換器５００ａはオフセット除去回路１００ａから出力電圧ＶＯＵＴとして前記第２電圧を受信し、前記ランプ電圧生成器から第２ランプ電圧５４３を受信する。アナログ−デジタル変換器５００ａは、所定時間の間（Ｔ３〜Ｔ４）、前記第２電圧を第２デジタル出力信号に変換する。サンプリング回路６００ａを含むセンサ装置は、前記第２デジタル出力信号と前記第１デジタル出力信号との差に基づいて有効な信号成分に相応するデジタル値を取得することができる。

これと共に、サンプリング回路６００ａは、基準変換動作（REFERENCE A/D）及び信号変換動作（SIGNAL A/D）を遂行することによって、有効な信号成分をアナログ的に抽出すると同時に基準成分と前記有効な信号成分を各々デジタル信号に変換するデュアル相関２重サンプリング（Dual CDS）を遂行できる。基準変換動作（REFERENCE A/D）の入力は基準電圧ＶＲＥＦとして実質的に固定されているので、基準変換動作（REFERENCE A/D）は信号変換動作（SIGNAL A/D）に比べてより速く遂行できる。

図１７は本発明の他の実施形態に係るサンプリング回路を示す回路図である。
図１７のサンプリング回路６００ｂは、フィードバック回路１３０ａの増幅器１３２及びアナログ−デジタル変換器５００ａの比較器５１０ａとして共有された増幅器１３２／５１０ａを採用したことを除いては、図１４のサンプリング回路６００ａと類似の構成を有する。

図１７を参照すれば、共有された増幅器１３２／５１０ａが、フィードバック回路１３０ａの増幅器１３２として動作し、アナログ−デジタル変換器５００ａの比較器５１０ａとして動作することができる。共有された増幅器１３２／５１０ａは、スイッチング信号ＳＷＳがロジック・ハイレベルを有する間、基準電圧生成器（図示せず）、または、ランプ電圧生成器（図示せず）から基準電圧ＶＲＥＦを受信して、フィードバック回路１３０ａの増幅器１３２として動作することができる。また、共有された増幅器１３２／５１０ａは、アナログ−デジタル変換器５００ａが基準変換動作、及び／または、信号変換動作を遂行する間、前記基準電圧生成器または前記ランプ電圧生成器からランプ電圧ＶＲＡＭＰを受信し、アナログ−デジタル変換器５００ａの比較器５１０ａとして動作することができる。

図１７にはサンプリング回路６００ｂがアナログ−デジタル変換器５００ａとして単勾配ＡＤＣを含み、フィードバック回路１３０ａと前記単勾配ＡＤＣが増幅器１３２／５１０ａを共有する例を示しているが、実施形態により、サンプリング回路６００ｂは多様な方式のＡＤＣ、例えば、デルタ−シグマＡＤＣ、逐次近似ＡＤＣ、循環ＡＤＣ、フラッシュＡＤＣ、パイプラインＡＤＣ、フォールディングＡＤＣ（folding ADC）等を含むことができ、フィードバック回路１３０ａは前記多様な方式のＡＤＣと増幅器を共有することができる。

また、図１７にはアナログ−デジタル変換器５００ａがフィードバック回路１３０ａと増幅器１３２／５１０ａを共有する例を示しているが、実施形態により、サンプリング回路６００ｂは、図６に図示したように、バッファ１２０ｂとして増幅器１２１ｂを含むことができ、アナログ−デジタル変換器５００ａはバッファ１２０ｂと増幅器を共有することができる。

図１８は本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。
図１８のサンプリング回路６００ｃは、フィードバック回路１３０ｂとして図７に示したフィードバック回路１３０ｂを採用したことを除いては、図１７のサンプリング回路６００ｂと類似の構成を有する。

図１８を参照すれば、共有された増幅器１３２／５１０ａが、フィードバック回路１３０ｂの増幅器１３２として動作し、アナログ−デジタル変換器５００ａの比較器５１０ａとして動作することができる。共有された増幅器１３２／５１０ａは、第１スイッチング信号ＳＷＳ１または第２スイッチング信号ＳＷＳ２が、ロジック・ハイレベルを有する間、基準電圧生成器（図示せず）または、ランプ電圧生成器（図示せず）から基準電圧ＶＲＥＦを受信し、フィードバック回路１３０ｂの増幅器１３２として動作できる。また、共有された増幅器１３２／５１０ａは、アナログ−デジタル変換器５００ａが基準変換動作、及び／または、信号変換動作を遂行する間、前記基準電圧生成器または前記ランプ電圧生成器からランプ電圧ＶＲＡＭＰを受信し、アナログ−デジタル変換器５００ａの比較器５１０ａとして動作することができる。

以下、図１８を参照してサンプリング回路６００ｃの動作を説明する。
第２スイッチング信号ＳＷＳ２がロジック・ハイレベルを有する間、共有された増幅器１３２／５１０ａは前記基準電圧生成器、または、前記ランプ電圧生成器から基準電圧ＶＲＥＦを受信し、アンプ・オフセット・キャパシタ１３６は共有された増幅器１３２／５１０ａのオフセット（ＶＯＦＦＳＥＴ）に相応する電荷を保存する。このような動作はセル電圧ＶＣとしてリセット電圧が出力される前、または、リセット電圧が出力される間に遂行されることができる。

セル電圧ＶＣとして前記リセット電圧が出力される間、第１スイッチング信号ＳＷＳ１及び第３スイッチング信号ＳＷＳ３は、所定時間の間にロジック・ハイレベルを有することができる。第１スイッチング信号ＳＷＳ１及び第３スイッチング信号ＳＷＳ３がロジック・ハイレベルを有する間、共有された増幅器１３２／５１０ａは前記基準電圧生成器または前記ランプ電圧生成器から基準電圧ＶＲＥＦを受信し、デカプリングキャパシタ１１０は、前記リセット電圧と基準電圧ＶＲＥＦの電圧との差である第１電圧Ｖ１に相応する電荷を保存することができる。一実施形態において、デカプリングキャパシタ１１０が第１電圧Ｖ１に相応する電荷を保存した後、第１スイッチング信号ＳＷＳ１がロジック・ローレベルを有し、第３スイッチング信号ＳＷＳ３がロジック・ハイレベルを有し、共有された増幅器１３２／５１０ａは前記基準電圧生成器または、前記ランプ電圧生成器からランプ電圧ＶＲＡＭＰを受信することができる。この場合、アナログ−デジタル変換器５００ａは基準変換動作を遂行できる。

セル電圧ＶＣとしてデータ電圧が出力される間、第３スイッチング信号ＳＷＳ３はロジック・ハイレベルを有し、共有された増幅器１３２／５１０ａは、前記基準電圧生成器または前記ランプ電圧生成器からランプ電圧ＶＲＡＭＰを受信することができる。共有された増幅器１３２／５１０ａは、反転入力端子でアンプ・オフセット・キャパシタ１３６を通じて基準電圧ＶＲＥＦにセンシング電圧を加算した電圧の第２電圧を受信することができる。これに伴い、アナログ−デジタル変換器５００ａは信号変換動作を遂行できる。

このように、サンプリング回路６００ｃはデカプリングキャパシタ１１０及びアンプ・オフセット・キャパシタ１３６を採用し、単位セルのオフセット及び増幅器１３２／５１０ａのオフセットを除去することができる。また、サンプリング回路６００ｃはアナログＣＤＳまたはデュアルＣＤＳを遂行することによって有効な信号成分に対する正確なデジタル出力信号ＳＤＩＧＯＵＴを生成することができる。なお、サンプリング回路６００ｃは共有された増幅器１３２／５１０ａを利用してより小さいサイズで実現可能である。

図１９は本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。
図１９を参照すれば、サンプリング回路６００ｄはオフセット除去回路１００ａ及びアナログ−デジタル変換器５００ｂを含む。

図１９にはサンプリング回路６００ｂが図４のオフセット除去回路１００ａを含む例を示しているが、サンプリング回路６００ｂは図６のオフセット除去回路１００ｂ、または、図７のオフセット除去回路１００ｃを含むことができる。

アナログ−デジタル変換器５００ｂは、積分器５１０ｂ、５１１ｂ、５１２ｂ、及び５２０ｂ、量子化器５３０ｂ、デジタル−アナログ変換器５４０ｂ及びデジタルフィルタ５５０ｂを含む。アナログ−デジタル変換器５００ｂは、オフセット除去回路１００ａの出力電圧ＶＯＵＴをデジタル出力信号ＳＤＩＧＯＵＴに変換することができる。アナログ−デジタル変換器５００ｂは、アナログ−デジタル変換動作を遂行する時、オーバーサンプリング（oversampling）及び／またはノイズ形象化（noise shaping）を介して量子化ノイズを高周波数に移動させることによってノイズを最小化できる。

積分器５１０ｂ、５１１ｂ、５１２ｂ、５２０ｂは、出力電圧ＶＯＵＴとフィードバック信号のデジタル−アナログ変換器５４０ｂの出力信号との差を積分することができる。積分器５１０ｂ、５１１ｂ、５１２ｂ、５２０ｂは、増幅器５１０ｂ、第１キャパシタ５１１ｂ、リセットスイッチ５１２ｂ、及びスイッチトキャパシタ５２０ｂを含む。増幅器５１０ｂは、スイッチトキャパシタ５２０ｂを介して出力電圧ＶＯＵＴとデジタル−アナログ変換器５４０ｂの前記出力信号との差を受信する反転入力端子、及び基準電圧ＶＲＥＦを受信する非反転入力端子を有することができる。第１キャパシタ５１１ｂ及びリセットスイッチ５１２ｂは、増幅器５１０ｂの前記反転入力端子と増幅器５１０ｂの出力端子との間に並列に接続することができる。第１キャパシタ５１１ｂは、出力電圧ＶＯＵＴと前記出力信号の差に基づいて電荷を保存し、リセットスイッチ５１２ｂはリセット信号ＲＳＴに応答して第１キャパシタ５１１ｂに充電された電荷を放電させることができる。

スイッチトキャパシタ５２０ｂは第２キャパシタ５２１ｂ、第１スイッチ５２２ｂ、第２スイッチ５２３ｂ、第３スイッチ５２４ｂ及び第４スイッチ５２５ｂを含む。第１スイッチ５２２ｂは第１位相スイッチング信号ＰＨＩ１に応答してオフセット除去回路１００ａと第２キャパシタ５２１ｂとの接続を制御し、第２スイッチ５２３ｂは第２位相スイッチング信号ＰＨＩ２に応答して第２キャパシタ５２１ｂと増幅器５１０ｂとの接続を制御し、第３スイッチ５２４ｂは第２位相スイッチング信号ＰＨＩ２に応答してデジタル−アナログ変換器５４０ｂと第２キャパシタ５２１ｂとの接続を制御し、第４スイッチ５２５ｂは第１位相スイッチング信号ＰＨＩ１に応答して第２キャパシタ５２１ｂと第２電源電圧（例えば、接地電圧）の接続を制御できる。第１位相スイッチング信号ＰＨＩ１及び第２位相スイッチング信号ＰＨＩ２は、アナログ−デジタル変換器５００ｂが、基準変換動作または信号変換動作を遂行する間、互いに反対位相を有し、ロジック・ハイレベルまたはロジック・ローレベルで周期的に遷移できる。これに伴い、第１スイッチ５２２ｂと第４スイッチ５２５ｂのターン−オン及び第２スイッチ５２３ｂと第３スイッチ５２４ｂのターン−オフ、または、第１スイッチ５２２ｂと第４スイッチ５２５ｂのターン−オフ及び第２スイッチ５２３ｂと第３スイッチ５２４ｂのターン−オンが周期的に繰り返されることができる。これと共に動作するスイッチトキャパシタ５２０ｂは、抵抗と類似した動作ができる。実施形態により、積分器５１０ｂ、５１１ｂ、５１２ｂ、５２０ｂは、スイッチトキャパシタ５２０ｂの代わりに抵抗を含むことができる。

量子化器５３０ｂは積分器５１０ｂ、５１１ｂ、５１２ｂ、５２０ｂの出力信号を量子化してデジタル信号を出力できる。実施形態により、量子化器５３０ｂの出力信号の前記デジタル信号は単一ビットまたは多重ビットの信号であってもよい。デジタル−アナログ変換器５４０ｂは、前記デジタル信号をアナログ信号に変換して前記フィードバック信号を生成することができる。デジタル−アナログ変換器５４０ｂは、積分器５１０ｂ、５１１ｂ、５１２ｂ、５２０ｂが出力電圧ＶＯＵＴと前記フィードバック信号との差を積分するように積分器５１０ｂ、５１１ｂ、５１２ｂ、５２０ｂに前記フィードバック信号を提供することができる。デジタルフィルタ５５０ｂは、量子化器５３０ｂの出力信号の前記デジタル信号に基づいてデジタル出力信号ＳＤＩＧＯＵＴを生成する。デジタルフィルタ５５０ｂは、直列ビットストリームの前記デジタル信号の平均値を計算してデジタル出力信号ＳＤＩＧＯＵＴを生成することができる。また、デジタルフィルタ５５０ｂは帯域外の量子化ノイズを除去し、信号の周波数を低くすることができる。

一実施形態において、アナログ−デジタル変換器５００ｂは基準電圧ＶＲＥＦを第１デジタル出力信号に変換する基準変換動作を遂行し、基準電圧ＶＲＥＦにセンシング電圧が加算された電圧の第２電圧を第２デジタル出力信号に変換する信号変換動作を遂行できる。他の実施形態において、アナログ−デジタル変換器５００ｂは基準電圧ＶＲＥＦを基準として前記第２電圧をデジタル出力信号ＳＤＩＧＯＵＴに変換する信号変換動作のみを遂行できる。

図２０は図１９のサンプリング回路の動作を説明するためのタイミング図である。
図１９及び図２０を参照すれば、セル電圧ＶＣとしてリセット電圧が出力された後、スイッチング信号ＳＷＳが所定時間の間、ロジック・ハイレベルを有することができる。スイッチング信号ＳＷＳがロジック・ハイレベルを有すれば、オフセット除去回路１００ａの出力電圧ＶＯＵＴは、基準電圧ＶＲＥＦと実質的に同じ電圧レベルを有することができる。一実施形態において、アナログ−デジタル変換器５００ｂは、オフセット除去回路１００ａから出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦを受信し、基準電圧ＶＲＥＦを第１デジタル出力信号に変換する基準変換動作（REFERENCE A/D）を遂行できる。リセット信号ＲＳＴが所定時間の間、ロジック・ハイレベルを有することによって、第１キャパシタ５１１ｂに充電された電荷が放電され、第１位相スイッチング信号ＰＨＩ１及び第２位相スイッチング信号ＰＨＩ２が互いに反対位相を有しロジック・ハイレベル、または、ロジック・ローレベルで周期的に遷移することによって、基準変換動作（REFERENCE A/D）が遂行されることができる。

セル電圧ＶＣとしてデータ電圧が出力されれば、オフセット除去回路１００ａは、出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦにセンシング電圧ＶＳＩＧが加算された電圧の第２電圧を出力することができる。アナログ−デジタル変換器５００ｂはオフセット除去回路１００ａから出力電圧ＶＯＵＴとして前記第２電圧を受信し、前記第２電圧を第２デジタル出力信号に変換する信号変換動作（SIGNAL A/D）を遂行できる。サンプリング回路６００ｄを含むセンサ装置は前記第２デジタル出力信号と前記第１デジタル出力信号との差に基づいて有効な信号成分に相応するデジタル値を取得することができる。

このように、サンプリング回路６００ｄは基準変換動作（REFERENCE A/D）、及び／または、信号変換動作（SIGNAL A/D）を遂行することによってアナログＣＤＳまたはデュアルＣＤＳを遂行できる。

図２１は本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。
図２１のサンプリング回路６００ｅは、フィードバック回路１３０ａ’の増幅器１３２及びアナログ−デジタル変換器５００ｂの増幅器５１０ｂとして共有された増幅器１３２／５１０ｂを採用したことを除いては、図１９のサンプリング回路６００ｄと類似の構成を有する。また、図２１のフィードバック回路１３０ａ’は、図１９のフィードバック回路１３０ａに比べて、バッファ１２０ａの出力信号を増幅器１３２に直接印加させるためのスイッチ１３７をさらに含む。

図２１を参照すれば、共有された増幅器１３２／５１０ｂがフィードバック回路１３０ａ’の増幅器１３２として動作し、アナログ−デジタル変換器５００ｂの増幅器５１０ｂとして動作することができる。共有された増幅器１３２／５１０ｂは、スイッチング信号ＳＷＳがロジック・ハイレベルを有する間、フィードバック回路１３０ａ’の増幅器１３２として動作することができる。また、共有された増幅器１３２／５１０ｂは、アナログ−デジタル変換器５００ｂが基準変換動作、及び／または、信号変換動作を遂行する間、アナログ−デジタル変換器５００ｂの増幅器５１０ｂとして動作することができる。

図２２は本発明のまた他の実施形態に係るサンプリング回路を示す回路図である。
図２２のサンプリング回路６００ｆは、フィードバック回路１３０ｂとして図７に示したフィードバック回路１３０ｂを採用したことを除いては、図２１のサンプリング回路６００ｅと類似の構成を有する。

図２２を参照すれば、共有された増幅器１３２／５１０ｂがフィードバック回路１３０ｂの増幅器１３２として動作し、アナログ−デジタル変換器５００ｂの増幅器５１０ｂとして動作することができる。共有された増幅器１３２／５１０ｂは、第１スイッチング信号ＳＷＳ１または第２スイッチング信号ＳＷＳ２が、ロジック・ハイレベルを有する間、フィードバック回路１３０ｂの増幅器１３２として動作することができる。また、共有された増幅器１３２／５１０ｂは、アナログ−デジタル変換器５００ｂが基準変換動作、及び／または、信号変換動作を遂行する間、アナログ−デジタル変換器５００ｂの増幅器５１０ｂとして動作することができる。

以下、図２２を参照してサンプリング回路６００ｆの動作を説明する。
第２スイッチング信号ＳＷＳ２がロジック・ハイレベルを有する間、共有された増幅器１３２／５１０ｂは基準電圧生成器（図示せず）またはランプ電圧生成器（図示せず）から基準電圧ＶＲＥＦを受信し、アンプ・オフセット・キャパシタ１３６は共有された増幅器１３２／５１０ｂのオフセット（ＶＯＦＦＳＥＴ）に相応する電荷を保存する。

一実施形態において、アンプ・オフセット・キャパシタ１３６が共有された増幅器１３２／５１０ｂのオフセットＶＯＦＦＳＥＴに相応する電荷を保存する動作は第１スイッチング信号ＳＷＳ１が、ロジック・ハイレベルを有する前に遂行されることができる。他の実施形態において、このような動作は、アナログ−デジタル変換器５００ｂが基準変換動作、及び／または、信号変換動作を始める時、遂行されることができる。また他の実施形態で、このような動作は、第１スイッチング信号ＳＷＳ１がロジック・ハイレベルを有する前、及びアナログ−デジタル変換器５００ｂが基準変換動作及び／または信号変換動作を始める時、全部遂行することができる。

セル電圧ＶＣとして前記リセット電圧が出力される間、第１スイッチング信号ＳＷＳ１は所定時間の間ロジック・ハイレベルを有することができる。第１スイッチング信号ＳＷＳ１がロジック・ハイレベルを有する間、デカプリングキャパシタ１１０は、前記リセット電圧と基準電圧ＶＲＥＦとの電圧差である第１電圧Ｖ１に相応する電荷を保存することができる。一実施形態において、デカプリングキャパシタ１１０が第１電圧Ｖ１に相応する電荷を保存した後、アナログ−デジタル変換器５００ｂは基準変換動作を遂行できる。

セル電圧ＶＣとしてデータ電圧が出力される間、アナログ−デジタル変換器５００ｂは信号変換動作を遂行できる。
このように、サンプリング回路６００ｆはデカプリングキャパシタ１１０及びアンプ・オフセット・キャパシタ１３６を採用し、単位セルのオフセット及び増幅器１３２／５１０ｂのオフセットを除去することができる。また、サンプリング回路６００ｆは、アナログＣＤＳまたはデュアルＣＤＳを遂行することによって有効な信号成分に対するデジタル出力信号ＳＤＩＧＯＵＴを生成できる。その上、サンプリング回路６００ｆは共有された増幅器１３２／５１０ｂを利用してより小さいサイズで実現可能である。

図２３は本発明の一実施形態に係るサンプリング方法を示すフローチャートである。
図１３及び図２３を参照すれば、サンプリング回路６００は単位セル２００からリセット電圧を受信する（Ｓ４１０）。オフセット除去回路１００は、前記リセット電圧と基準電圧ＶＲＥＦの電圧差である第１電圧に相応する電荷を保存することができる（Ｓ４３０）。

サンプリング回路６００は単位セル２００からデータ電圧を受信する（Ｓ４５０）。オフセット除去回路１００は出力電圧ＶＯＵＴとして前記データ電圧と前記第１電圧との電圧差である第２電圧を生成する（Ｓ４７０）。これに伴い、オフセット除去回路１００は出力電圧ＶＯＵＴとして単位セル２００のオフセットが除去された前記第２電圧を出力することができる。

アナログ−デジタル変換器５００は基準電圧ＶＲＥＦを基準として前記第２電圧をデジタル出力信号ＳＤＩＧＯＵＴに変換する信号変換動作を遂行する（Ｓ４９０）。これと共に、サンプリング回路６００は有効な信号成分をアナログ的に抽出するアナログＣＤＳを遂行できる。

図２４は本発明の他の実施形態に係るサンプリング方法を示すフローチャートである。
図１３及び図２４を参照すれば、サンプリング回路６００は単位セル２００からリセット電圧を受信する（Ｓ４１０）。オフセット除去回路１００は前記リセット電圧と基準電圧ＶＲＥＦとの電圧差に相応する電荷を保存することができる（Ｓ４３０）。

アナログ−デジタル変換器５００は、基準電圧ＶＲＥＦを第１デジタル出力信号に変換する基準変換動作を遂行する（Ｓ４４０）。
サンプリング回路６００は単位セル２００からデータ電圧を受信する（Ｓ４５０）。オフセット除去回路１００は出力電圧ＶＯＵＴとして前記データ電圧と前記第１電圧との電圧差である第２電圧を生成する（Ｓ４７０）。これに伴い、オフセット除去回路１００は出力電圧ＶＯＵＴとして単位セル２００のオフセットが除去された前記第２電圧を出力することができる。

アナログ−デジタル変換器５００は、前記第２電圧を第２デジタル出力信号に変換する信号変換動作を遂行する（Ｓ４９０）。このように、サンプリング回路６００は前記基準変換動作及び前記信号変換動作を遂行することによってデュアルＣＤＳを遂行できる。

図２５は本発明の実施形態に係るイメージセンサの一例を示すブロック図である。
図２５を参照すれば、イメージセンサ７００はピクセルアレイ７１０、オフセット除去部７２０、アナログ−デジタル変換部７３０、コラム走査回路７４０、ロー走査回路７５０、及びタイミング制御回路７６０を含む。イメージセンサ７００は、ピクセルアレイ７１０に接続するコラムラインの数ほどアナログ−デジタル変換部７３０内にアナログ−デジタル変換器（ＡＤＣ＿１，ＡＤＣ＿２，…，ＡＤＣ＿Ｎ）を含み、ピクセルアレイ７１０に接続するコラムラインは各々アナログ−デジタル変換器（ＡＤＣ＿１，ＡＤＣ＿２，…，ＡＤＣ＿Ｎ）と接続されることができる。即ち、イメージセンサ７００はコラムＡＤＣ方式を採用することができる。

ピクセルアレイ７１０は複数の単位ピクセルを含むことができる。このような単位ピクセルは複数のロー及び複数のコラムを有するマトリックス（matrix）形態で配列することができ、各々光電変換素子と信号生成回路を含むことができる。この時、単位ピクセルは信号生成回路に含まれるトランジスタの個数に従って、３−トランジスタ構造、４−トランジスタ構造、５−トランジスタ構造、６−トランジスタ構造などに区分できる。ピクセルアレイ７１０にはロー（row）ごとにローライン（row line）が配線され、コラム（column）ごとにコラムライン（column line）が配線できる。例えば、ピクセルアレイ７１０が、Ｍ×Ｎ個（Ｍ、Ｎは２以上の整数）の単位ピクセルを含む場合、ピクセルアレイ７１０にはＭ個のローライン及びＮ個のコラムラインが配線されることができる。

ピクセルアレイ７１０のローアドレス（row address）及びロー走査（row scan）はロー走査回路７５０によってローラインを介し制御することができ、ピクセルアレイ７１０のコラムアドレス（column address）及びコラム走査（row scan）は、コラム走査回路７４０によってコラムラインを介し制御することができる。一実施形態において、イメージセンサ７００がベイヤーパターン（Bayer pattern）技術を採用する場合、アクティブピクセルアレイ７１０内の単位ピクセルは、各々赤色Ｒ光、緑色Ｇ光、及び青色Ｂ光を受光するように配置することができる。他の実施形態において、前記単位ピクセルは、マゼンタ（Ｍｇ）光、イエロー（Ｙ）光、シアン（Ｃｙ）光、及び／または、ホワイト（Ｗ）光を受光するように配置することができる。実施形態により、イメージセンサ７００がオート・ダーク・レベル補償（Auto Dark Level Compensation；ＡＤＬＣ）技術を採用する場合、ピクセルアレイ７１０周辺には単位ピクセルに光が入らないように遮光しているオプティカル・ブラック・ピクセル・アレイ（Optical Black Pixel Array、図示せず）を配置することができる。

オフセット除去部７２０は、前記コラムラインに各々接続された複数のオフセット除去回路を含むことができる。オフセット除去部７２０は、ピクセルアレイ７１０から複数のセル電圧（ＶＣ＿１，ＶＣ＿２，…，ＶＣ＿Ｎ）として複数のリセット電圧及び複数のデータ電圧を受信し、アナログ−デジタル変換部７３０に複数の出力電圧（ＶＯＵＴ＿１，ＶＯＵＴ＿２，…，ＶＯＵＴ＿Ｎ）を提供することができる。オフセット除去部７２０は、基準電圧に対する前記複数のリセット電圧の複数の電圧差を保存し、複数のデータ電圧と前記複数の電圧差に基づいて複数の出力電圧（ＶＯＵＴ＿１，ＶＯＵＴ＿２，…，ＶＯＵＴ＿Ｎ）を生成することができる。

アナログ−デジタル変換部７３０は、前記コラムラインに各々接続された複数のアナログ−デジタル変換器（ＡＤＣ＿１，ＡＤＣ＿２，…，ＡＤＣ＿Ｎ）を含むことができる。一実施形態において、アナログ−デジタル変換部７３０は、信号変換動作を遂行したり、または、基準変換動作及び前記信号変換動作を遂行できる。アナログ−デジタル変換部７３０は、タイミング制御回路７６０により制御されて前記基準変換動作、及び／または、前記信号変換動作を遂行でき、このような前記基準変換動作、及び／または、前記信号変換動作は、ロー走査回路７５０がピクセルアレイ７１０のローラインを選択する周期、即ち、ロースキャン周期ごとに行われることができる。

ロー走査回路７５０はタイミング制御回路７６０から制御信号を受信してピクセルアレイ７１０のローアドレス及びロー走査を制御することができる。ロー走査回路７５０はローラインのうち、該当ローラインを選択するために該当ローラインを活性化させる信号をピクセルアレイ７１０に印加することができる。一実施形態において、ロー走査回路７５０は、ピクセルアレイ７１０内のローラインを選択するローデコーダー及び選択されたローラインを活性化させる信号を供給するロードライバを含むことができる。コラム走査回路７４０は、タイミング制御回路７６０から制御信号を受信し、ピクセルアレイ７１０のコラムアドレス及びコラム走査を制御することができる。コラム走査回路７４０はアナログ−デジタル変換部７３０から出力されるデジタル出力信号をデジタル信号プロセシング回路（Digital Signal Processing Circuit）、または、外部のホストに出力することができる。例えば、コラム走査回路７４０は水平走査制御信号をアナログ−デジタル変換部７３０に出力することによって、アナログ−デジタル変換部７３０内の複数のアナログ−デジタル変換器（ＡＤＣ＿１，ＡＤＣ＿２，…，ＡＤＣ＿Ｎ）を順次に選択することができる。一実施形態において、コラム走査回路７４０は、複数のアナログ−デジタル変換器（ＡＤＣ＿１，ＡＤＣ＿２，…，ＡＤＣ＿Ｎ）のうち、いずれか１つを選択するコラム・デコーダー及び選択されたアナログ−デジタル変換器の出力を水平伝送線に誘導するコラムドライバを含むことができる。一方、前記水平伝送線は、前記デジタル出力信号を出力するためのビット幅を有することができる。

タイミング制御回路７６０はオフセット除去部７２０、アナログ−デジタル変換部７３０、コラム走査回路７４０及びロー走査回路７５０を制御することができる。タイミング制御回路７６０はオフセット除去部７２０、アナログ−デジタル変換部７３０、コラム走査回路７４０及びロー走査回路７５０の動作に要求されるクロック信号、タイミングコントロール信号などのような制御信号を供給することができる。一実施形態において、タイミング制御回路７６０はロジック制御回路、位相固定ループ（Phase Lock Loop；ＰＬＬ）回路、タイミング制御回路及び通信インターフェース回路などを含むことができる。図２５に図示はしなかったが、イメージセンサ７００は基準電圧、及び／または、ランプ電圧を生成する基準電圧生成器（図示せず）をさらに含むことができる。

図２６は本発明の実施形態に係るイメージセンサの他の例を示すブロック図である。
図２６を参照すれば、イメージセンサ７００ａは、ピクセルアレイ７１０、オフセット除去部７２０、コラム走査回路７４０、ロー走査回路７５０、タイミング制御回路７６０、アナログ・マルチプレクサ７７０及びアナログ−デジタル変換部７８０を含む。図２６のイメージセンサ７００ａは、アナログ・マルチプレクサ７７０及びアナログ−デジタル変換部７８０の構成を除いては、図２５のイメージセンサ７００と類似の構成を有する。

アナログ・マルチプレクサ７７０はコラムラインを介して伝達された有効な信号成分に相応するアナログ電圧を順次に出力することができる。アナログ−デジタル変換部７８０は、アナログ・マルチプレクサ７７０から順次に出力される前記アナログ電圧をデジタル出力信号に変換する単一なアナログ−デジタル変換器を含むことができる。即ち、イメージセンサ７００ａは、１つのアナログ−デジタル変換器によるシングルＡＤＣ方式を採用することができる。イメージセンサ７００ａは、１つのアナログ−デジタル変換器を採用して複数のコラムラインを介した出力信号を変換することによって、回路面積を減少させることができる。

図２７〜図３０は、図２５または図２６のイメージセンサに含まれた単位ピクセルの例を示す回路図である。
図２７を参照すれば、本発明の一実施形態に係る単位ピクセル７１１ａは、光感知器ＰＤ（photo sensitive device）、伝送トランジスタＴＸ、フローティング・ディフュージョン・ノードＦＤ（floating diffusion node）、リセット・トランジスタＲＸ、ドライブ・トランジスタＤＸ、及び選択トランジスタＳＸを含むことができる。

光感知器ＰＤは、外部から光（light）を受信し、受信した光に基づいて光電荷（Photo charge）を生成する。光感知器ＰＤは制御部（図示せず）から出力される制御信号に応答してオン／オフできる。光感知器ＰＤがオン状態の時は光感知器ＰＤは入射される光を感知して光電荷を生成することができる。反面、光感知器ＰＤがオフ状態の時は光感知器ＰＤは入射される光を感知しない。光感知器ＰＤは、フォトダイオード（Photo diode）、フォトトランジスタ（Photo transistor）、フォトゲート（Photo gate）、ピンフォトダイオード（Pinned Photodiode；ＰＰＤ）及びこれらの組合せのうち少なくとも１つを含むことができる。

単位ピクセル７１１ａの動作を具体的に説明すれば、伝送トランジスタＴＸのゲーティング動作に応答して光感知器ＰＤから生成された光電荷がフローティング・ディフュージョン・ノードＦＤに転送される。より具体的に、トランスファ制御信号ＴＧが第１レベル（例えば、ハイレベル）を有する時に伝送トランジスタＴＸがターンオンされ、従って、光感知器ＰＤから生成された光電荷がフローティング・ディフュージョン・ノードＦＤに伝達される。

ドライブ・トランジスタＤＸは、ソース・フォロワー・バッファ増幅器（Source Follower buffer Amplifier）役割をして前記フローティング・ディフュージョン・ノードＦＤに充電された電荷に対応する信号をバッファリングする。

また、選択トランジスタＳＸは、選択制御信号ＳＥＬに応答して単位ピクセル７１１ａを選択するためのスイッチング動作及びアドレス動作を遂行する。

フローティング・ディフュージョン・ノードＦＤに保存してドライブ・トランジスタＤＸによりドライヴィングされた光電荷は、リセット・トランジスタＲＸによりリセットされる。より具体的には、リセット・トランジスタＲＸは、リセット制御信号ＲＳに応答し、フローティング・ディフュージョン領域ＦＤに保存されている光電荷をＣＤＳ動作のための一定周期でリセットさせる。

図２７では１つの光感知器ＰＤと４つのモス・トランジスタ（ＴＸ、ＲＸ、ＤＸ、ＳＸ）を具備する単位ピクセルを例示しているが、本発明に係る実施形態がそれに限定されるのではなく、ドライブ・トランジスタＤＸと選択トランジスタＳＸを具備する少なくとも３つのトランジスタと光感知器ＰＤを含む全ての回路に本発明に係る実施形態が適用されることができる。単位ピクセルの他の実施形態が図２８〜図３０に図示される。

図２８に示した単位ピクセル７１１ｂは、３−トランジスタ光感知素子として、光感知器ＰＤ、リセット・トランジスタＲＸ、ドライブ・トランジスタＤＸ（または、ソース・フォロワー・ランジスタ）、及び選択トランジスタＳＸを含むことができる。

図２９に示した単位ピクセル７１１ｃは、５−トランジスタ光感知素子として、光感知器ＰＤ、リセット・トランジスタＲＸ、ドライブ・トランジスタＤＸ（または、ソース・フォロワー・トランジスタ）、及び選択トランジスタＳＸ他に１つのトランジスタＧＸをさらに含む。

図３０に示した単位ピクセル７１１ｄは、６−トランジスタ光感知素子として、光感知器ＰＤ、リセット・トランジスタＲＸ、ドライブ・トランジスタＤＸ（または、ソース・フォロワー・トランジスタ）、選択トランジスタＳＸの他に２つのトランジスタＧＸ、ＰＸをさらに含む。

一方、図２５に示したような多様な形態の単位ピクセルは前述した通り、各ピクセルが独立的な構造を有することも、少なくとも１つの構成要素を互いに共有することができる。例えば、図２７の構成で２つまたは４つのピクセルが光感知器ＰＤとトランスファトランジスタＴＸのみを独立的に構成し、残り部分は互いに共有した状態でタイミングコントロールを介して独立した動作ができる。

図３１は本発明の一実施形態に係るイメージセンサに含まれた単位ピクセル及びオフセット除去回路を示す回路図であり、図３２は図３１の単位ピクセル及びオフセット除去回路の動作を説明するためのタイミング図である。

図３１には単位ピクセル７１１ａとして４−トランジスタ構造を有する図２７の単位ピクセル７１１ａが図示されているが、本発明の一実施形態に係るイメージセンサは多様な構造の単位ピクセル、例えば、図２８の３−トランジスタ構造の単位ピクセル７１１ｂ、図２９の５−トランジスタ構造の単位ピクセル７１１ｃ、図３０の６−トランジスタ構造の単位ピクセル７１１ｄなどを含むことができる。

図３１及び図３２を参照すれば、リセット制御信号ＲＳがロジック・ハイレベルを有すれば、リセット・トランジスタＲＸがターン−オンされ、単位ピクセル７１１ａはリセット電圧を出力する。セル電圧ＶＣとして前記リセット電圧が出力された後、スイッチング信号ＳＷＳが所定時間の間、ロジック・ハイレベルを有することができる。スイッチング信号ＳＷＳがロジック・ハイレベルを有すれば、デカプリングキャパシタ１１０には前記リセット電圧と基準電圧ＶＲＥＦとの電圧差である第１電圧Ｖ１を保存し、オフセット除去回路１００ａの出力電圧ＶＯＵＴは、基準電圧ＶＲＥＦと実質的に同じ電圧レベルを有することができる。一実施形態において、図２５のアナログ−デジタル変換部７３０または図２６のアナログ−デジタル変換部７８０はオフセット除去回路１００ａから出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦを受信し、基準電圧ＶＲＥＦを第１デジタル出力信号に変換する基準変換動作（REFERENCE A/D）を遂行できる。

トランスファ制御信号ＴＧがロジック・ハイレベルを有すれば、伝送トランジスタＴＸがターン−オンされ、光感知器ＰＤから生成された光電荷がフローティング・ディフュージョン・ノードＦＤに伝達される。単位ピクセル７１１ａはフローティング・ディフュージョン・ノードＦＤの電圧に基づいてドライブ・トランジスタＤＸ、選択トランジスタＳＸ、及びコラムラインＣＯＬを介してデータ電圧を出力する。セル電圧ＶＣとして前記データ電圧が出力されれば、オフセット除去回路１００ａは出力電圧ＶＯＵＴとして前記データ電圧と第１電圧Ｖ１との電圧差である第２電圧、即ち、基準電圧ＶＲＥＦにセンシング電圧ＶＳＩＧが加算された電圧を出力することができる。図２５のアナログ−デジタル変換部７３０、または、図２６のアナログ−デジタル変換部７８０は、オフセット除去回路１００ａから出力電圧ＶＯＵＴとして前記第２電圧を受信し、前記第２電圧を第２デジタル出力信号に変換する信号変換動作（SIGNAL A/D）を遂行できる。

これと共に、単位ピクセル７１１ａ及びオフセット除去回路１００ａを含むイメージセンサは基準変換動作（REFERENCE A/D）、及び／または、信号変換動作（SIGNAL A/D）を遂行することによってアナログＣＤＳまたはデュアルＣＤＳを遂行できる。

図３３は本発明の他の実施形態に係るイメージセンサに含まれた共有単位ピクセル及びオフセット除去回路を示す回路図であり、図３４は図３３の共有単位ピクセル及びオフセット除去回路の動作を説明するためのタイミング図である。

図３３を参照すれば、イメージセンサは２つの単位ピクセルがリセット・トランジスタＲＸ、ドライブ・トランジスタＤＸ、及び選択トランジスタＳＸを共有する共有単位ピクセル７１２を含む。２つの単位ピクセルがトランジスタＲＸ、ＤＸ、ＳＸを共有することによって、光感知器ＰＤが占める面積の比率が増加して前記イメージセンサのフィルファクタ（fill factor）が増加することができる。

図３３及び図３４を参照すれば、リセット制御信号ＲＳがロジック・ハイレベルを有すれば、リセット・トランジスタＲＸがターン−オンされ、共有単位ピクセル７１２はコラムラインＣＯＬを介して第１リセット電圧を出力する。その後、スイッチング信号ＳＷＳがロジック・ハイレベルを有すれば、オフセット除去回路１００ａの出力電圧ＶＯＵＴは基準電圧ＶＲＥＦと実質的に同じ電圧レベルを有することができる。図２５のアナログ−デジタル変換部７３０または、図２６のアナログ−デジタル変換部７８０は、オフセット除去回路１００ａから出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦを受信し、基準電圧ＶＲＥＦを第１デジタル出力信号に変換する第１基準変換動作（REFERENCE A/D）を遂行できる。

第１トランスファ制御信号ＴＧ１がロジック・ハイレベルを有すれば、第１伝送トランジスタＴＸ１がターン−オンされ、第１光感知器ＰＤ１から生成された光電荷がフローティング・ディフュージョン・ノードＦＤに伝達される。共有単位ピクセル７１２はフローティング・ディフュージョン・ノードＦＤの電圧に基づいてドライブ・トランジスタＤＸ、選択トランジスタＳＸ及びコラムラインＣＯＬを介して第１データ電圧を出力する。オフセット除去回路１００ａは出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦに第１センシング電圧ＶＳＩＧ１が加算された電圧を出力することができる。図２５のアナログ−デジタル変換部７３０または図２６のアナログ−デジタル変換部７８０は、基準電圧ＶＲＥＦに第１センシング電圧ＶＳＩＧ１が加算された前記電圧を第２デジタル出力信号に変換する第１信号変換動作（SIGNAL A/D）を遂行できる。

リセット制御信号ＲＳが再びロジック・ハイレベルを有すれば、リセット・トランジスタＲＸがターン−オンされ、共有単位ピクセル７１２は、コラムラインＣＯＬを介して第２リセット電圧を出力する。その後、スイッチング信号ＳＷＳがロジック・ハイレベルを有すれば、オフセット除去回路１００ａの出力電圧ＶＯＵＴは基準電圧ＶＲＥＦと実質的に同じ電圧レベルを有することができる。図２５のアナログ−デジタル変換部７３０または図２６のアナログ−デジタル変換部７８０は、オフセット除去回路１００ａから出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦを受信し、基準電圧ＶＲＥＦを第３デジタル出力信号に変換する第２基準変換動作（REFERENCE A/D）を遂行できる。

第２トランスファ制御信号ＴＧ２がロジック・ハイレベルを有すれば、第２伝送トランジスタＴＸ２がターン−オンされ、第２光感知器ＰＤ２から生成された光電荷がフローティング・ディフュージョン・ノードＦＤに伝達される。共有単位ピクセル７１２は、フローティング・ディフュージョン・ノードＦＤの電圧に基づいてドライブ・トランジスタＤＸ、選択トランジスタＳＸ及びコラムラインＣＯＬを介して第２データ電圧を出力する。オフセット除去回路１００ａは、出力電圧ＶＯＵＴとして基準電圧ＶＲＥＦに第２センシング電圧ＶＳＩＧ２が加算された電圧を出力することができる。図２５のアナログ−デジタル変換部７３０または図２６のアナログ−デジタル変換部７８０は、基準電圧ＶＲＥＦに第２センシング電圧ＶＳＩＧ２が加算された前記電圧を第４デジタル出力信号に変換する第２信号変換動作（SIGNAL A/D）を遂行できる。

これと共に、２つの単位ピクセルがトランジスタＲＸ、ＤＸ、ＳＸを共有しても、タイミングコントロールを介して独立した動作ができる。

図３５は本発明のまた他の実施形態に係るイメージセンサに含まれた共有単位ピクセル及びオフセット除去回路を示す回路図である。
図３５を参照すれば、イメージセンサは４つの単位ピクセルがリセット・トランジスタＲＸ、ドライブ・トランジスタＤＸ及び選択トランジスタＳＸを共有する共有単位ピクセル７１４を含む。４つの単位ピクセルがトランジスタＲＸ、ＤＸ、ＳＸを共有することによって、光感知器ＰＤが占める面積の比率が増加して前記イメージセンサのフィルファクタ（fill factor）が増加することができる。４つの単位ピクセルがトランジスタＲＸ、ＤＸ、ＳＸを共有しても、タイミングコントロールを通じて独立した動作ができる。

図３３及び図３５には２つの単位ピクセル及び４つの単位ピクセルがトランジスタＲＸ、ＤＸ、ＳＸを共有する例を各々示しているが、実施形態により、３つまたは５つ以上の単位ピクセルが少なくとも１つのトランジスタを共有することができる。

図３６は本発明の実施形態に係るイメージセンサのまた他の例を示すブロック図である。
図３６にはイメージセンサ７００ｂの一部を示している。図３６を参照すれば、ピクセルアレイ７１０ａは複数のロー及び複数のコラムを有するマトリックス（matrix）形態で配列された複数の単位ピクセルを含み、イメージセンサ７００ｂは前記単位ピクセルのコラム数ほどオフセット除去回路を含むオフセット除去回路アレイ７２０＿１、７２０＿２を複数個（例えば、２つ）含むことができる。例えば、ピクセルアレイ７１０ａがＭ×Ｌ個（Ｍ、Ｌは２以上の整数）の単位ピクセルを含む場合、ピクセルアレイ７１０ａにはＬ個の第１コラムライン（ＣＯＬ＿１１，ＣＯＬ＿１２，…，ＣＯＬ＿１Ｌ）及びＬ個の第２コラムライン（ＣＯＬ＿２１，ＣＯＬ＿２２，…，ＣＯＬ＿２Ｌ）が配線できる。また、第１コラムライン（ＣＯＬ＿１１，ＣＯＬ＿１２，…，ＣＯＬ＿１Ｌ）にはＬ個のオフセット除去回路を含む第１オフセット除去回路アレイ７２０＿１が接続され、第２コラムライン（ＣＯＬ＿２１，ＣＯＬ＿２２，…，ＣＯＬ＿２Ｌ）にはＬ個のオフセット除去回路を含む第２オフセット除去回路アレイ７２０＿２が接続されることができる。

ピクセルアレイ７１０ａの単位ピクセルが第１コラムライン（ＣＯＬ＿１１，ＣＯＬ＿１２，…，ＣＯＬ＿１Ｌ）及び第２コラムライン（ＣＯＬ＿２１，ＣＯＬ＿２２，…，ＣＯＬ＿２Ｌ）に接続することによって、２つのローの単位ピクセルが同時に読み出すことができる。例えば、第１ローの単位ピクセルのセル電圧は第１コラムライン（ＣＯＬ＿１１，ＣＯＬ＿１２，…，ＣＯＬ＿１Ｌ）を介して読み出し、第２ローの単位ピクセルのセル電圧は第２コラムライン（ＣＯＬ＿２１，ＣＯＬ＿２２，…，ＣＯＬ＿２Ｌ）を介して読み出すことができる。また、前記第１ローの単位ピクセルのセル電圧は第１オフセット除去回路アレイ７２０＿１によりオフセットが除去され、前記第２ローの単位ピクセルのセル電圧は第２オフセット除去回路アレイ７２０＿２によりオフセットが除去されることができる。また、前記第１ローの単位ピクセルのセル電圧は第１アナログ−デジタル変換器アレイ（図示せず）、または、単一な第１アナログ−デジタル変換器（図示せず）により第１デジタル出力信号に変換されることができ、前記第２ローの単位ピクセルのセル電圧は第２アナログ−デジタル変換器アレイ（図示せず）、または、単一な第２アナログ−デジタル変換器（図示せず）により第２デジタル出力信号に変換されることができる。

図３６には奇数番目ローの単位ピクセルが第１コラムライン（ＣＯＬ＿１１，ＣＯＬ＿１２，…，ＣＯＬ＿１Ｌ）に接続し、偶数番目ローの単位ピクセルが第２コラムライン（ＣＯＬ＿２１，ＣＯＬ＿２２，…，ＣＯＬ＿２Ｌ）に接続された例を示しているが、単位ピクセルとコラムラインは多様な方式で接続されることができる。

図３７は本発明のまた他の実施形態に係る図３６のイメージセンサに含まれた単位ピクセル及びオフセット除去回路を示す回路図である。

図３７を参照すれば、第１単位ピクセル７１１＿１は、第１コラムラインＣＯＬ＿１を通じて第１オフセット除去回路１００＿１に接続し、第２単位ピクセル７１１＿２は、第２コラムラインＣＯＬ＿２を介して第２オフセット除去回路１００＿２に接続することができる。第１単位ピクセル７１１＿１及び第２単位ピクセル７１１＿２は、リセット制御信号ＲＳ、トランスファ制御信号ＴＧ及び選択制御信号ＳＥＬを実質的に同時に受信でき、第１単位ピクセル７１１＿１及び第２単位ピクセル７１１＿２は、実質的に同時に読み出す動作を遂行できる。

図３８は本発明のまた他の実施形態に係る図３６のイメージセンサに含まれた共有単位ピクセル及びオフセット除去回路を示す回路図である。
図３８を参照すれば、第１共有単位ピクセル７１２＿１は、第１コラムラインＣＯＬ＿１を介して第１オフセット除去回路１００＿１に接続し、第２共有単位ピクセル７１２＿２は第２コラムラインＣＯＬ＿２を介して第２オフセット除去回路１００＿２に接続することができる。第１光感知器ＰＤ１及び第１伝送トランジスタＴＸ１を含む第１単位ピクセルと第３光感知器ＰＤ３及び第３伝送トランジスタＴＸ３を含む第３単位ピクセルが第１リセット・トランジスタＲＸ１、第１ドライブ・トランジスタＤＸ１、及び第１選択トランジスタＳＸ１を共有し、第１共有単位ピクセル７１２＿１を形成することができる。また、第２光感知器ＰＤ２及び第２伝送トランジスタＴＸ２を含む第２単位ピクセルと第４光感知器ＰＤ４及び第４伝送トランジスタＴＸ４を含む第４単位ピクセルが第２リセット・トランジスタＲＸ２、第２ドライブ・トランジスタＤＸ２及び第２選択トランジスタＳＸ２を共有して第２共有単位ピクセル７１２＿２を形成することができる。第１共有単位ピクセル７１２＿１及び第２共有単位ピクセル７１２＿２は第１トランスファ制御信号ＴＧ１、第２トランスファ制御信号ＴＧ２、リセット制御信号ＲＳ及び選択制御信号ＳＥＬを実質的に同時に受信でき、第１共有単位ピクセル７１２＿１及び第２共有単位ピクセル７１２＿２は、実質的に同時に読み出す動作を遂行できる。

図３９は本発明のイメージセンサをデジタルカメラに応用した例を示すブロック図である。
図３９を参照すれば、デジタルカメラ８００はレンズ８１０、イメージセンサ８２０、モーター部８３０及びエンジン部８４０を含むことができる。イメージセンサ８２０は、図２５のイメージセンサ７００、図２６のイメージセンサ７００ａ、または、図３６のイメージセンサ７００ｂであってもよい。

レンズ８１０はイメージセンサ８２０の受光領域に入射光を集光させることができる。イメージセンサ８２０はレンズ８１０を介して入射された光に基づいてベイヤーパターンのＲＧＢデータＲＧＢを生成することができる。ＲＧＢデータＲＧＢは、オフセット除去回路またはサンプリング回路によってオフセットが除去されたデータであってもよい。イメージセンサ８２０は、クロック信号ＣＬＫに基づいてＲＧＢデータＲＧＢを提供することができる。実施形態により、イメージセンサ８２０は、ＭＩＰＩ（Mobile Industry Processor Interface）及び／またはＣＳＩ（Camera Serial Interface）を介してエンジン部８４０とインターフェーシングすることができる。モーター部８３０は、エンジン部８４０から受信された制御信号ＣＴＲＬに応答してレンズ８１０のフォーカスを調節したり、または、シャッター（shuttering）を遂行できる。エンジン部８４０は、イメージセンサ８２０及びモーター部８３０を制御する。また、エンジン部８４０はイメージセンサ８２０から受信されたＲＧＢデータＲＧＢに基づいて輝度成分、前記輝度成分と青色成分との差、及び輝度成分と赤色成分との差を含むＹＵＶデータＹＵＶを生成したり、または、圧縮データ例えば、ＪＰＥＧ（Joint Photography Experts Group）データを生成することができる。エンジン部８４０はホスト／アプリケーション８５０に接続することができ、エンジン部８４０は、マスタークロックＭＣＬＫに基づいてＹＵＶデータＹＵＶ、または、JPEGデータをホスト／アプリケーション８５０に提供することができる。また、エンジン部８４０は、ＳＰＩ（Serial Peripheral Interface）及び／またはI２Ｃ（Inter Integrated Circuit）を介してホスト／アプリケーション８５０とインターフェーシングすることができる。

図４０は本発明のイメージセンサをコンピューティングシステムに応用した例を示すブロック図である。
図４０を参照すれば、コンピューティングシステム１０００は、プロセッサ１０１０、メモリ装置１０２０、保存装置１０３０、入出力装置１０４０、パワーサプライ１０５０、及びイメージセンサ１０６０を含むことができる。イメージセンサ１０６０は図２５のイメージセンサ７００、図２６のイメージセンサ７００ａ、または、図３６のイメージセンサ７００ｂであってもよい。一方、図３５には示していないが、コンピューティングシステム１０００は、ビデオカード、サウンドカード、メモリカード、ＵＳＢ装置などと通信したり、または、他の電子機器と通信できるポート（port）をさらに含むことができる。

プロセッサ１０１０は、特定計算またはタスク（task）を遂行できる。実施形態により、プロセッサ１０１０はマイクロプロセッサ（micro−processor）、中央処理装置（Central Processing Unit；ＣＰＵ）であってもよい。プロセッサ１０１０は、アドレスバス（address bus）、制御バス（control bus）及びデータバス（data bus）を介してメモリ装置１０２０、保存装置１０３０及び入出力装置１０４０と通信を遂行できる。実施形態により、プロセッサ１０１０は、周辺構成要素相互接続（Peripheral Component Interconnect；ＰＣＩ）バスのような拡張バスにも接続されることができる。メモリ装置１０２０はコンピューティングシステム１０００の動作に必要なデータを保存することができる。例えば、メモリ装置１０２０は、ＤＲＡＭ、モバイルＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ（登録商標）、ＦＲＡＭ（登録商標）、ＲＲＡＭ（登録商標）、及び／または、ＭＲＡＭで具現できる。保存装置１０３０は、ソリッドステートドライブ（solid state drive）、ハードディスクドライブ（hard disk drive）、ＣＤ−ＲＯＭ等を含むことができる。入出力装置１０４０は、キーボード、キーパッド、マウスなどのような入力手段、及びプリンタ、ディスプレイなどのような出力手段を含むことができる。パワーサプライ１０５０は電子機器１０００の動作に必要な動作電圧を供給することができる。

イメージセンサ１０６０は前記バス、または、他の通信リンクを通じてプロセッサ１０１０と接続し通信を遂行できる。上述したように、イメージセンサ１０６０は、オフセット除去回路またはサンプリング回路を含んで精密なイメージデータを生成することができる。イメージセンサ１０６０は、プロセッサ１０１０とともに１つのチップに集積されることもでき、互いに異なるチップに各々集積されることもできる。一方、コンピューティングシステム１０００は、イメージセンサを利用する全てのコンピューティングシステムと解釈しなければならない。例えば、コンピューティングシステム１０００はデジタルカメラ、携帯電話、ＰＤＡ（Personal Digital Assistants）、ＰＭＰ（Portable Multimedia Player）、スマートフォンなどを含むことができる。

図４１は図４０のコンピューティングシステムで使われるインターフェースの一例を示すブロック図である。
図４１を参照すれば、コンピューティングシステム１１００は、ＭＩＰＩインターフェースを使用または支援できるデータ処理装置で具現でき、アプリケーション・プロセッサ１１１０、イメージセンサ１１４０及びディスプレイ１１５０などを含むことができる。アプリケーション・プロセッサ１１１０のＣＳIホスト１１１２は、カメラ・シリアル・インターフェース（Camera Serial Interface；ＣＳI）を介してイメージセンサ１１４０のＣＳＩ装置１１４１とシリアル通信を遂行できる。一実施形態において、ＣＳＩホスト１１１２は、ＤＥＳ（deserializer）を含むことができ、ＣＳＩ装置１１４１は、ＳＥＲ（serializer）を含むことができる。アプリケーション・プロセッサ１１１０のＤＳＩホスト１１１１は、ディスプレイ・シリアル・インターフェース（Display Serial Interface；ＤＳＩ）を介してディスプレイ１１５０のＤＳＩ装置１１５１とシリアル通信を遂行できる。一実施形態において、ＤＳＩホスト１１１１は、ＳＥＲ（serializer）を含むことができ、ＤＳＩ装置１１５１は、ＤＥＳ（deserializer）を含むことができる。

なお、コンピューティングシステム１１００は、アプリケーション・プロセッサ１１１０と通信を遂行できるＲＦ（Radio Frequency）チップ１１６０をさらに含むことができる。コンピューティングシステム１１００のＰＨＹ１１１３とＲＦチップ１１６０のＰＨＹ１１６１は、ＭＩＰＩ（Mobile Industry Processor Interface） ＤｉｇＲＦによりデータ送受信を遂行できる。また、アプリケーション・プロセッサ１１１０は、ＰＨＹ１１６１のＭＩＰＩ ＤｉｇＲＦに係るデータ送受信を制御するＤｉｇＲＦ ＭＡＳＴＥＲ１１１４をさらに含むことができる。一方、コンピューティングシステム１１００は、ＧＰＳ（Global Positioning System）１１２０、ストレージ１１７０、マイク１１８０、ＤＡＲＭ（Dynamic Random Access Memory）１１８５及びスピーカー１１９０を含むことができる。また、コンピューティングシステム１１００は、超広帯域（Ultra WideBand；ＵＷＢ）１２１０、無線ＬＡＮ（Wireless Local Area Network；ＷＬＡＮ）１２２０及びＷＩＭＡＸ（Worldwide Interoperability for Microwave Access）１２３０などを利用して通信を遂行できる。ただし、コンピューティングシステム１１００の構造及びインターフェースは１つの例示であってこれに限定されるのではない。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

１００ オフセット除去回路
１１０ デカプリングキャパシタ
１２０ バッファ
１３０ フィードバック回路
２００ 単位セル

Claims (24)

1. リセット電圧及びデータ電圧を出力する単位セルに接続された第１電極、及び第２電極を有するデカプリングキャパシタと、
   前記第２電極に接続されたバッファと、
   基準電圧を受信し、前記第２電極及び前記バッファの出力端子に接続され、前記デカプリングキャパシタに前記リセット電圧と前記基準電圧との電圧差である第１電圧に相応する電荷が充電されるように前記第２電極に前記基準電圧を提供するフィードバック回路と、を含むことを特徴とするオフセット除去回路。
2. 前記バッファは、前記単位セルが前記データ電圧を出力する時、前記データ電圧と前記第１電圧との電圧差である第２電圧を出力することを特徴とする請求項１に記載のオフセット除去回路。
3. 前記バッファは、前記第２電極に接続されたゲート、第１電源電圧に接続されたドレイン、及び前記出力端子に接続されたソースを有するトランジスタと、
   前記出力端子と第２電源電圧との間に接続された電流源を含むことを特徴とする請求項１に記載のオフセット除去回路。
4. 前記バッファは、
   前記第２電極に接続された非反転入力端子及び前記出力端子に接続された反転入力端子を有する増幅器を含むのを特徴とする請求項１に記載のオフセット除去回路。
5. 前記フィードバック回路は、
   前記基準電圧が印加される非反転入力端子及び前記出力端子に接続された反転入力端子を有する増幅器と、
   前記第２電極と前記増幅器の接続を制御する第１スイッチと、を含むことを特徴とする請求項１に記載のオフセット除去回路。
6. 前記第１スイッチは、前記単位セルが前記リセット電圧を出力する時、前記第２電極と前記増幅器を所定時間の間接続することを特徴とする請求項５に記載のオフセット除去回路。
7. 前記フィードバック回路は、前記増幅器の前記反転入力端子に接続された第３電極、及び第４電極を有するアンプ・オフセット・キャパシタと、
   前記第４電極と前記出力端子の接続を制御する第２スイッチと、
   前記第４電極と前記増幅器の前記非反転入力端子との接続を制御する第３スイッチと、
   前記増幅器の前記反転入力端子と前記増幅器の出力端子との接続を制御する第４スイッチと、をさらに含むことを特徴とする請求項５に記載のオフセット除去回路。
8. 前記アンプ・オフセット・キャパシタは前記増幅器の出力電圧と前記基準電圧との電圧差である第３電圧に相応する電荷を保存することを特徴とする請求項７に記載のオフセット除去回路。
9. 前記第１スイッチ及び前記第２スイッチは第１スイッチング信号によって制御され、
   前記第３スイッチ及び前記第４スイッチは第２スイッチング信号によって制御されることを特徴とする請求項７に記載のオフセット除去回路。
10. 単位セルからリセット電圧及びデータ電圧を受信し、基準電圧を受信し、前記リセット電圧と前記基準電圧との電圧差である第１電圧を保存するデカプリングキャパシタを含み、前記データ電圧及び前記第１電圧に基づいて第２電圧を生成するオフセット除去回路と、
    前記第２電圧をデジタル出力信号に変換する信号変換動作を遂行するアナログ−デジタル変換器と、を含むことを特徴とするサンプリング回路。
11. 前記アナログ−デジタル変換器は、前記基準電圧を基準デジタル出力信号に変換する基準変換動作をさらに遂行することを特徴とする請求項１０に記載のサンプリング回路。
12. 前記デカプリングキャパシタは、前記単位セルに接続された第１電極、及び第２電極を有し、
    前記オフセット除去回路は、
    前記第２電極に接続されたバッファと、
    前記第２電極及び前記バッファの出力端子に接続され、前記デカプリングキャパシタに前記第１電圧に相応する電荷が充電されるように前記第２電極に前記基準電圧を提供するフィードバック回路と、をさらに含むことを特徴とする請求項１０に記載のサンプリング回路。
13. 前記オフセット除去回路と前記アナログ−デジタル変換器は、増幅器を共有することを特徴とする請求項１０に記載のサンプリング回路。
14. 前記オフセット除去回路は、前記増幅器のオフセットを保存するアンプ・オフセット・キャパシタを含むことを特徴とする請求項１３に記載のサンプリング回路。
15. 複数のロー及び複数のコラムを有するマトリックス形態で配列され、複数のリセット電圧及び複数のデータ電圧を出力する複数の単位ピクセルと、
    前記複数のコラムに各々接続され、基準電圧を受信し、前記複数のリセット電圧と前記基準電圧との電圧差である複数の第１電圧を保存する複数のデカプリングキャパシタを各々含み、前記複数のデータ電圧及び前記複数の第１電圧に基づいて複数の第２電圧を各々生成する複数のオフセット除去回路と、
    前記複数の第２電圧を複数のデジタル出力信号に変換するアナログ−デジタル変換部と、を含むことを特徴とするイメージセンサ。
16. 前記アナログ−デジタル変換部は、前記複数のコラムに各々接続された複数のアナログ−デジタル変換器を含み、
    前記複数のアナログ−デジタル変換器は、前記複数の第２電圧を前記複数のデジタル出力信号で実質的に同時に変換することを特徴とする請求項１５に記載のイメージセンサ。
17. 前記アナログ−デジタル変換部は、１つのアナログ−デジタル変換器を含み、
    前記アナログ−デジタル変換器は、前記複数の第２電圧を前記複数のデジタル出力信号に順次に変換することを特徴とする請求項１５に記載のイメージセンサ。
18. 前記複数の単位ピクセルのうち少なくとも２つの単位ピクセルが、リセット・トランジスタ、ドライブ・トランジスタ、または、選択トランジスタのうち少なくとも１つを共有することを特徴とする請求項１５に記載のイメージセンサ。
19. 前記複数のコラムに各々接続された複数の追加オフセット除去回路をさらに含み、
    第１ローの前記複数の単位ピクセル及び第２ローの前記複数の単位ピクセルは、前記複数のオフセット除去回路及び前記複数の追加オフセット除去回路に前記複数のデータ電圧を同時に出力することを特徴とする請求項１５に記載のイメージセンサ。
20. 前記複数のオフセット除去回路及び前記複数の追加オフセット除去回路は、実質的に同じ前記基準電圧を受信することを特徴とする請求項１９に記載のイメージセンサ。
21. 単位セルから前記単位セルの状態に基づいて、リセット電圧またはデータ電圧のうち、いずれか１つを出力電圧として受信するデカプリングキャパシタと、
    前記デカプリングキャパシタに接続された入力端子及び出力端子を有するバッファと、
    前記バッファの前記出力端子と前記バッファの前記入力端子との間に接続され、基準電圧を受信するフィードバック回路を含み、
    前記バッファは、前記単位セルの前記出力電圧が前記リセット電圧である時、前記基準電圧を出力し、前記単位セルの前記出力電圧が前記データ電圧である時、前記データ電圧で前記デカプリングキャパシタに充電された電圧を抜いた電圧を出力することを特徴とするオフセット除去回路。
22. 前記バッファは、
    前記バッファの前記入力端子に相応するゲート、第１電源電圧に接続されたドレイン、及び前記バッファの前記出力端子に相応するソースを有するトランジスタと、
    前記バッファの前記出力端子と第２電源電圧との間に接続された電流源を含むことを特徴とする請求項２１に記載のオフセット除去回路。
23. 前記バッファは、
    前記バッファの前記入力端子に相応する非反転入力端子及び前記バッファの前記出力端子に相応する反転入力端子を有する増幅器を含むことを特徴とする請求項２１に記載のオフセット除去回路。
24. 前記フィードバック回路は、
    前記基準電圧が印加される非反転入力端子及び前記バッファの前記出力端子に接続された反転入力端子を有する増幅器と、
    前記バッファの前記入力端子と前記増幅器との間に接続された第１スイッチを含むことを特徴とする請求項２１に記載のオフセット除去回路。

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