TWI520480B

TWI520480B - 偏移消除電路、取樣電路以及影像感測器

Info

Publication number: TWI520480B
Application number: TW100143029A
Authority: TW
Inventors: 鄭運基; 柳貴成; 權敏浩; 金載宖; 林承賢; 朴儒珍
Original assignee: 三星電子股份有限公司
Priority date: 2010-11-29
Filing date: 2011-11-24
Publication date: 2016-02-01
Also published as: JP2012120168A; US20120133800A1; TW201223138A; CN102547151B; CN102547151A; KR20120058057A; DE102011087124A1; US8659339B2; JP5930677B2

Description

偏移消除電路、取樣電路以及影像感測器

【相關申請案】

此美國非臨時申請案依據35 U.S.C. §119規定主張2010年11月29日於韓國智慧財產局(Korean Intellectual Property Office，KIPO)申請的韓國專利申請案第2010-0119676號的優先權的權利，所述申請案之全部內容以全文引用的方式併入本文中。

實例實施例是關於偏移消除電路、取樣電路以及影像感測器。更特定言之，實例實施例是關於能夠消除單位晶胞之偏移的偏移消除電路、取樣電路以及影像感測器。

在藉由感測有效物理量(諸如，光強度、溫度、質量、時間等)而輸出電信號的包含單位晶胞陣列之感測器裝置中，可能歸因於環境條件之差異(諸如，製程變化、電壓變化、溫度變化等)而在單位晶胞之間存在偏移。由於此偏移，可能使得感測器裝置之準確度劣化。

根據實例實施例，一種偏移消除電路包含解耦電容器、緩衝器以及回饋電路。所述解耦電容器具有耦接至單位晶胞之第一電極，所述單位晶胞基於所述單位晶胞之狀態而輸出重設電壓以及資料電壓中之一者；以及第二電極。所述緩衝器耦接至所述第二電極。所述回饋電路耦接至所述第二電極以及所述緩衝器之輸出端子。所述回饋電路接收參考電壓，且將所述參考電壓提供給所述第二電極以將對應於第一電壓的電荷儲存於所述解耦電容器中。所述第一電壓對應於所述重設電壓與所述參考電壓之間的電壓差。

在一些實施例中，當所述單位晶胞輸出所述資料電壓時，所述緩衝器可輸出對應於所述資料電壓與所述第一電壓之間的電壓差的第二電壓。

在一些實施例中，所述緩衝器可包含電晶體，其具有耦接至所述第二電極之閘極、耦接至第一電源供應電壓之汲極，以及耦接至所述緩衝器之所述輸出端子的源極；以及電流源，其耦接於所述緩衝器之所述輸出端子與第二電源供應電壓之間。

在一些實施例中，所述緩衝器可包含放大器，其具有耦接至所述第二電極之非反相輸入端子，以及耦接至所述緩衝器之所述輸出端子的反相輸入端子。

在一些實施例中，所述回饋電路可包含：放大器，其具有施加所述參考電壓之非反相輸入端子，以及耦接至所述緩衝器之所述輸出端子的反相端子；以及第一開關，其經組態以控制所述第二電極與所述放大器之間的連接。

在一些實施例中，當所述單位晶胞輸出所述重設電壓時，所述第一開關可在一預定時間週期期間將所述第二電極耦接至所述放大器。

在一些實施例中，所述回饋電路可進一步包含：放大器偏移電容器，其具有耦接至所述放大器之所述反相輸入端子的第三電極，以及第四電極；第二開關，其經組態以控制所述第四電極與所述緩衝器之所述輸出端子之間的連接；第三開關，其經組態以控制所述第四電極與所述放大器之所述非反相輸入端子之間的連接；以及第四開關，其經組態以控制所述放大器之所述反相輸入端子與所述放大器之輸出端子之間的連接。

在一些實施例中，所述放大器偏移電容器可儲存對應於第三電壓之電荷，且所述第三電壓可對應於所述放大器之輸出電壓與所述參考電壓之間的電壓差。

在一些實施例中，所述第一開關以及所述第二開關可藉由第一切換信號來控制，且所述第三開關以及所述第四開關可藉由第二切換信號來控制。

根據實例實施例，一種取樣電路包含偏移消除電路以及類比/數位轉換器。所述偏移消除電路基於單位晶胞之狀態而接收來自所述單位晶胞之重設電壓以及資料電壓中的一者，接收參考電壓，且包含解耦電容器，所述解耦電容器儲存對應於第一電壓之電荷。所述第一電壓對應於所述重設電壓與所述參考電壓之間的電壓差。所述偏移消除電路基於所述資料電壓以及所述第一電壓而產生第二電壓。所述類比/數位轉換器經組態以執行將所述第二電壓轉換成數位輸出信號之信號轉換操作。

在一些實施例中，所述類比/數位轉換器可經進一步組態以執行一種參考轉換操作，其將所述參考電壓轉換成參考數位輸出信號。

在一些實施例中，所述解耦電容器可具有耦接至所述單位晶胞之第一電極，以及第二電極。所述偏移消除電路可進一步包含耦接至所述第二電極之緩衝器，以及耦接至所述第二電極以及所述緩衝器之輸出端子的回饋電路。所述回饋電路可接收所述參考電壓，且可將所述參考電壓提供給所述第二電極以將對應於所述第一電壓的所述電荷儲存於所述解耦電容器中。

在一些實施例中，所述偏移消除電路以及所述類比/數位轉換器可共用放大器。

在一些實施例中，所述偏移消除電路可進一步包含放大器偏移電容器以儲存所述放大器之偏移。

根據實例實施例，一種影像感測器包含多個單位像素、多個偏移消除電路，以及類比/數位轉換單元。所述多個單位像素以具有多個列以及多個行之矩陣形式配置著。所述多個單位像素基於所述多個單位像素之狀態而輸出多個重設電壓以及多個資料電壓。所述多個偏移消除電路耦接至所述多個單位像素。所述多個偏移消除電路接收參考電壓且包含多個解耦電容器，所述多個解耦電容器分別儲存對應於多個第一電壓之電荷。每一第一電壓對應於所述多個重設電壓中之對應的重設電壓與所述參考電壓之間的電壓差。所述多個偏移消除電路分別基於所述多個資料電壓以及所述多個第一電壓而產生多個第二電壓。所述類比/數位轉換單元將所述多個第二電壓轉換成多個數位輸出信號。

在一些實施例中，所述類比/數位轉換單元可包含分別耦接至所述多個行之多個類比/數位轉換器。所述多個類比/數位轉換器可經組態以實質上同時地將所述多個第二電壓轉換成所述多個數位輸出信號。

在一些實施例中，所述類比/數位轉換單元可包含一類比/數位轉換器。所述類比/數位轉換器可經組態以順序地將所述多個第二電壓轉換成所述多個數位輸出信號。

在一些實施例中，所述多個單位像素中之至少兩者可共用重設電晶體、驅動電晶體以及選擇電晶體中之至少一者。

在一些實施例中，所述影像感測器可進一步包含分別耦接至所述多個行之多個額外偏移消除電路。所述多個單位像素之第一列以及所述多個單位像素之第二列經組態以實質上同時地分別將所述多個資料電壓輸出至所述多個偏移消除電路以及所述多個額外偏移消除電路。

在一些實施例中，所述多個偏移消除電路以及所述多個額外偏移消除電路可接收實質上相同的參考電壓。

將自結合附圖所進行的以下詳細描述更清楚地理解說明性的非限制性實例實施例。

下文中將參看繪示了一些實例實施例之附圖而更完全地描述各種實例實施例。然而，本發明概念可以許多不同形式來體現且不應將其解釋為限於本文中所闡述之實例實施例。在諸圖式中，為了清晰起見，可能誇示了層以及區域之大小以及相對大小。

應理解，當元件或層被稱作“在...上”、“連接至”或“耦接至”另一元件或層時，其可直接在所述另一元件或層上、連接至或耦接至所述另一元件或層，或可存在介入元件或層。與此對比，當元件被稱作“直接在...上”、“直接連接至”或“直接耦接至”另一元件或層時，不存在介入元件或層。相似數字貫穿全文指代相似元件。如本文中所使用，術語“及/或”包含相關聯的所列項目中之一或多者的任一組合以及所有組合。

應理解，儘管術語“第一”、“第二”、“第三”等可能在本文中用以描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用以區分一元件、組件、區域、層或區段與另一區域、層或區段。因此，在不偏離本發明概念之教示之情況下，可將下文所論述之第一元件、組件、區域、層或區段稱為第二元件、組件、區域、層或區段。

為了便於描述，諸如“在...之下”、“下方”、“下部”、“上方”、“上部”及其類似者之空間相對術語在本文中可用以描述一元件或特徵與另一(另一些)元件或特徵之關係，如諸圖中所說明。應理解，除諸圖中所描繪之定向之外，空間相對術語亦意欲涵蓋處於使用中或操作中之裝置之不同定向。舉例而言，若在諸圖中的裝置翻轉，則描述為在其他元件或特徵“下方”或“之下”之元件將定向於所述其他元件或特徵“上方”。因此，例示性術語“下方”可涵蓋上方與下方兩種定向。裝置可以其他方式來定向(旋轉90°或在其他定向)且相應地解譯本文中所使用之空間相對的描述語。

本文中所使用之術語僅用於達成描述特定實例實施例之目的且並不意欲為本發明概念之限制。如本文中所使用，除非上下文清楚地另外指示，否則單數形式“一”(a、an)以及“所述”意欲亦包含複數形式。應進一步理解，術語“包括”(comprises及/或comprising)在用於本專利說明書中時指定所敍述之特徵、整數、步驟、操作、元件及/或組件的存在，但不排除一個或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。

本文中參看為理想化之實例實施例(以及中間結構)之示意性說明的橫截面說明來描述實例實施例。因而，將預期到由於(例如)製造技術及/或容限(tolerances)而產生的相對於圖解之形狀的變化。因此，不應將實例實施例解釋為限於本文中所說明之區域的特定形狀，而應包含由於(例如)製造而產生的形狀之偏差。舉例而言，圖解為矩形之植入區域通常在其邊緣處將具有圓形或彎曲特徵及/或植入物濃度之梯度，而不是自植入區域至非植入區域之二元(binary)改變。同樣地，藉由植入而形成之內埋區域可在介於內埋區域與藉以進行植入之表面之間的區域中導致一些植入。因此，諸圖中所說明之區域本質上為示意性的且所述區域之形狀不意欲說明裝置之區域的實際形狀，且不意欲限制本發明概念之範疇。

除非另外定義，否則本文中所使用之所有術語(包含技術及科學術語)具有與一般熟習本發明概念所屬之技術者通常所理解的意義相同的意義。應進一步理解，應將術語(諸如，常用辭典中所定義之彼等術語)解譯為具有與其在相關技術以及本說明書之背景下之意義一致的意義，且除非在本文中如此明確地定義，否則將並不以理想化的或過度正式意義來進行解譯。

圖1為說明根據實例實施例之偏移消除電路的方塊圖，圖2為說明圖1之偏移消除電路耦接至晶胞陣列的實例的圖，且圖3為說明圖2之晶胞陣列之輸出範圍以及取樣範圍的圖。

參看圖1，偏移消除電路100包含解耦電容器110、緩衝器120以及回饋電路130。

解耦電容器110之第一電極E1可耦接至單位晶胞200。單位晶胞200可在感測之前輸出重設電壓作為晶胞電壓VC，且在感測之後輸出資料電壓作為晶胞電壓VC。重設電壓以及資料電壓可不具有AC分量，且可僅具有DC分量。舉例而言，單位晶胞200可為藉由感測物理量(諸如，光強度、溫度、質量、時間等)而輸出電信號的感測器之元件。

緩衝器120可耦接至解耦電容器110之第二電極E2。緩衝器120可為輸出第二電極E2之電壓作為輸出電壓VOUT的電壓緩衝器。舉例而言，緩衝器120可具有高輸入阻抗以及低輸出阻抗。

回饋電路130可具有耦接至緩衝器120之輸出端子的輸入端子，以及耦接至解耦電容器110之第二電極E2的輸出端子。回饋電路130可接收來自外部電路(未繪示)之參考電壓VREF。當單位晶胞200輸出重設電壓作為晶胞電壓VC時，回饋電路130可將參考電壓VREF提供給解耦電容器之第二電極E2，直至輸出電壓VOUT達到參考電壓VREF為止。因此，解耦電容器110可儲存對應於第一電壓V1之電荷，且第一電壓V1可對應於自單位晶胞200所接收之重設電壓與參考電壓VREF之間的電壓差。

參看圖2，多個偏移消除電路101、102以及103分別耦接至包含多個單位晶胞201、202以及203之晶胞陣列300的多個行。在一些實施例中，晶胞陣列300可包含量測光強度之影像感測器、量測溫度之溫度感測器、量測質量之質量感測器、感測X-射線之X-射線檢驗裝置、感測反射光之掃描器等。儘管圖2說明包含以對應於一列之一維陣列配置的所述多個單位晶胞201、202以及203的晶胞陣列300，但在一些實施例中，晶胞陣列300可包含以二維矩陣形式配置之多個單位晶胞，或可包含以三維陣列配置之多個單位晶胞。

參看圖2以及圖3，當包含於晶胞陣列300中之所述多個單位晶胞201、202以及203輸出多個重設電壓作為多個晶胞電壓VC_1、VC_2以及VC_N時，所述多個重設電壓可彼此不同，且可具有具預定範圍之偏移310。因為所述多個重設電壓具有偏移310，所以所述多個單位晶胞201、202以及203可關於相同物理量輸出不同資料電壓。

舉例而言，在第一單位晶胞201輸出最小重設電壓且第二單位晶胞202輸出最大重設電壓的狀況下，自第一單位晶胞201輸出之資料電壓的範圍321不同於自第二單位晶胞202輸出之資料電壓的範圍322，且關於相同物理量，第一單位晶胞201之資料電壓較第二單位晶胞202之資料電壓低出偏移310。因此，可由於偏移310而使得感測器裝置之準確度劣化。另外，感測器裝置之取樣範圍330隨著感測器裝置之取樣增益(gain)的增加而減小，且在取樣增益較高之狀況下，偏移310可佔據取樣範圍330之大部分。因此，若感測器裝置並不包含所述多個偏移消除電路101、102以及103，則感測器裝置可僅輸出該偏移以作為所感測的電信號，且可能不會適當地起作用。

再次參看圖1，當單位晶胞200輸出重設電壓作為晶胞電壓VC時，可將重設電壓施加至解耦電容器110之第一電極E1。回饋電路130可將參考電壓VREF施加至第二電極E2。因此，解耦電容器110可儲存對應於第一電壓V1(亦即，重設電壓與參考電壓VREF之間的電壓差)之電荷。

該重設電壓不僅可包含所要的重設電壓，而且包含偏移，且第一電壓V1可為自所要的重設電壓與偏移之總和中減去參考電壓VREF所得的電壓。資料電壓不僅可包含所要的資料電壓(亦即，所要的重設電壓與感測電壓之總和)，而且包含該偏移。當單位晶胞200輸出資料電壓時，偏移消除電路100可產生對應於資料電壓與第一電壓V1之間的電壓差的第二電壓。因為第二電壓為自資料電壓中減去第一電壓V1所得的電壓，所以可藉由自所要的資料電壓中減去所要的重設電壓且將參考電壓VREF加至減法之結果(亦即，感測電壓)中而計算第二電壓，且因此可不包含該偏移。因此，若使用參考電壓VREF作為參考點而將第二電壓轉換成數位輸出信號，則可輸出對應於消除了偏移之感測電壓的數位值作為數位輸出信號。

再次參看圖2，因為所述多個偏移消除電路101、102以及103消除了自所述多個單位晶胞201、202以及203輸出之所述多個晶胞電壓VC_1、VC_2以及VC_N的偏移，所以多個輸出電壓VOUT_1、VOUT_2以及VOUT_N可分別為參考電壓VREF與所要的資料電壓與所要的重設電壓之間的電壓差(亦即，感測電壓)的總和。亦即，可在所述多個輸出電壓VOUT_1、VOUT_2以及VOUT_N中消除所述多個單位晶胞201、202以及203之偏移。

圖4為說明根據實例實施例之偏移消除電路的電路圖。

參看圖4，偏移消除電路100a包含解耦電容器110、緩衝器120a以及回饋電路130a。

緩衝器120a可實施為包含電晶體121a以及電流源122a之源極隨耦器。電晶體121a可具有耦接至解耦電容器110之第二電極E2的閘極、耦接至第一電源供應電壓VDD之汲極，以及耦接至緩衝器120a之輸出端子的源極。電流源122a可耦接於緩衝器120a之輸出端子與第二電源供應電壓(例如，接地電壓)之間。在一些實施例中，可用被動元件(諸如，電阻器)及/或主動元件(諸如，電晶體)來實施電流源122a。實施為源極隨耦器之緩衝器120a可具有約1之電壓增益。

回饋電路130a可包含開關131以及放大器132。開關131之一端可耦接至解耦電容器110之第二電極E2，且開關131之另一端可耦接至放大器132之輸出端子。開關131可回應於切換信號SWS而控制解耦電容器110之第二電極E2與放大器132之輸出端子之間的連接。放大器132可具有自外部電路(未繪示)施加參考電壓VREF之非反相輸入端子、耦接至緩衝器120a之輸出端子的反相輸入端子，以及耦接至開關131之輸出端子。當開關131接通時，放大器132可將參考電壓VREF提供給解耦電容器110之第二電極E2，以使得輸出電壓VOUT可達到參考電壓VREF。

圖5為用於描述圖4之偏移消除電路之操作的時序圖。

參看圖4以及圖5，即使多個單位晶胞感測相同的物理量，自所述多個單位晶胞輸出之晶胞電壓VC亦可能散佈於範圍310中。亦即，一預定偏移310可存在於最大晶胞電壓VC_MAX與最小晶胞電壓VC_MIN之間。

當輸出一重設電壓作為一晶胞電壓VC時，將重設電壓施加至解耦電容器110之第一電極E1。當切換信號SWS具有邏輯高位準時，開關131回應於切換信號SWS而接通。若開關131接通，則放大器132可基於輸出電壓VOUT與參考電壓VREF之間的電壓差而將電荷提供至解耦電容器110，直至輸出電壓VOUT達到參考電壓VREF為止。因此，解耦電容器110可儲存對應於第一電壓V1之電荷，所述第一電壓V1對應於重設電壓與參考電壓VREF之間的電壓差，且緩衝器120a可輸出具有與參考電壓VREF相同之電壓位準的輸出電壓VOUT。因此，儘管自所述多個單位晶胞輸出之多個重設電壓具有偏移310，但是自多個偏移消除電路輸出之多個輸出電壓VOUT亦可具有實質上相同之電壓位準。

當輸出一資料電壓(其自該重設電壓的增加量或減小量為感測電壓VSIG)作為一晶胞電壓VC時，可將資料電壓施加至解耦電容器110之第一電極E1。因為解耦電容器110儲存對應於重設電壓與參考電壓VREF之間的電壓差(亦即，第一電壓V1)的電荷，所以解耦電容器110之第二電極E2可具有對應於資料電壓與第一電壓V1之間的電壓差的第二電壓。第二電壓可為自參考電壓VREF的增加量或減小量為感測電壓VSIG的電壓，且緩衝器120a可輸出第二電壓作為輸出電壓VOUT。即使所述多個單位晶胞之感測電壓VSIG可具有相同的電壓位準，自多個所述單位晶胞輸出之多個資料電壓亦可具有偏移310。然而，因為所述多個偏移消除電路可消除所述多個所述單位晶胞之偏移310，所以所述多個偏移消除電路可輸出消除了偏移310之多個輸出電壓VOUT，或自參考電壓VREF的增加量或減小量為感測電壓VSIG的電壓。

圖6為說明根據實例實施例之偏移消除電路的電路圖。

參看圖6，偏移消除電路100b包含解耦電容器110、緩衝器120b以及回饋電路130a。除了緩衝器120b之組態之外，圖6之偏移消除電路100b可具有實質上類似於圖4之偏移消除電路100a之組態的組態。

緩衝器120b包含放大器121b。放大器121b可具有耦接至解耦電容器110之第二電極E2的非反相輸入端子，以及耦接至彼此之反相輸入端子與輸出端子。放大器121b可基於第二電極E2之電壓與輸出電壓VOUT之間的電壓差而增加輸出電壓VOUT，直至輸出電壓VOUT達到第二電極E2之電壓為止。因此，包含放大器121b之緩衝器120b可具有約1之電壓增益。放大器121b可具有高輸入阻抗以及低輸出阻抗。

圖7為說明根據實例實施例之偏移消除電路的電路圖。

參看圖7，偏移消除電路100c包含解耦電容器110、緩衝器120a以及回饋電路130b。除了回饋電路130b之組態之外，圖7之偏移消除電路100c可具有實質上類似於圖4之偏移消除電路100a之組態的組態。

回饋電路130b可包含第一開關131、放大器132、第二開關133、第三開關134、第四開關135以及放大器偏移電容器136。

第一開關131之一端可耦接至解耦電容器110之第二電極E2，且第一開關131之另一端可耦接至放大器132之輸出端子。第二開關133之一端可耦接至緩衝器120a之輸出端子，且第二開關133之另一端可耦接至放大器偏移電容器136之第四電極E4。第三開關134之一端可耦接至放大器偏移電容器136之第四電極E4，且第三開關134之另一端可耦接至放大器132之非反相輸入端子。第四開關135之一端可耦接至放大器132之輸出端子，且第四開關135之另一端可耦接至放大器132之反相輸入端子以及放大器偏移電容器136之第三電極E3。第一開關131以及第二開關133可藉由第一切換信號SWS1來控制，且第三開關134以及第四開關135可藉由第二切換信號SWS2來控制。第一開關131可回應於第一切換信號SWS1而控制第二電極E2與放大器132之間的連接，第二開關133可回應於第一切換信號SWS1而控制第四電極E4與緩衝器120a之輸出端子之間的連接，第三開關134可回應於第二切換信號SWS2而控制第四電極E4與放大器132之非反相輸入端子之間的連接，且第四開關135可回應於第二切換信號SWS2而控制放大器132之輸出端子與第三電極E3之間的連接。

放大器偏移電容器136可具有耦接至放大器132之反相輸入端子以及第四開關135的第三電極E3，以及耦接至第二開關133以及第三開關134之第四電極E4。當第二切換信號SWS2具有邏輯高位準時，第三開關134以及第四開關135可接通。若第三開關134以及第四開關135接通，則可將放大器132之輸出電壓施加至第三電極E3，且可將參考電壓VREF施加至第四電極E4。因此，在放大器132之輸出電壓與參考電壓VREF不相同且放大器132之輸出電壓為將放大器132之偏移加至參考電壓VREF所得的電壓的狀況下，放大器偏移電容器136可儲存對應於放大器132之偏移的電荷。

當第二切換信號SWS2具有邏輯低位準且第一切換信號SWS1具有邏輯高位準時，第三開關134以及第四開關135可斷開，且第一開關131以及第二開關133可接通。若第一開關131以及第二開關133接通，則可將緩衝器120a之輸出電壓VOUT與放大器132之偏移的總和施加至放大器132之反相輸入端子。因此，即使偏移存在於放大器132中，放大器132亦可輸出消除了放大器132之偏移的參考電壓VREF。因此，放大器132可將電荷提供至解耦電容器110，直至緩衝器120a之輸出電壓VOUT達到參考電壓VREF為止。另外，即使偏移存在於放大器132中，解耦電容器110亦可儲存對應於重設電壓與參考電壓VREF之間的電壓差(亦即，第一電壓V1)的電荷。如上文所描述，即使偏移存在於放大器132中，亦可藉由放大器偏移電容器136來消除放大器132之偏移。

圖8為用於描述圖7之偏移消除電路之操作的時序圖，且圖9A至圖9C為用於描述圖7之偏移消除電路之操作的電路圖。

參看圖8以及圖9A，在第二切換信號SWS2具有邏輯高位準之時間點T1，第三開關134以及第四開關135可接通。可將放大器132之輸出電壓VREF+VOFFSET施加至放大器偏移電容器136之第三電極E3，且可將參考電壓VREF施加至放大器偏移電容器136之第四電極E4。因此，放大器偏移電容器136可儲存對應於放大器132之輸出電壓VREF+VOFFSET與參考電壓VREF之間的電壓差的電荷。亦即，放大器偏移電容器136可儲存對應於放大器132之偏移電壓的電荷。儘管圖8說明當單位晶胞輸出重設電壓時第二切換信號SWS2具有邏輯高位準的實例，但在一些實施例中，第二切換信號SWS2可在輸出重設電壓之前具有邏輯高位準。

參看圖8以及圖9B，在第一切換信號SWS1具有邏輯高位準之時間點T2，單位晶胞可輸出重設電壓VRESET，且第一開關131以及第二開關133可接通。因為放大器偏移電容器136儲存對應於偏移電壓VOFFSET之電荷，所以可將緩衝器120a之輸出電壓VOUT與偏移電壓VOFFSET之總和施加至放大器132之反相輸入端子。因此，放大器132可將電荷提供至解耦電容器110，直至緩衝器120a之輸出電壓VOUT達到參考電壓VREF為止，且解耦電容器110可儲存對應於重設電壓VRESET與參考電壓VREF之間的電壓差(亦即，第一電壓V1)的電荷。

參看圖8以及圖9C，在單位晶胞輸出資料電壓VDATA之時間點T3，可將資料電壓VDATA施加至解耦電容器110之第一電極E1。因為解耦電容器110儲存對應於重設電壓VRESET與參考電壓VREF之間的電壓差的電荷，所以解耦電容器110之第二電極E2可具有對應於感測電壓VSIG與參考電壓VREF之總和的第二電壓。緩衝器120a可輸出感測電壓VSIG與參考電壓VREF之總和作為輸出電壓VOUT。

如上文所描述，根據實例實施例之偏移消除電路100c可消除單位晶胞之偏移，且可消除放大器132之偏移。

圖10為說明根據實例實施例之消除偏移之方法的流程圖。

參看圖1以及圖10，偏移消除電路100可接收來自單位晶胞200之重設電壓(S410)。回饋電路130可將電荷提供至解耦電容器110，直至輸出電壓VOUT達到參考電壓VREF為止。因此，解耦電容器110可儲存對應於第一電壓V1之電荷，且第一電壓V1可對應於重設電壓與參考電壓VREF之間的電壓差(S430)。

偏移消除電路100可接收來自單位晶胞200之資料電壓(S450)。若將資料電壓施加至解耦電容器110之第一電極E1，則解耦電容器110之第二電極E2可具有第二電壓，且第二電壓可對應於資料電壓與第一電壓V1之間的電壓差。緩衝器120可輸出第二電壓作為輸出電壓VOUT(S470)。因此，偏移消除電路100可輸出消除了單位晶胞200之偏移的輸出電壓VOUT。

圖11為說明根據實例實施例之取樣電路的方塊圖。

參看圖11，取樣電路600包含偏移消除電路100以及類比/數位轉換器(analog-to-digital converter，ADC)500。

偏移消除電路100可順序地接收作為來自單位晶胞200之晶胞電壓VC的重設電壓以及資料電壓。舉例而言，單位晶胞200可為藉由感測一種物理量(諸如，光強度、溫度、質量、時間等)而輸出電信號的感測器之元件。

偏移消除電路100可接收來自參考電壓產生器(未繪示)之參考電壓VREF。產生參考電壓VREF之參考電壓產生器可位於取樣電路600內部或外部。在一些實施例中，參考電壓產生器可為斜坡電壓產生器。

當單位晶胞200輸出重設電壓作為晶胞電壓VC時，偏移消除電路100可儲存對應於重設電壓與參考電壓VREF之間的電壓差的第一電壓。當單位晶胞200輸出資料電壓作為晶胞電壓VC時，偏移消除電路100可基於資料電壓以及第一電壓而產生第二電壓作為輸出電壓VOUT。因此，偏移消除電路100可輸出感測電壓與參考電壓VREF之總和。

舉例而言，當單位晶胞200輸出重設電壓時，包含於偏移消除電路100中之解耦電容器可儲存對應於第一電壓之電荷。隨後，當單位晶胞200輸出資料電壓時，偏移消除電路100可輸出對應於資料電壓與第一電壓之間的電壓差的第二電壓。亦即，偏移消除電路100可輸出感測電壓與參考電壓VREF之總和作為輸出電壓VOUT。

類比/數位轉換器500可接收來自偏移消除電路100之輸出電壓VOUT，且可將輸出電壓VOUT轉換成數位輸出信號SDIGOUT。類比/數位轉換器500可以各種方式來實施。舉例而言，類比/數位轉換器500可包含單斜率ADC、三角積分ADC(delta-sigma ADC)、逐次近似ADC、循環ADC、快閃ADC、管線式ADC、摺疊ADC等。

在一些實施例中，偏移消除電路100(例如，偏移消除電路100之回饋電路)以及類比/數位轉換器500可共用放大器。

在一些實施例中，多個偏移消除電路100可分別位於多個行處，且多個類比/數位轉換器500可分別位於多個行處。

在其他實施例中，多個偏移消除電路100可分別位於多個行處，且可針對多個行而僅安置一類比/數位轉換器500。在此狀況下，所述一類比/數位轉換器500可順序地將自所述多個行輸出之多個輸出電壓VOUT轉換成數位輸出信號DIGOUT。

取樣電路600可執行相關雙重取樣(correlated double sampling，CDS)。在一些實施例中，偏移消除電路100可輸出第二電壓或將感測電壓加至參考電壓VREF所得的電壓作為輸出電壓VOUT，且類比/數位轉換器500可執行使用參考電壓VREF作為參考點而將第二電壓轉換成數位輸出信號SDIGOUT之信號轉換操作。因此，取樣電路600可產生對應於消除了偏移之有效信號分量的數位輸出信號SDIGOUT。如上文所描述，根據一些實例實施例之取樣電路600可執行以類比方式提取有效信號分量之類比CDS。在一些實施例中，類比/數位轉換器500可接收作為來自偏移消除電路100之輸出電壓VOUT的參考電壓VREF，或可直接接收來自參考電壓產生器之參考信號VREF。

在其他實施例中，當單位晶胞200輸出重設電壓時，偏移消除電路100可輸出參考電壓作為輸出電壓VOUT，且類比/數位轉換器500可執行將參考電壓VREF轉換成第一數位輸出信號之參考轉換操作。當單位晶胞200輸出資料電壓時，偏移消除電路100可輸出第二電壓或將感測電壓加至參考電壓VREF所得的電壓作為輸出電壓VOUT，且類比/數位轉換器500可執行將第二電壓轉換成第二數位輸出信號之信號轉換操作。因此，可基於第一數位輸出信號與第二數位輸出信號之間的差而產生對應於消除了偏移之有效信號分量的數位信號。如上文所描述，對應於其他實例實施例之取樣電路600可執行雙重CDS，所述雙重CDS不僅以類比方式提取有效信號分量，而且分別將參考分量以及信號分量轉換成數位信號。因為取樣電路600執行雙重CDS，所以可消除可能出現於類比/數位轉換器500中之偏移。

圖12為說明根據實例實施例之取樣電路的電路圖。

參看圖12，取樣電路600a包含偏移消除電路100a以及類比/數位轉換器500a。儘管圖12說明包含圖4之偏移消除電路100a之取樣電路600a，但取樣電路600a可包含圖6之偏移消除電路100b或圖7之偏移消除電路100c。

類比/數位轉換器500a可包含比較器510a以及計數器530a。比較器510a可接收來自偏移消除電路100a之輸出電壓VOUT，且可接收來自斜坡電壓產生器(未繪示)之斜坡電壓VRAMP。在一些實施例中，斜坡電壓產生器可產生參考電壓VREF以及斜坡電壓VRAMP。斜坡電壓產生器可位於類比/數位轉換器500a內部或外部。在一些實施例中，多個類比/數位轉換器500a可分別位於多個行處，且所述多個類比/數位轉換器500a可接收來自單一斜坡電壓產生器之相同斜坡電壓VRAMP。

比較器510a可比較輸出電壓VOUT與斜坡電壓VRAMP，且可將比較之結果提供至計數器530a。計數器530a可藉由計數在斜坡電壓VRAMP達到輸出電壓VOUT之前的循環之數目或時間而產生數位輸出信號SDIGOUT。

在一些實施例中，類比/數位轉換器500a可執行將參考電壓VREF轉換成第一數位輸出信號SDIGOUT之參考轉換操作，且可進一步執行將感測電壓加至參考電壓VREF所得的電壓轉換成第二數位輸出信號SDIGOUT的信號轉換操作。在其他實施例中，類比/數位轉換器500a可僅執行使用參考電壓VREF作為參考點而將感測電壓加至參考電壓VREF所得的電壓轉換成數位輸出信號SDIGOUT的信號轉換操作。

在一些實施例中，多個偏移消除電路100a可分別位於晶胞陣列之多個行處，且包含一比較器510a以及一計數器530a之單一類比/數位轉換器500a可順序地將自所述多個行輸出之多個輸出電壓VOUT轉換成數位輸出信號SDIGOUT。在其他實施例中，多個類比/數位轉換器500a可分別位於所述多個行處。在再其他實施例中，多個比較器510a可分別位於所述多個行處，且可共用一計數器530a。在此狀況下，類比/數位轉換器500a可包含分別位於所述多個行處之多個鎖存器(未繪示)，且所述多個鎖存器可儲存自共用計數器530a輸出之計數信號。在一些實施例中，類比/數位轉換器500a可包含儲存對應於感測電壓之計數信號的信號鎖存器，或可包含儲存對應於參考電壓VREF之計數信號的參考鎖存器以及信號鎖存器。

圖13為用於描述圖12之取樣電路之操作的時序圖。

參看圖12以及圖13，當輸出重設電壓作為晶胞電壓VC時，切換信號SWS可在一預定時間週期期間具有邏輯高位準。若切換信號SWS具有邏輯高位準，則偏移消除電路100a之輸出電壓VOUT可具有實質上與參考電壓VREF之電壓位準相同的電壓位準。

若輸出資料電壓作為晶胞電壓VC，則偏移消除電路100a可輸出第二電壓作為輸出電壓VOUT，所述第二電壓為將感測電壓VSIG加至參考電壓VREF所得的電壓。類比/數位轉換器500a可接收作為來自偏移消除電路100a之輸出電壓VOUT的第二電壓，且可接收來自斜坡電壓產生器(未繪示)之斜坡電壓541。類比/數位轉換器500a可在時間T1至T2之預定週期期間使用參考電壓作為參考點將第二電壓轉換成數位輸出信號SDIGOUT。因此，取樣電路600a可產生對應於消除了偏移之有效信號分量的數位輸出信號SDIGOUT。如上文所描述，取樣電路600a可執行以類比方式提取有效信號分量之類比CDS。

圖14為用於描述圖12之取樣電路之操作的時序圖。

參看圖12以及圖14，當輸出重設電壓作為晶胞電壓VC時，切換信號SWS可在預定時間週期期間具有邏輯高位準。若切換信號SWS具有邏輯高位準，則偏移消除電路100a之輸出電壓VOUT可具有實質上與參考電壓VREF之電壓位準相同的電壓位準。類比/數位轉換器500a可接收作為來自偏移消除電路100a之輸出電壓VOUT的參考電壓VREF，且可接收來自斜坡電壓產生器(未繪示)之第一斜坡電壓542。類比/數位轉換器500a可在時間T1至T2之預定週期期間將參考電壓VREF轉換成第一數位輸出信號。

若輸出資料電壓作為晶胞電壓VC，則偏移消除電路100a可輸出第二電壓作為輸出電壓VOUT，所述第二電壓為將一感測電壓VSIG加至參考電壓VREF所得的電壓。類比/數位轉換器500a可接收作為來自偏移消除電路100a之輸出電壓VOUT的第二電壓，且可接收來自斜坡電壓產生器之第二斜坡電壓543。類比/數位轉換器500a可在時間T3至T4之預定週期期間將第二電壓轉換成第二數位輸出信號。包含取樣電路600a之感測器裝置可基於第一數位輸出信號以及第二數位輸出信號而提取對應於有效信號分量之數位值。

如上文所描述，藉由執行參考轉換操作REFERENCE A/D以及信號轉換操作SIGNAL A/D，取樣電路600a可執行雙重CDS，所述雙重CDS不僅以類比方式提取有效信號分量，而且分別將參考分量以及信號分量轉換成數位信號。因為參考轉換操作REFERENCE之輸入可實質上固定至參考電壓VREF，所以參考轉換操作REFERENCE可比信號轉換操作SIGNAL A/D更快速地執行。

圖15為說明根據實例實施例之取樣電路的電路圖。

除了將共用放大器132/510a用作回饋電路130a之放大器132以及類比/數位轉換器500a之比較器510a之外，圖15之取樣電路600b可具有實質上類似於圖12之取樣電路600a之組態的組態。

參看圖15，共用放大器132/510a不僅可作為回饋電路130a之放大器132來操作，而且可作為類比/數位轉換器500a之比較器510a來操作。當切換信號SWS具有邏輯高位準時，共用放大器132/510a可接收來自參考電壓產生器(未繪示)或斜坡電壓產生器(未繪示)之參考電壓VREF，且共用放大器132/510a可作為回饋電路130a之放大器132來操作。當類比/數位轉換器500a執行參考轉換操作及/或信號轉換操作時，共用放大器132/510a可接收來自參考電壓產生器或斜坡電壓產生器之斜坡電壓VRAM，且共用放大器132/510a可作為類比/數位轉換器500a之比較器510a來操作。

儘管圖15說明取樣電路600b包含作為類比/數位轉換器500a之單斜率ADC且回饋電路130a與單斜率ADC共用放大器132/510a的實例，但在一些實施例中，取樣電路600b可包含各種類型之ADC，諸如三角積分ADC(delta-sigma ADC)、逐次近似ADC、循環ADC、快閃ADC、管線式ADC、摺疊ADC等，且回饋電路130a可與各種類型之ADC共用放大器132/510a。

另外，儘管圖15說明類比/數位轉換器500a與回饋電路130a共用放大器132/510a的實例，但在一些實施例中，取樣電路600b可包含作為緩衝器120b(如圖6中所說明)之放大器121b，且類比/數位轉換器500a可與緩衝器120a共用放大器。

圖16為說明根據實例實施例之取樣電路的電路圖。

除了使用圖7中所說明之回饋電路130b之外，圖16之取樣電路600c可具有實質上類似於圖15之取樣電路600b之組態的組態。

參看圖16，共用放大器132/510a不僅可作為回饋電路130b之放大器132來操作，而且可作為類比/數位轉換器500a之比較器510a來操作。當第一切換信號SWS1或第二切換信號SWS2具有邏輯高位準時，共用放大器132/510a可接收來自參考電壓產生器(未繪示)或斜坡電壓產生器(未繪示)之參考電壓VREF，且共用放大器132/510a可作為回饋電路130b之放大器132來操作。當類比/數位轉換器500a執行參考轉換操作及/或信號轉換操作時，共用放大器132/510a可接收來自參考電壓產生器或斜坡電壓產生器之斜坡電壓VRAM，且共用放大器132/510a可作為類比/數位轉換器500a之比較器510a來操作。

在下文中，將在下文描述取樣電路600c之操作。

當第二切換信號SWS2具有邏輯高位準時，共用放大器132/510a可接收來自參考電壓產生器或斜坡電壓產生器之參考電壓VREF，且放大器偏移電容器136可儲存對應於共用放大器132/510a之偏移VOFFSET的電荷。可在輸出一重設電壓之前或在輸出該重設電壓時執行此操作。

當輸出該重設電壓作為晶胞電壓VC時，第一切換信號SWS1以及第三切換信號SWS3可在預定時間週期期間具有邏輯高位準。當第一切換信號SWS1以及第三切換信號SWS3具有邏輯高位準時，共用放大器132/510a可接收來自參考電壓產生器或斜坡電壓產生器之參考電壓VREF，且解耦電容器110可儲存對應於第一電壓V1(亦即，重設電壓與參考電壓VREF之間的電壓差)之電荷。在一些實施例中，在解耦電容器110儲存對應於第一電壓V1之電荷之後，第一切換信號SWS1可具有邏輯低位準，第三切換信號SWS3可具有邏輯高位準，且共用放大器132/510a可接收來自參考電壓產生器或斜坡電壓產生器之斜坡電壓VRAMP。因此，類比/數位轉換器500a可執行一種參考轉換操作。

當輸出資料電壓作為晶胞電壓VC時，第三切換信號SWS3具有邏輯高位準，且共用放大器132/510a可接收來自參考電壓產生器或斜坡電壓產生器之斜坡電壓VRAMP。共用放大器132/510a可在反相輸入端子處接收第二電壓(亦即，將感測電壓加至參考電壓VREF所得的電壓)。因此，類比/數位轉換器500a可執行信號轉換操作。

如上文所描述，根據實例實施例之取樣電路600c可使用解耦電容器110以及放大器偏移電容器136來消除單位晶胞之偏移以及放大器132/510a之偏移。另外，根據實例實施例之取樣電路600c可藉由執行類比CDS或雙重CDS而產生對應於有效信號分量之確切的數位輸出信號SDIGOUT。另外，根據實例實施例之取樣電路600c可共用放大器132/510a，藉此減小取樣電路600c之大小。

圖17為說明根據實例實施例之取樣電路的電路圖。

參看圖17，取樣電路600d包含偏移消除電路100a以及類比/數位轉換器500b。儘管圖17說明取樣電路600d包含圖4之偏移消除電路100a的實例，但取樣電路600d可包含圖6之偏移消除電路100b或圖7之偏移消除電路100c。

類比/數位轉換器500b可包含積分器510b、511b、512b以及520b、量化器530b、數位/類比轉換器540b以及數位濾波器550b。類比/數位轉換器500b可將偏移消除電路100a之輸出電壓VOUT轉換成數位輸出信號SDIGOUT。當執行類比/數位轉換時，類比/數位轉換器500b可執行過取樣及/或雜訊塑形(shaping)。因此，可將量化雜訊移動至高頻帶，且可減少雜訊。

積分器510b、511b、512b以及520b可對輸出電壓VOUT與自數位/類比轉換器540b輸出之回饋信號之間的差求積分。積分器510b、511b、512b以及520b可包含放大器510b、第一電容器511b、重設開關512b以及切換式電容器520b。放大器510b可具有反相輸入端子，經由切換式電容器520b而將輸出電壓VOUT與數位/類比轉換器540b之輸出信號之間的差施加至所述反相輸入端子；以及施加參考電壓VREF之非反相輸入端子。第一電容器511b以及重設開關512b可並列耦接於放大器510b之反相輸入端子與放大器510b之輸出端子之間。第一電容器511b可基於輸出電壓VOUT與數位/類比轉換器540b之輸出信號之間的差而儲存電荷，且重設開關512b可回應於重設信號RST而使第一電容器511b放電。

切換式電容器520b可包含第二電容器521b、第一開關522b、第二開關523b、第三開關524b以及第四開關525b。第一開關522b可回應於第一相位切換信號PHI1而控制偏移消除電路100a與第二電容器521b之間的連接，第二開關523b可回應於第二相位切換信號PHI2而控制第二電容器521b與放大器510b之間的連接，第三開關524b可回應於第二相位切換信號PHI2而控制數位/類比轉換器540b與第二電容器521b之間的連接，且第四開關525b可回應於第一相位切換信號PHI1而控制第二電容器521b與第二電源供應電壓(例如，接地電壓)之間的連接。當類比/數位轉換器510b執行參考轉換操作或信號轉換操作時，第一相位切換信號PHI1以及第二相位切換信號PHI2可具有相反相位，且可週期性地自邏輯低位準轉變成邏輯高位準或自邏輯高位準轉變成邏輯低位準。因此，可週期性地重複第一開關522b與第四開關525b之接通以及第二開關523b與第三開關524b之斷開，或第一開關522b與第四開關525b之斷開以及第二開關523b與第三開關524b之接通。執行此操作之切換式電容器520b可用作電阻器。在一些實施例中，積分器510b、511b、512b以及520b可包含電阻器以取代切換式電容器520b。

量化器530b可藉由量化各積分器510b、511b、512b以及520b之輸出信號而輸出數位信號。在一些實施例中，自量化器530b輸出之數位信號可具有單一位元或多個位元。數位/類比轉換器540b可藉由將數位信號轉換成類比信號而產生回饋信號，且可將回饋信號提供至積分器510b、511b、512b以及520b。數位濾波器550b可基於自量化器530b輸出之數位信號而產生數位輸出信號SDIGOUT。舉例而言，數位濾波器550b可藉由計算為串列位元流(stream)之數位信號之平均值而產生數位輸出信號SDIGOUT。數位濾波器550b可移除頻帶外的量化雜訊。

在一些實施例中，類比/數位轉換器500b可執行將參考電壓VREF轉換成第一數位輸出信號SDIGOUT之參考轉換操作，且可執行將將感測電壓加至參考電壓VREF所得的第二電壓轉換成第二數位輸出信號SDIGOUT的信號轉換操作。在其他實施例中，類比/數位轉換器500b可僅執行使用參考電壓VREF作為參考點而將第二電壓轉換成數位輸出信號SDIGOUT的信號轉換操作。

圖18為用於描述圖17之取樣電路之操作的時序圖。

參看圖17以及圖18，當輸出重設電壓作為晶胞電壓VC時，切換信號SWS可在一預定時間週期期間具有邏輯高位準。若切換信號SWS具有邏輯高位準，則偏移消除電路100a之輸出電壓VOUT可具有實質上與參考電壓VREF之電壓位準相同的電壓位準。在一些實施例中，類比/數位轉換器500b可接收作為偏移消除電路100a之輸出電壓VOUT的參考電壓VREF，且可執行將參考電壓VREF轉換成第一數位輸出信號之參考轉換操作REFERENCEA/D。重設信號RST可在一預定時間週期期間具有邏輯高位準，且可使第一電容器511b放電。在參考轉換操作REFERENCE A/D期間，第一相位切換信號PHI1以及第二切換信號PHI2可具有相反相位，且可週期性地自邏輯低位準轉變成邏輯高位準或自邏輯高位準轉變成邏輯低位準。

若輸出資料電壓作為晶胞電壓VC，則偏移消除電路100a可輸出第二電壓作為輸出電壓VOUT，所述第二電壓為將感測電壓VSIG加至參考電壓VREF所得的電壓。類比/數位轉換器500a可接收作為來自偏移消除電路100a之輸出電壓VOUT的第二電壓，且執行將第二電壓轉換成第二數位輸出信號之信號轉換操作SIGNAL A/D。包含取樣電路600d之感測器裝置可基於第一數位輸出信號以及第二數位輸出信號而提取對應於有效信號分量之數位值。

如上文所描述，取樣電路600d可藉由執行參考轉換操作REFERENCE A/D及/或信號轉換操作SIGNAL A/D而執行類比CDS或雙重CDS。

圖19為說明根據實例實施例之取樣電路的電路圖。

除了以下情況之外，圖19之取樣電路600e可具有實質上類似於圖17之取樣電路600d之組態的組態：共用放大器132/510b用作回饋電路130a’之放大器132以及類比/數位轉換器500b之放大器510b，且與圖17之回饋電路130相比較，圖19之回饋電路130a’進一步包含直接將緩衝器120a之輸出信號施加至放大器132的開關137。

參看圖19，共用放大器132/510b不僅可作為回饋電路130a’之放大器132來操作，而且可作為類比/數位轉換器500b之放大器510b來操作。當切換信號SWS具有邏輯高位準時，共用放大器132/510b可作為回饋電路130a’之放大器132來操作。另外，當類比/數位轉換器500b執行參考轉換操作及/或信號轉換操作時，共用放大器132/510b可作為類比/數位轉換器500b之放大器510b來操作。

圖20為說明根據實例實施例之取樣電路的電路圖。

除了使用圖7之回饋電路130b之外，圖20之取樣電路600f可具有實質上類似於圖19之取樣電路600e之組態的組態。

參看圖20，共用放大器132/510b不僅可作為回饋電路130b之放大器132來操作，而且可作為類比/數位轉換器500b之放大器510b來操作。當第一切換信號SWS1或第二切換信號SWS2具有邏輯高位準時，共用放大器132/510b可作為回饋電路130b之放大器132來操作。另外，當類比/數位轉換器500b執行參考轉換操作及/或信號轉換操作時，共用放大器132/510b可作為類比/數位轉換器500b之放大器510b來操作。

在下文中，將在下文參看圖20來描述取樣電路600f之操作。

當第二切換信號SWS2具有邏輯高位準時，共用放大器132/510b可接收來自參考電壓產生器(未繪示)或斜坡電壓產生器(未繪示)之參考電壓，且放大器偏移電容器136可儲存對應於共用放大器132/510b之偏移VOFFSET的電荷。

在一些實施例中，可在第一切換信號SWS1具有邏輯高位準之前執行放大器偏移電容器136之充電操作。在其他實施例中，可實質上緊接在類比/數位轉換器500b執行參考轉換操作之前及/或實質上緊接在類比/數位轉換器500b執行信號轉換操作之前執行放大器偏移電容器136之充電操作。在再其他實施例中，可在第一切換信號SWS1具有邏輯高位準之前以及類比/數位轉換器500b執行參考轉換操作及/或信號轉換操作之前執行放大器偏移電容器136之充電操作。

當輸出一重設電壓作為晶胞電壓VC時，第一切換信號SWS1可在預定時間週期期間具有邏輯高位準。當第一切換信號SWS1可具有邏輯高位準時，解耦電容器110可儲存對應於第一電壓之電荷，所述第一電壓對應於該重設電壓與參考電壓VREF之間的電壓差。在一些實施例中，類比/數位轉換器500b可在解耦電容器110儲存對應於第一電壓之電荷之後執行參考轉換操作。

當輸出資料電壓作為晶胞電壓VC時，類比/數位轉換器500b可執行信號轉換操作。

如上文所描述，取樣電路600f可使用解耦電容器110以及放大器偏移電容器136來消除單位晶胞之偏移以及放大器132/510b之偏移。另外，取樣電路600f可藉由執行類比CDS或雙重CDS而產生對應於有效信號分量之數位輸出信號。另外，取樣電路600f可使用共用放大器132/510b，藉此減小電路大小。

圖21為說明根據實例實施例之對信號取樣之方法的流程圖。

參看圖11以及圖21，取樣電路600可接收來自單位晶胞200之重設電壓(S410)。偏移消除電路100可儲存對應於第一電壓之電荷，所述第一電壓對應於重設電壓與參考電壓VREF之間的電壓差(S430)。

取樣電路600可接收來自單位晶胞200之資料電壓(S450)。偏移消除電路100可輸出對應於資料電壓與第一電壓之間的電壓差的第二電壓作為輸出電壓VOUT(S470)。因此，偏移消除電路100可輸出消除了單位晶胞200之偏移的第二電壓。

類比/數位轉換器500可執行使用參考電壓VREF作為參考點而將第二電壓轉換成數位輸出信號SDIGOUT的信號轉換操作。如上文所描述，根據一些實例實施例之取樣電路600可執行以類比方式提取有效信號分量之類比CDS。

圖22為說明根據實例實施例之對信號取樣之方法的流程圖。

參看圖11以及圖22，取樣電路600可接收來自單位晶胞200之重設電壓(S410)。偏移消除電路100可儲存對應於第一電壓之電荷，所述第一電壓對應於重設電壓與參考電壓VREF之間的電壓差(S430)。

類比/數位轉換器500可執行將參考電壓VREF轉換成第一數位輸出信號之參考轉換操作(S440)。

類比/數位轉換器500可執行將第二電壓轉換成第二數位輸出信號之信號轉換操作。如上文所描述，根據其他實例實施例之取樣電路600可藉由執行參考轉換操作以及信號轉換操作而執行雙重CDS。

圖23為說明根據實例實施例之影像感測器的方塊圖。

參看圖23，影像感測器700包含像素陣列710、偏移消除單元720、類比/數位轉換單元730、行掃描電路740、列掃描電路750以及時序控制電路760。類比/數位轉換單元730可包含分別耦接至像素陣列710之多個行線的多個類比/數位轉換器ADC_1、ADC_2以及ADC_N。因此，影像感測器700可使用行ADC技術。

像素陣列710可包含多個單位像素。所述單位像素可以包含多個列以及多個行之矩陣形式配置著。每一單位像素可包含光電轉換裝置以及信號產生電路。所述單位像素可根據包含於信號產生電路中之電晶體之數目而分類成三-電晶體像素、四-電晶體像素、五-電晶體像素、六-電晶體像素等。像素陣列710可包含每一列一列線以及每一行一行線。舉例而言，在像素陣列710包含M*N個單位像素之狀況下(其中M以及N中之每一者為大於1之整數)，像素陣列710可包含M個列線以及N個行線。

列掃描電路750可經由列線來控制像素陣列710之列位址以及列掃描，且行掃描電路740可經由行線來控制像素陣列710之行位址以及行掃描。在一些實施例中，在影像感測器700使用貝爾圖案(Bayer pattern)技術之狀況下，像素陣列710之單位像素可分別接收紅光(R)、綠光(G)以及藍光(B)。在其他實施例中，像素陣列710之每一單位像素可分別接收洋紅光(Mg)、黃光(Y)、青光(Cy)及/或白光(W)。在一些實施例中，在影像感測器700可使用自動黑位準補償(auto dark level compensation，ADLC)技術之狀況下，像素陣列710可在周邊區域中包含阻擋入射光之光學黑色像素陣列(未繪示)。

偏移消除單元720可包含分別耦接至所述行線之多個偏移消除電路。偏移消除單元720可接收作為來自像素陣列710之多個晶胞電壓VC_1、VC_2以及VC_N的多個重設電壓以及多個資料電壓，且可將多個輸出電壓VOUT_1、VOUT_2以及VOUT_N提供至類比/數位轉換單元730。偏移消除單元720可儲存所述多個重設電壓相對於參考電壓之多個電壓差，且可基於所述多個資料電壓以及所述多個電壓差而產生所述多個輸出電壓VOUT_1、VOUT_2以及VOUT_N。

類比/數位轉換單元730可包含分別耦接至所述行線之所述多個類比/數位轉換器ADC_1、ADC_2以及ADC_N。類比/數位轉換單元730可執行參考轉換操作及/或信號轉換操作。類比/數位轉換單元730可由時序控制電路760來控制以執行參考轉換操作及/或信號轉換操作。可藉由列掃描週期來執行參考轉換操作或信號轉換操作，在所述列掃描週期中，列掃描電路750選擇像素陣列710之列線。

列掃描電路750可接收來自時序控制電路760之控制信號以控制像素陣列710之列位址以及列掃描。列掃描電路750可將用於啟動一選定列線之信號施加至像素陣列710。在一些實施例中，列掃描電路750可包含選擇像素陣列710之列線的列解碼器，以及提供用於啟動該選定列線之信號的列驅動器。行掃描電路740可接收來自時序控制電路760之控制信號以控制像素陣列710之行位址以及行掃描。行掃描電路740可將類比/數位轉換單元730之數位輸出信號輸出至數位信號處理電路或外部主機。舉例而言，行掃描電路740可將水平掃描控制信號輸出至類比/數位轉換單元730以順序地選擇類比/數位轉換器ADC_1、ADC_2以及ADC_N中之至少一者。在一些實施例中，行掃描電路740可包含選擇類比/數位轉換器ADC_1、ADC_2以及ADC_N中之至少一者的行解碼器，以及將選定的類比/數位轉換器之輸出施加至水平傳輸線的行驅動器。水平傳輸線可具有用於輸出數位輸出信號之各種位元寬度。

時序控制電路760可控制偏移消除電路720、類比/數位轉換單元730、行掃描電路740以及列掃描電路750。時序控制電路760可將控制信號(諸如，時脈信號、時序控制信號等)提供至偏移消除電路720、類比/數位轉換單元730、行掃描電路740以及列掃描電路750。在一些實施例中，時序控制電路760可包含邏輯控制電路、鎖相迴路電路、時序電路、通信介面電路等。儘管在圖23中未說明，但影像感測器700可進一步包含產生參考電壓及/或斜坡電壓之參考電壓產生器。

圖24為說明根據實例實施例之影像感測器的方塊圖。

參看圖24，影像感測器700a包含像素陣列710、偏移消除單元720、行掃描電路740、列掃描電路750、時序控制電路760、類比多工器770以及類比/數位轉換單元780。除了類比多工器770以及類比/數位轉換單元780之組態之外，圖24之影像感測器700a可具有實質上類似於圖23之影像感測器700之組態的組態。

類比多工器770可順序地輸出對應於經由多個行線而接收之有效信號分量的類比電壓。類比/數位轉換單元780可包含單一類比/數位轉換器，所述單一類比/數位轉換器將自類比多工器770順序地輸出之類比電壓轉換成數位輸出信號。亦即，影像感測器700a可使用一類比/數位轉換器的單一ADC技術。因為影像感測器700a包含用於轉換所述多個行線之輸出信號的一類比/數位轉換器，所以可減小影像感測器700a之大小。

圖25A至圖25D為說明根據實例實施例之包含於影像感測器中之單位像素的電路圖。

參看圖25A，根據一些實例實施例之單位像素711a可包含光敏性(sensitive)裝置PD、轉移電晶體TX、浮動擴散節點FD、重設電晶體RX、驅動電晶體DX以及選擇電晶體SX。

光敏性裝置PD可基於入射光而產生光電荷。在一些實施例中，光敏性裝置PD可接收控制信號以接通或斷開。在此狀況下，當光敏性裝置PD接通時，光敏性裝置PD可產生光電荷，且當光敏性裝置PD斷開時，光敏性裝置PD不可產生光電荷。在一些實施例中，光敏性裝置PD可包含光電二極體、光電晶體、光閘(photogate)、釘紮光電二極體或其組合。

可藉由該轉移電晶體TX之閘控(gating)操作而將由光敏性裝置PD產生之光電荷轉移至浮動擴散節點FD。舉例而言，當該轉移控制信號TG具有第一位準(例如，高位準)時，該轉移電晶體TX可接通，且因此可將由光敏性裝置PD產生之光電荷轉移至浮動擴散節點FD。

該驅動電晶體DX可用作源極隨耦器緩衝放大器，且可緩衝對應於收集於浮動擴散節點FD中之電荷的信號。

該選擇電晶體SX可回應於選擇控制信號SEL而執行用於選擇單位像素711a之切換操作以及位址操作。

浮動擴散節點FD可藉由該重設電晶體RX來重設。舉例而言，該重設電晶體RX可回應於重設控制信號RS而針對一種CDS操作以固定週期重設該浮動擴散節點FD。

儘管圖25A說明包含一光敏性裝置PD以及四個MOS電晶體TX、RX、DX以及SX之單位像素711a，但根據實例實施例之單位像素不限於此情形，且本發明概念(例如)可適用於包含光敏性裝置以及至少三個電晶體之任何電路。在圖25B至圖25D中說明單位像素之其他實例實施例。

圖25B之單位像素711b可為包含光敏性裝置PD、重設電晶體RX、驅動電晶體DX(或源極隨耦器電晶體)以及選擇電晶體SX的三-電晶體像素。

圖25C之單位像素711c可為包含光敏性裝置PD、轉移電晶體TX、重設電晶體RX、驅動電晶體DX(或源極隨耦器電晶體)、選擇電晶體SX以及另一電晶體GX的五-電晶體像素。

圖25D之單位像素711d可為包含光敏性裝置PD、轉移電晶體TX、重設電晶體RX、驅動電晶體DX(或源極隨耦器電晶體)、選擇電晶體SX以及兩個其他電晶體GX與PX的六-電晶體像素。

關於圖25A至圖25D中所說明的各種類型之單位像素711a、711b、711c以及711d，每一單位像素711a、711b、711c以及711d可具有獨立結構，或兩個或兩個以上單位像素可共用至少一元件。舉例而言，關於圖25A之單位像素711a，兩個或四個單位像素711a可共用浮動擴散節點FD、重設電晶體RX、驅動電晶體DX以及選擇電晶體SX，且所述兩個或四個單位像素711a可藉由時序控制而獨立地操作。

圖26為說明根據實例實施例之包含於影像感測器中之單位像素以及偏移消除電路的電路圖，且圖27為用於描述圖26中所說明的單位像素以及偏移消除電路之操作的時序圖。

儘管圖26說明單位像素711a具有四-電晶體結構之實例，但根據實例實施例之影像感測器可包含各種類型之單位像素，諸如圖25B中所說明的三-電晶體結構之單位像素711b、圖25C中所說明的五-電晶體結構之單位像素711c、圖25D中所說明的六-電晶體結構之單位像素711d等。

參看圖26以及圖27，當重設控制信號RS具有邏輯高位準時，重設電晶體RX可接通，且單位像素711a可輸出重設電壓。當輸出該重設電壓作為晶胞電壓VC時，切換信號SWS可在一預定時間週期期間具有邏輯高位準。若切換信號SWS具有邏輯高位準，則解耦電容器110可儲存對應於重設電壓與參考電壓VREF之間的電壓差的第一電壓V1，且偏移消除電路100a可輸出具有實質上與參考電壓VREF之電壓位準相同的電壓位準的輸出電壓VOUT。在一些實施例中，圖23之類比/數位轉換單元730或圖24之類比/數位轉換單元780可接收作為來自偏移消除電路100a之輸出電壓VOUT的參考電壓VREF，且可執行將參考電壓VREF轉換成第一數位輸出信號之參考轉換操作REFERENCE A/D。

若轉移控制信號TG具有邏輯高位準，則轉移電晶體TX可接通，且可將由光敏性裝置PD產生之光電荷轉移至浮動擴散節點FD。單位像素711a可基於浮動擴散節點FD之電壓而經由驅動電晶體DX、選擇電晶體SX以及行線COL輸出資料電壓。若輸出資料電壓作為晶胞電壓VC，則偏移消除電路100a可輸出對應於資料電壓與第一電壓V1之間的電壓差的第二電壓作為輸出電壓VOUT。圖23之類比/數位轉換單元730或圖24之類比/數位轉換單元780可接收作為來自偏移消除電路100a之輸出電壓VOUT的第二電壓，且可執行將第二電壓轉換成第二數位輸出信號之信號轉換操作SIGNAL A/D。

如上文所描述，包含單位像素711a以及偏移消除電路100a之影像感測器可藉由執行參考轉換操作REFERENCE A/D及/或信號轉換操作SIGNAL A/D而執行類比CDS或雙重CDS。

圖28為說明根據實例實施例之包含於影像感測器中之共用的單位像素以及偏移消除電路的電路圖，且圖29為用於描述圖28中所說明的共用的單位像素以及偏移消除電路之操作的時序圖。

參看圖28，影像感測器包含共用的單位像素712，其中重設電晶體RX、驅動電晶體DX以及選擇電晶體SX為兩個單位像素所共用。由於兩個單位像素共用電晶體RX、DX以及SX，故被光敏性裝置PD佔據之大小之比率可增加，且影像感測器之填充因子(fill factor)可增加。

參看圖28以及圖29，若一重設控制信號RS具有邏輯高位準，則重設電晶體RX可接通，且共用的單位像素712可經由行線COL而輸出第一重設電壓。此後，若切換信號SWS具有邏輯高位準，則偏移消除電路100a可輸出具有實質上與參考電壓VREF之電壓位準相同的電壓位準的輸出電壓VOUT。圖23之類比/數位轉換單元730或圖24之類比/數位轉換單元780可執行將參考電壓VREF轉換成第一數位輸出信號之第一參考轉換操作REFERENCE A/D。

若第一轉移控制信號TG1具有邏輯高位準，則第一轉移電晶體TX1可接通，且可將由第一光敏性裝置PD1產生之光電荷轉移至浮動擴散節點FD。共用的單位像素712可基於浮動擴散節點FD之電壓而經由驅動電晶體DX、選擇電晶體SX以及行線COL輸出第一資料電壓。偏移消除電路100a可輸出將第一感測電壓VSIG1加至參考電壓VREF所得的電壓作為輸出電壓VOUT。圖23之類比/數位轉換單元730或圖24之類比/數位轉換單元780可執行將第一感測電壓VSIG1加至參考電壓VREF所得的電壓轉換成第二數位輸出信號之第一信號轉換操作SIGNAL A/D。

若該重設控制信號RS再次具有邏輯高位準，則該重設電晶體RX可接通，且共用的單位像素712可經由行線COL而輸出第二重設電壓。此後，若切換信號SWS再次具有邏輯高位準，則偏移消除電路100a可輸出具有實質上與參考電壓VREF之電壓位準相同的電壓位準的輸出電壓VOUT。圖23之類比/數位轉換單元730或圖24之類比/數位轉換單元780可執行將參考電壓VREF轉換成第三數位輸出信號之第二參考轉換操作REFERENCE A/D。

若第二轉移控制信號TG2具有邏輯高位準，則第二轉移電晶體TX2可接通，且可將由第二光敏性裝置PD2產生之光電荷轉移至浮動擴散節點FD。共用的單位像素712可基於浮動擴散節點FD之電壓而經由驅動電晶體DX、選擇電晶體SX以及行線COL輸出第二資料電壓。偏移消除電路100a可輸出將第二感測電壓VSIG2加至參考電壓VREF所得的電壓以作為輸出電壓VOUT。圖23之類比/數位轉換單元730或圖24之類比/數位轉換單元780可執行將第二感測電壓VSIG2加至參考電壓VREF所得的電壓轉換成第四數位輸出信號之第二信號轉換操作SIGNAL A/D。

如上文所描述，儘管兩個或兩個以上的單位像素共用電晶體RX、DX以及SX，但所述兩個或兩個以上的單位像素可藉由時序控制而獨立地操作。

圖30為說明根據實例實施例之包含於影像感測器中之共用的單位像素以及偏移消除電路的電路圖。

參看圖30，影像感測器可包含共用的單位像素714，其中四個單位像素共用重設電晶體RX、驅動電晶體DX以及選擇電晶體SX。因為四個單位像素共用電晶體RX、DX以及SX，故被光敏性裝置PD佔據之大小之比率可增加，且影像感測器之填充因子可增加。儘管四個單位像素共用電晶體RX、DX以及SX，但所述四個單位像素可藉由時序控制而獨立地操作。

儘管圖28以及圖30分別說明兩個單位像素以及四個單位像素共用電晶體RX、DX以及SX的實例，但在一些實施例中，三個單位像素或五個或五個以上的單位像素可共用至少一電晶體。

圖31為說明根據實例實施例之影像感測器的方塊圖。

圖31說明影像感測器700b之一部分。參看圖31，像素陣列710a可包含多個以包含多個列以及多個行之矩陣形式配置的單位像素。像素陣列710a可進一步包含至少兩個偏移消除電路陣列720_1以及720_2，每一偏移消除電路陣列包含分別耦接至所述多個行之多個偏移消除電路。舉例而言，在像素陣列710a包含M*L個單位像素(其中M以及L中之每一者為大於1之整數)之狀況下，像素陣列710a可包含L個第一行線COL_11、COL12以及COL_1L以及L個第二行線COL_21、COL_22以及COL_2L，第一偏移消除電路陣列720_1可包含分別耦接至第一行線COL_11、COL12以及COL_1L之L個偏移消除電路，且第二偏移消除電路陣列720_2可包含分別耦接至第二行線COL_21、COL22以及COL_2L之L個偏移消除電路。

像素陣列710a之單位像素可耦接至第一行線COL_11、COL12以及COL_1L以及第二行線COL_21、COL22以及COL_2L，且可實質上同時讀取所述單位像素中之兩列。舉例而言，可經由第一行線COL_11、COL12以及COL_1L來讀取所述單位像素中之第一列之晶胞電壓，且可經由第二行線COL_21、COL22以及COL_2L來讀取所述單位像素中之第二列之晶胞電壓。第一偏移消除電路陣列720_1可消除所述單位像素中之第一列之晶胞電壓的偏移，且第二偏移消除電路陣列720_2可消除所述單位像素中之第二列之晶胞電壓的偏移。可藉由第一類比/數位轉換器陣列或第一類比/數位轉換器將所述單位像素中之第一列之晶胞電壓轉換成第一數位輸出信號，且可藉由第二類比/數位轉換器陣列或第二類比/數位轉換器將所述單位像素中之第二列之晶胞電壓轉換成第二數位輸出信號。

儘管圖31說明單位像素中之奇數編號之列耦接至第一行線COL_11、COL12以及COL_1L且單位像素中之偶數編號之列耦接至第二行線COL_21、COL22以及COL_2L的實例，但所述單位像素與所述行線可以各種方式來耦接。

圖32為說明根據實例實施例的包含於圖31之影像感測器中之單位像素以及偏移消除電路的電路圖。

參看圖32，第一單位像素711_1可經由第一行線COL_1而耦接至第一偏移消除電路100_1，且第二單位像素711_2可經由第二行線COL_2而耦接至第二偏移消除電路100_2。第一單位像素711_1以及第二單位像素711_2可實質上同時接收控制信號(諸如，重設控制信號RS、轉移控制信號TG以及選擇控制信號SEL)，且可實質上同時執行讀出操作。

圖33為說明根據實例實施例的包含於圖31之影像感測器中之共用的單位像素以及偏移消除電路的電路圖。

參看圖33，第一共用的單位像素712_1可經由第一行線COL_1而耦接至第一偏移消除電路100_1，且第二共用的單位像素712_2可經由第二行線COL_2而耦接至第二偏移消除電路100_2。包含第一光敏性裝置PD1以及第一轉移電晶體TX1之第一單位像素與包含第三光敏性裝置PD3以及第三轉移電晶體TX3之第三單位像素可藉由共用第一重設電晶體RX1、第一驅動電晶體DX1以及第一選擇電晶體SX1而形成第一共用的單位像素712_1。包含第二光敏性裝置PD2以及第二轉移電晶體TX2之第二單位像素與包含第四光敏性裝置PD4以及第四轉移電晶體TX4之第四單位像素可藉由共用第二重設電晶體RX2、第二驅動電晶體DX2以及第二選擇電晶體SX2而形成第二共用的單位像素712_2。第一共用的單位像素712_1以及第二共用的單位像素712_2可實質上同時接收控制信號(諸如，第一轉移控制信號TG1、第二轉移控制信號TG2、重設控制信號RS以及選擇控制信號SEL)，且可實質上同時執行讀出操作。

圖34為說明根據實例實施例之包含影像感測器之數位相機的方塊圖。

參看圖34，數位相機800包含透鏡810、影像感測器820、馬達單元830以及引擎單元840。影像感測器820可為圖23之影像感測器700、圖24之影像感測器700a或圖31之影像感測器700b。

透鏡810可將入射光聚焦於影像感測器820之光接收區域上。影像感測器820可基於入射光而產生貝爾圖案之RGB資料。RGB資料可為藉由偏移消除電路或取樣電路而消除了偏移的資料。影像感測器820可回應於時脈信號CLK而將RGB資料提供至引擎單元840。在一些實施例中，影像感測器820可使用行動工業處理器介面(mobile industry processor interface，MIPI)及/或相機串列介面(camera serial interface，CSI)來與引擎單元840形成介面。馬達單元830可回應於自引擎單元840接收之控制信號CTRL而控制透鏡810之聚焦或可執行按下快門(shuttering)。引擎單元840可控制影像感測器820以及馬達單元830。引擎單元840可基於RGB資料而產生YUV資料(包含照度分量、照度分量與藍色分量之間的差，以及照度分量與紅色分量之間的差)，或可產生經壓縮資料，諸如聯合攝影專家群(joint photography experts group，JPEG)資料。引擎單元840可耦接至主機/應用程式(application)850，且可基於主控時脈信號MCLK而將YUV資料或經壓縮資料提供至主機/應用程式850。在一些實施例中，引擎單元840可使用串列周邊介面(serial peripheral interface，SPI)及/或積體電路間(inter integrated circuit，I2C)介面而與主機/應用程式850形成介面。

圖35為說明根據實例實施例之包含影像感測器之計算系統的方塊圖。

參看圖35，計算系統1000包含處理器1010、記憶體裝置1020、儲存裝置1030、輸入/輸出裝置1040、電源供應器1050以及影像感測器1060。影像感測器1060可為圖23之影像感測器700、圖24之影像感測器700a或圖31之影像感測器700b。儘管在圖35中未說明，但計算系統1000可進一步包含用於與電子裝置(諸如，視訊卡、聲卡、記憶卡、USB裝置等)通信之埠(port)。

處理器1010可執行特定計算或任務。舉例而言，處理器1010可為微處理器、中央處理單元(central processing unit，CPU)、數位信號處理器，或其類似者。處理器1010可經由位址匯流排、控制匯流排及/或資料匯流排而與記憶體裝置1020、儲存裝置1030以及輸入/輸出裝置1040通信。處理器1010可耦接至擴充匯流排，諸如周邊組件互連(peripheral component interconnect，PCI)匯流排。記憶體裝置1020可儲存用於操作計算系統之資料。舉例而言，記憶體裝置1020可藉由以下各者來實施：動態隨機存取記憶體(dynamic random access memory，DRAM)、行動DRAM、靜態隨機存取記憶體(static random access memory，SRAM)、相變隨機存取記憶體(phase change random access memory，PRAM)、電阻隨機存取記憶體(resistance random access memory，RRAM)、奈米浮動閘極記憶體(nano floating gate memory，NFGM)、聚合物隨機存取記憶體(polymer random access memory，PoRAM)、磁性隨機存取記憶體(magnetic random access memory，MRAM)、鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)等。儲存裝置1030可包含固態磁碟機、硬碟機、CD-ROM等。輸入/輸出裝置1040可包含輸入裝置(諸如，鍵盤、滑鼠、小鍵盤等)，以及輸出裝置(諸如，印表機、顯示裝置等)。電源供應器1050可向計算裝置1000供應電力。

影像感測器1060可經由匯流排或其他通信鏈路(links)而耦接至處理器1010。如上文所描述，影像感測器1060可使用偏移消除電路或取樣電路來產生準確的影像資料。影像感測器1060以及處理器1010可整合於一晶片上，或可實施為單獨晶片。計算系統1000可為包含影像感測器1060之任何計算系統。舉例而言，計算系統1000可包含數位相機、行動電話、智慧型電話、個人數位助理(personal digital assistant，PDA)、攜帶型多媒體播放器(portable multimedia player，PMP)等。

圖36為說明用於圖35之計算系統中的介面之實例的方塊圖。

參看圖36，計算系統1100可使用或支援MIPI介面，且可包含應用程式處理器1110、影像感測器1140以及顯示裝置1150。應用程式處理器1110之CSI主機1112可使用相機串列介面(camera serial interface，CSI)來執行與影像感測器1140之CSI裝置1141的串列通信。在一些實施例中，CSI主機1112可包含解串器(deserializer)DES，且CSI裝置1141可包含串列器(serializer)SER。應用程式處理器1110之DSI主機1111可使用顯示器串列介面(display serial interface，DSI)來執行與顯示裝置1150之DSI裝置1151的串列通信。在一些實施例中，DSI主機1111可包含串列器SER，且DSI裝置1151可包含解串器DES。

計算系統1100可進一步包含射頻(radio frequency，RF)晶片1160。應用程式處理器1110之PHY 1113可藉由RF晶片1160之PHY 1161使用MIPI DigRF來執行資料轉移。應用程式處理器1110之PHY 1113可包含用於控制藉由RF晶片1160之PHY 1161的資料轉移的DigRF主控器1114。計算系統1100可進一步包含全球定位系統(global positioning system，GPS)1120、儲存裝置1170、麥克風1180、DRAM 1185以及揚聲器1190。計算系統1100可使用超寬頻(ultra wideband，UWB)通信1210、無線區域網路(wireless local area network，WLAN)通信1220、微波存取全球互通(worldwide interoperability for microwave access，WIMAX)通信1230等來與外部裝置通信。本發明概念可不限於圖35以及圖36中所說明的計算系統1000以及1100之組態或介面。

上述為實例實施例之說明且不應將其解釋為實例實施例之限制。儘管已描述少數實例實施例，但熟習此項技術者將容易瞭解，在並不顯著偏離本發明概念之新穎教示以及優點的情況下，在實例實施例中，許多修改是可能的。因此，所有此等修改意欲包含於如在申請專利範圍中所定義的本發明概念之範疇內。因此，應理解，上述為各種實例實施例之說明且不應將其解釋為限於所揭露之特定實例實施例，且對所揭露之實例實施例以及其他實例實施例之修改意欲包含於附加的申請專利範圍之範疇內。

100．．．偏移消除電路

100a．．．偏移消除電路

100b．．．偏移消除電路

100c．．．偏移消除電路

100_1．．．第一偏移消除電路

100_2．．．第二偏移消除電路

101．．．偏移消除電路

102．．．偏移消除電路

103．．．偏移消除電路

110．．．解耦電容器

120．．．緩衝器

120a．．．緩衝器

120b．．．緩衝器

121a．．．電晶體

121b．．．放大器

122a．．．電流源

130．．．回饋電路

130a．．．回饋電路

130a’．．．回饋電路

130b．．．回饋電路

131．．．第一開關

132．．．放大器

133．．．第二開關

134．．．第三開關

135．．．第四開關

136．．．放大器偏移電容器

137．．．開關

200．．．單位晶胞

201．．．單位晶胞

202．．．單位晶胞

203．．．單位晶胞

300．．．晶胞陣列

310．．．偏移

321．．．自第一單位晶胞輸出之資料電壓的範圍

322．．．自第二單位晶胞輸出之資料電壓的範圍

330．．．感測器裝置之取樣範圍

500．．．類比/數位轉換器(ADC)

500a．．．類比/數位轉換器

500b．．．類比/數位轉換器

510a．．．比較器

510b．．．積分器/放大器

511b．．．積分器/第一電容器

512b．．．積分器/重設開關

520b．．．積分器/切換式電容器

521b．．．第二電容器

522b．．．第一開關

523b．．．第二開關

524b．．．第三開關

525b．．．第四開關

530a．．．計數器

530b．．．量化器

540b．．．數位/類比轉換器

541．．．斜坡電壓

542．．．第一斜坡電壓

543．．．第二斜坡電壓

550b．．．數位濾波器

600．．．取樣電路

600a．．．取樣電路

600b．．．取樣電路

600c．．．取樣電路

600d．．．取樣電路

600e．．．取樣電路

600f．．．取樣電路

700．．．影像感測器

700a．．．影像感測器

700b．．．影像感測器

710．．．像素陣列

710a．．．像素陣列

711a．．．單位像素

711b．．．單位像素

711c．．．單位像素

711d．．．單位像素

711_1．．．第一單位像素

711_2．．．第二單位像素

712．．．共用的單位像素

712_1．．．第一共用的單位像素

712_2．．．第二共用的單位像素

714．．．共用的單位像素

720．．．偏移消除單元

720_1．．．偏移消除電路陣列

720_2．．．偏移消除電路陣列

730．．．類比/數位轉換單元

740．．．行掃描電路

750．．．列掃描電路

760．．．時序控制電路

770．．．類比多工器

780．．．類比/數位轉換單元

800．．．數位相機

810．．．透鏡

820．．．影像感測器

830．．．馬達單元

840．．．引擎單元

850．．．主機/應用程式

1000．．．計算系統

1010．．．處理器

1020．．．記憶體裝置

1030．．．儲存裝置

1040．．．輸入/輸出裝置

1050．．．電源供應器

1060．．．影像感測器

1100．．．計算系統

1110．．．應用程式處理器

1111．．．DSI主機

1112．．．CSI主機

1113．．．PHY

1114．．．DigRF主控器

1120．．．全球定位系統(GPS)

1140．．．影像感測器

1141．．．CSI裝置

1150．．．顯示裝置

1151．．．DSI裝置

1160．．．射頻(RF)晶片

1161．．．PHY

1162．．．DigRF受控器

1170．．．儲存裝置

1180．．．麥克風

1185．．．DRAM

1190．．．揚聲器

1210．．．超寬頻(UWB)通信

1220．．．無線區域網路(WLAN)通信

1230．．．微波存取全球互通(WIMAX)通信

ADC_1．．．類比/數位轉換器

ADC_2．．．類比/數位轉換器

ADC_N．．．類比/數位轉換器

CLK．．．時脈信號

COL．．．行線

COL_1．．．第一行線

COL_11．．．第一行線

COL_12．．．第一行線

COL_1L．．．第一行線

COL_2．．．第二行線

COL_21．．．第二行線

COL_22．．．第二行線

COL_2L．．．第二行線

CTRL．．．控制信號

DES．．．解串器

DX．．．驅動電晶體

E1．．．第一電極

E2．．．第二電極

E3．．．第三電極

E4．．．第四電極

FD．．．浮動擴散節點

GX．．．電晶體

MCLK．．．主控時脈信號

PD．．．光敏性裝置

PD1．．．第一光敏性裝置

PD2．．．第二光敏性裝置

PHI1．．．第一相位切換信號

PHI2．．．第二相位切換信號

PX．．．電晶體

RS．．．重設控制信號

RST．．．重設信號

RX．．．重設電晶體

SDIGOUT．．．數位輸出信號

SEL．．．選擇控制信號

SER．．．串列器

SWS．．．切換信號

SWS1．．．第一切換信號

SWS2．．．第二切換信號

SX．．．選擇電晶體

T1．．．時間點

T2．．．時間點

T3．．．時間點

T4．．．時間

TG．．．轉移控制信號

TG1．．．第一轉移控制信號

TG2．．．第二轉移控制信號

TX．．．轉移電晶體

TX1．．．第一轉移電晶體

TX2．．．第二轉移電晶體

V1．．．第一電壓

VC．．．晶胞電壓

VC_1．．．晶胞電壓

VC_2．．．晶胞電壓

VC_N．．．晶胞電壓

VC_MAX．．．最大晶胞電壓

VC_MIN．．．最小晶胞電壓

VDATA．．．資料電壓

VDD．．．第一電源供應電壓

VOFFSET．．．偏移電壓

VOUT．．．輸出電壓

VOUT_1．．．輸出電壓

VOUT_2．．．輸出電壓

VOUT_N．．．輸出電壓

VRAMP．．．斜坡電壓

VREF．．．參考電壓

VRESET．．．重設電壓

VSIG．．．感測電壓

VSIG1．．．第一感測電壓

VSIG2．．．第二感測電壓

圖1為說明根據實例實施例之偏移消除電路的方塊圖。

圖2為說明圖1之偏移消除電路耦接至晶胞陣列的實例的圖。

圖3為說明圖2之晶胞陣列之輸出範圍以及取樣範圍的圖。