JP2013531398A5 - - Google Patents

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Claims (19)

  1. バイアス回路であって、
    信号電流を受け取るために入力信号の第1の部分を受け取る第1の静電容量を有する第1のキャパシタと、
    一対のカスコード接続トランジスタであって、前記第1のキャパシタが前記カスコード接続トランジスタ間のノードに結合され、前記カスコード接続トランジスタ対の第1のカスコード接続トランジスタが第1のバイアス電圧を受け取り、前記カスコード接続トランジスタ対の第2のカスコード接続トランジスタが第2のバイアス電圧を受け取る、前記カスコード接続トランジスタ対と、
    を有する前記バイアス回路、
    第2の静電容量を有するスイッチド・キャパシタ回路、及び
    前記バイアス回路及び前記スイッチド・キャパシタ回路に結合されるソースフォロワバッファであって、前記ソースフォロワバッファが、前記第2のバイアス電圧を受け取り、前記入力信号の第2の部分を受け取り、前記ソースフォロワバッファが第3の静電容量を有する第2のキャパシタを含み、第1の静電容量組み合わされた前記第2及び第3の静電容量の比が少なくとも1であり、前記ソースフォロワバッファが前記信号電流をミラーする、前記ソースフォロワバッファ、
    を含む、装置。
  2. 請求項1に記載の装置であって、
    前記ソースフォロワバッファが、各々が前記バイアス回路に結合され、各々が前記入力信号の前記第2の部分を受け取る、複数のソースフォロワバッファを更に含む、装置。
  3. 請求項1に記載の装置であって、
    前記第1のカスコード接続トランジスタが、そのゲートで前記第1のバイアス電圧を受け取る第1のNMOSトランジスタを更に含み、前記第2のカスコード接続トランジスタが、そのドレインで前記第1のNMOSトランジスタのソースに及びそのゲートで前記第1のNMOSトランジスタのドレインに結合される第2のNMOSトランジスタであり、前記第1のキャパシタが前記第2のNMOSトランジスタのドレインに結合される、装置。
  4. 請求項3に記載の装置であって、
    前記バイアス回路が、前記第1のNMOSトランジスタのドレインに結合される電流源を更に含む、装置。
  5. 請求項4に記載の装置であって、
    前記ソースフォロワバッファが、
    そのゲートで前記入力信号の前記第2の部分を受け取り、そのソースで前記第2のキャパシタに結合される第3のNMOSトランジスタ、及び
    そのゲートで前記第2のNMOSトランジスタのゲートに結合され、そのドレインで前記第3のNMOSトランジスタのソースに結合される第4のNMOSトランジスタ、
    を更に含む、装置。
  6. 請求項5に記載の装置であって、
    前記第3のNMOSトランジスタの本体が前記第2のキャパシタに結合される、装置。
  7. 請求項6に記載の装置であって、
    前記比が10:1である、装置。
  8. 請求項1に記載の装置であって、
    前記スイッチド・キャパシタ回路がサンプルアンドホールド(S/H)回路である、装置。
  9. バイアス回路であって、
    信号電流を受け取るために入力信号の第1の部分を受け取る第1の静電容量を有する第1のキャパシタと、
    一対のカスコード接続トランジスタであって、前記第1のキャパシタが、前記カスコード接続トランジスタ間のノードに結合され、前記カスコード接続トランジスタ対の第1のカスコード接続トランジスタが第1のバイアス電圧を受け取り、前記カスコード接続トランジスタ対の第2のカスコード接続トランジスタが第2のバイアス電圧を受け取る、前記カスコード接続トランジスタ対と、
    を有する、前記バイアス回路、
    前記第2のバイアス電圧を受け取るために前記バイアス回路に結合され、前記入力信号の第2の部分を受け取るソースフォロワバッファであって、第2の静電容量を有する第2のキャパシタを含み、前記信号電流をミラーする、前記ソースフォロワバッファ、
    第3の静電容量を有する前記ソースフォロワバッファに結合されるS/H回路であって、第1の静電容量組み合わされた前記第2及び第3の静電容量の比が少なくとも1である、前記S/H回路、
    前記S/H回路に結合されるアナログ・デジタル・コンバータ(ADC)パイプライン、及び
    前記S/H回路及び前記ADCパイプラインに結合されるクロック回路、
    を含む、装置。
  10. 請求項9に記載の装置であって、
    前記ソースフォロワバッファが、各々が前記バイアス回路に結合され、各々が前記入力信号の前記第2の部分を受け取る複数のソースフォロワバッファを更に含み、前記S/H回路が、各々が前記ソースフォロワバッファの少なくとも1つに結合される複数のS/H回路を更に含み、前記ADCパイプラインが、各々が前記S/H回路の少なくとも1つに結合される複数のADCパイプラインを更に含む、装置。
  11. 請求項10に記載の装置であって、
    前記装置が、各ADCパイプラインに結合されるマルチプレクサを更に含む、装置。
  12. 請求項9に記載の装置であって、
    前記第1のカスコード接続トランジスタが、そのゲートで前記第1のバイアス電圧を受け取る第1のNMOSトランジスタを更に含み、前記第2のカスコード接続トランジスタが、そのドレインで前記第1のNMOSトランジスタのソースに及びそのゲートで前記第1のNMOSトランジスタのドレインに結合される第2のNMOSトランジスタであり、前記第1のキャパシタが前記第2のNMOSトランジスタのドレインに結合される、装置。
  13. 請求項12に記載の装置であって、
    前記バイアス回路が、前記第1のNMOSトランジスタのドレインに結合される電流源を更に含む、装置。
  14. 請求項13に記載の装置であって、
    前記ソースフォロワバッファが、
    そのゲートで前記入力信号の前記第2の部分を受け取り、そのソースで前記第2のキャパシタに結合される第3のNMOSトランジスタ、及び
    そのゲートで前記第2のNMOSトランジスタのゲートに結合され、そのドレインで前記第3のNMOSトランジスタのソースに結合される第4のNMOSトランジスタ、
    を更に含む、装置。
  15. 請求項14に記載の装置であって、
    前記第3のNMOSトランジスタのボディが前記第2のキャパシタに結合される、装置。
  16. 請求項15に記載の装置であって、
    前記比が10:1である、装置。
  17. バイアス回路であって、
    電流源と、
    そのドレインで前記電流源に結合され、そのゲートでバイアス電圧を受け取る第1のNMOSトランジスタと、
    そのドレインで前記第1のNMOSトランジスタのソースに結合され、そのゲートで前記第1のNMOSトランジスタのドレインに結合される第2のNMOSトランジスタと、
    信号電流を受け取るために入力信号の第1の部分を受け取り、前記第2のNMOSトランジスタのドレインに結合される第1の静電容量を有する第1のキャパシタと、
    を有する前記バイアス回路、
    複数のソースフォロワバッファであって、各ソースフォロワバッファが、
    そのゲートで前記入力信号の第2の部分を受け取る第3のNMOSトランジスタと、
    そのドレインで前記第3のNMOSトランジスタのソースに結合され、そのゲートで前記第2のNMOSトランジスタのゲートに結合される第4のNMOSトランジスタと、
    前記第3のNMOSキャパシタのソースに結合される第2の静電容量を有する第2のキャパシタと、
    を含む、前記複数のソースフォロワバッファ、
    複数のS/H回路であって、各S/H回路が、その第3のNMOSトランジスタのソースで前記ソースフォロワバッファの少なくとも1つに結合され、各S/H回路が第3の静電容量を有し、各S/H回路及びその対応するソースフォロワバッファの、第1の静電容量組み合わされた前記第2及び第3の静電容量の比が少なくとも1であり、前記ソースフォロワバッファが前記信号電流をミラーする、前記複数のS/H回路、
    各ADCパイプラインが前記S/H回路の少なくとも1つに結合される、複数のADCパイプライン、
    各ADCパイプラインに結合されるマルチプレクサ、及び
    各S/H回路及び各ADCパイプラインに結合されるクロック回路、
    を含む、装置。
  18. 請求項17に記さの装置であって、
    前記第3のNMOSトランジスタのボディが前記第2のキャパシタに結合される、装置。
  19. 請求項18に記載の装置であって、
    前記比が各々10:1である、装置。
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