JP4821333B2 - パイプラインa/d変換器 - Google Patents
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Description
図1に本実施形態のパイプラインA/D変換器の全体構成を示す。このパイプラインA/D変換器は、縦続接続された複数段の第1〜第Nのパイプラインステージ100-1、100-2、100-3、100-4・・・100-Nを含む。また第1〜第Nのパイプラインステージ100-1〜100-Nからの出力デジタル信号DQ1〜DQNが入力され、最終的なデジタル信号DQを出力するデジタル補正回路(誤差補正回路)110を含む。なお第1のパイプラインステージ100-1の前段にサンプル・ホールド回路(以下、S/H回路と略す)を設けてもよい。
図3にパイプラインステージの詳細な構成例を示す。図3に示すように、第1のパイプラインステージのサブD/A変換器14は、+VREF、AG、−VREFのノードとノードN12との間に設けられ、サブA/D変換器12からの出力デジタル信号によりオン・オフ制御されるスイッチ素子SW16、SW17、SW18を含む。
ここでVDACは、サブA/D変換器12において信号VINと+VREF/4、−VREF/4とを比較した結果よって選択された+VREF、AG(=0V)、−VREFのいずれかを示す。
ここでVDACは、サブA/D変換器22において、VQ1と+VREF/4、−VREF/4を比較した結果よって選択された+VREF、AG(=0V)、−VREFのいずれかを示す。
図7に本実施形態の第1の変形例を示す。図7では、リセット回路32が含むスイッチ素子SW32が、オペアンプ30の入力端子(N19)と出力端子(N20)の間に設けられており、それ以外は図3の構成と同様である。リセット信号RESがアクティブになり、スイッチ素子SW32がオンになると、オペアンプ30の入力端子と出力端子がショート状態になる。そしてスイッチ素子SW31により、オペアンプ30の入力端子はアナロググランドAGの電圧レベル(0V)に設定される。従ってオペアンプ30の入力端子及び出力端子は共にアナロググランドAGの電圧レベルに設定され、オペアンプ30はリセット状態になる。
12 サブA/D変換器、14 サブD/A変換器、16 S/H回路、18 減算器、
22 サブA/D変換器、24 サブD/A変換器、26 S/H回路、28 減算器、
30 オペアンプ、31、32 リセット回路、40 リミッタ、42、44、アンプ、
46 リミッタ、100-1〜100-N パイプラインステージ、
110 デジタル補正回路
Claims (7)
- 縦続接続された複数段の第1〜第Nのパイプラインステージと、
前記第1〜第Nのパイプラインステージの各パイプラインステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路とを含み、
前記第1〜第Nのパイプラインステージの各パイプラインステージは、
入力アナログ信号をA/D変換するサブA/D変換器と、
前記サブA/D変換器からの出力デジタル信号をD/A変換するサブD/A変換器を含み、
前記第1〜第Nのパイプラインステージの第M(1≦M<N)のパイプラインステージと第M+1のパイプラインステージとで、アナログ信号を増幅するオペアンプが共用され、
前記オペアンプの入力端子、出力端子に設けられ、前記オペアンプをリセット状態に設定する第1、第2のリセット回路を含み、
前記第1、第2のリセット回路は、
A/D変換の基準クロックの立ち上がり及び立ち下がりの両エッジに同期してアクティブになるリセット信号に基づいて、前記オペアンプをリセット状態に設定することを特徴とするパイプラインA/D変換器。 - 縦続接続された複数段の第1〜第Nのパイプラインステージと、
前記第1〜第Nのパイプラインステージの各パイプラインステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路とを含み、
前記第1〜第Nのパイプラインステージの各パイプラインステージは、
入力アナログ信号をA/D変換するサブA/D変換器と、
前記サブA/D変換器からの出力デジタル信号をD/A変換するサブD/A変換器と、
アクティブ期間がオーバラップしない第1、第2のクロックに基づいて、信号のサンプリングとホールドを行うサンプル・ホールド回路を含み、
前記第1〜第Nのパイプラインステージの第M(1≦M<N)のパイプラインステージと第M+1のパイプラインステージとで、アナログ信号を増幅するオペアンプが共用され、
前記オペアンプの入力端子、出力端子に設けられ、前記オペアンプをリセット状態に設定する第1、第2のリセット回路を含み、
前記第1、第2のリセット回路は、
前記第1、第2のクロックが共に非アクティブになる期間にアクティブになるリセット信号に基づいて、前記オペアンプをリセット状態に設定することを特徴とするパイプラインA/D変換器。 - 請求項1又は2において、
前記第1、第2のリセット回路は、前記オペアンプの入力端子、出力端子を所与の電圧に設定する回路であることを特徴とするパイプラインA/D変換器。 - 請求項1乃至3のいずれかにおいて、
前記オペアンプは全差動のオペアンプであり、
前記オペアンプの入力端子に設けられる前記第1のリセット回路は、差動入力端子を構成する第1の入力端子と第2の入力端子とをショート状態に設定し、
前記オペアンプの出力端子に設けられる前記第2のリセット回路は、差動出力端子を構成する第1の出力端子と第2の出力端子とをショート状態に設定することを特徴とするパイプラインA/D変換器。 - 請求項1乃至4のいずれかにおいて、
前記オペアンプは、
縦続接続された複数のアンプと、
前記複数のアンプの各アンプの出力端子に設けられ、前記オペアンプをリセット状態に設定する第3のリセット回路を含むことを特徴とするパイプラインA/D変換器。 - 請求項1乃至5のいずれかにおいて、
前記オペアンプの出力端子に設けられ、前記オペアンプの出力電圧の範囲を制限するリミッタを含むことを特徴とするパイプラインA/D変換器。 - 請求項1乃至6のいずれかにおいて、
前記第1〜第Nのパイプラインステージの前記第Mのパイプラインステージは、
入力アナログ信号をA/D変換する第MのサブA/D変換器と、
前記第MのサブA/D変換器からの出力デジタル信号をD/A変換する第MのサブD/A変換器と、
信号のサンプリングとホールドを行うと共に減算処理を行う第Mのサンプル・ホールド回路と、
前記第Mのサンプル・ホールド回路の出力端子と前記オペアンプの入力端子との間に設けられる第Mのスイッチ素子を含み、
前記第1〜第Nのパイプラインステージの前記第M+1のパイプラインステージは、
前記オペアンプからの出力アナログ信号をA/D変換する第M+1のサブA/D変換器と、
前記第M+1のサブA/D変換器からの出力デジタル信号をD/A変換する第M+1のサブD/A変換器と、
信号のサンプリングとホールドを行うと共に減算処理を行う第M+1のサンプル・ホールド回路と、
前記第M+1のサンプル・ホールド回路の出力端子と前記オペアンプの入力端子との間に設けられる第M+1のスイッチ素子を含むことを特徴とするパイプラインA/D変換器。
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