CN219351709U - 比较器电路、快闪电路结构、流水线单元电路、流水线型adc和电子设备 - Google Patents

Abstract

本申请涉及比较器技术领域，公开一种比较器电路，包括放大电路通过开关电路连接转换电路；放大电路用于接收输入信号，并对输入信号进行放大；开关电路用于受控于第二时钟信号开启或关闭，使得放大电路与转换电路在比较周期形成通路，在采样周期断开通路；转换电路用于接收放大后的输入信号，并根据放大后的输入信号转换数字信号；锁存器电路用于接收数字信号，并根据第一时钟信号锁存数字信号。这样，能够使得比较器电路在一个系统时钟周期能够完成两次比较，从而降低流水线型模数转换器中的比较器电路的数量，进而降低流水线型模数转换器的功耗。本申请还公开一种快闪电路结构、流水线单元电路、流水线型ADC和电子设备。

Description

比较器电路、快闪电路结构、流水线单元电路、流水线型ADC和 电子设备

技术领域

本申请涉及比较器技术领域，例如涉及一种比较器电路、快闪电路结构、流水线单元电路、流水线型ADC和电子设备。

背景技术

模数转换器（ADC）作为模拟信号和数字信号之间的桥梁，是电子技术发展过程中不可或缺的组成部分，在不同的环境下需使用不同结构类型的ADC，以使功耗、速率、分辨率、芯片面积等实现最优化。常见的ADC类型包括快闪式（Flash）、流水线型（Pipeline）、逐次逼近型（SAR）和过采样型（Σ-Δ）。其中，流水线型模数转换器由于其能在较低的功耗和较小的面积下实现较高的速度、较高分辨精度而被广泛应用。相关技术中，多级流水线型模数转换器中，每一级流水线单元电路都采用半个时钟周期采样，半个时钟周期进行信号保持和量化的工作方式。使得快闪式ADC和运算放大器只在半个时钟周期真正处于有效工作时间。因此，随着流水线级数上升，导致流水线型模数转换器的功耗较高。

实用新型内容

为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。概括不是泛泛评述，也不是要确定关键／重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。

本公开实施例提供一种比较器电路、快闪电路结构、流水线单元电路、流水线型ADC和电子设备，以能够降低流水线型模数转换器的功耗。

在一些实施例中，比较器电路，包括：放大电路，通过开关电路连接转换电路；所述放大电路用于接收输入信号，并对输入信号进行放大；开关电路，用于受控于第二时钟信号开启或关闭，使得放大电路与转换电路在比较周期形成通路，在采样周期断开通路；转换电路，连接锁存器电路；所述转换电路用于接收放大后的输入信号，并根据放大后的输入信号转换数字信号；锁存器电路，用于接收数字信号，并根据第一时钟信号锁存数字信号。

在一些实施例中，所述放大电路包括：第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管和第七MOS管、第一电容和第二电容；第一开关的一端接收第一输入信号，第一开关的另一端连接第一电容的一端和第二开关的一端；第二开关的另一端用于接收第一设定电压；第一电容的另一端连接第三开关的一端和第三MOS管的栅极；第三开关的另一端连接第三MOS管的漏极、第一电压输出端、第一MOS管的漏极、第一MOS管的栅极、第二MOS管的漏极和第四MOS管的栅极；第一电压输出端通过开关电路连接转换电路；第一MOS管的源极、第二MOS管的源极、第四MOS管的源极和第五MOS管的源极连接第一电源端口；第二电压输出端连接第四MOS管的漏极、第五MOS管的漏极、第五MOS管的栅极、第二MOS管的栅极、第六MOS管的漏极和第四开关的一端；第二电压输出端通过开关电路连接转换电路；第四开关的另一端连接第六MOS管的栅极和第二电容的一端；第二电容的另一端连接第五开关的一端和第六开关的一端；第五开关的另一端接收第二输入信号；第六开关的另一端接收第二设定电压；第六MOS管的源极和第三MOS管的源极连接第七MOS管的漏极；第七MOS管的栅极接收第三设定电压；第七MOS管的源极接地。

在一些实施例中，所述开关电路包括：第七开关和第八开关；第七开关的一端连接放大电路，另一端连接转换电路；第八开关的一端连接放大电路，另一端连接转换电路；第七开关和第八开关均受控于预设的第二时钟信号开启或关闭。

在一些实施例中，所述转换电路包括：第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管；第八MOS管的源极、第九MOS管的源极、第十MOS管的源极、第十一MOS管的源极、第十二MOS管的源极和第十三MOS管的源极连接第二电源端口；第八MOS管的栅极连接第九MOS管的栅极，并接收第一时钟信号；第八MOS管的漏极连接第十四MOS管的源极和第十六MOS管的漏极；第三输出端口连接第九MOS管的漏极、第十MOS管的漏极、第十一MOS管的栅极、第十四MOS管的漏极、第十五MOS管的栅极和锁存器电路；第四输出端口连接第十MOS管的栅极、第十一MOS管的漏极、第十二MOS管的漏极、第十四MOS管的栅极、第十五MOS管的漏极和锁存器电路；第十三MOS管的栅极连接第十二MOS管的栅极，并接收第一时钟信号；第十三MOS管的漏极连接第十五MOS管的源极和第十七MOS管的漏极；第十六MOS管的栅极通过开关电路连接放大电路；第十七MOS管的栅极通过开关电路连接放大电路；第十六MOS管的源极连接第十七MOS管的源极和第十八MOS管的漏极；第十八MOS管的栅极接收第一时钟信号，第十八MOS管的源极接地。

在一些实施例中，所述锁存器电路包括：第一与非门和第二与非门；第一与非门的第一输入端口连接转换电路；第一与非门的第二输入端口连接第二与非门的输出端口；第一与非门的输出端口连接第二与非门的第一输入端口；第二与非门的第二输入端口连接转换电路。

在一些实施例中，第二时钟信号是第一时钟信号的反相信号。

在一些实施例中，快闪电路结构包括上述的比较器电路。

在一些实施例中，流水线单元电路包括：运算放大器、采样单元电路、数模转换器和上述的快闪电路结构；采样单元电路连接快闪电路结构和运算放大器的输入端；快闪电路结构连接数模转换器；数模转换器连接运算放大器的输入端；运算放大器的输出端连接采样单元电路。

在一些实施例中，流水线型ADC，包括：信号采样保持电路和多个上述的流水线单元电路；信号采样保持电路连接流水线单元电路；各流水线单元电路之间依次连接。

在一些实施例中，所述电子设备包括上述的流水线型ADC。

本公开实施例提供的比较器电路、快闪电路结构、流水线单元电路、流水线型ADC和电子设备，可以实现以下技术效果：通过放大电路通过开关电路连接转换电路；放大电路用于接收输入信号，并对输入信号进行放大。开关电路用于受控于第二时钟信号开启或关闭，使得放大电路与转换电路在比较周期形成通路，在采样周期断开通路。转换电路连接锁存器电路；转换电路用于接收放大后的输入信号，并根据放大后的输入信号转换数字信号。锁存器电路用于接收数字信号，并根据第一时钟信号锁存数字信号。这样，通过开关电路，使得放大电路与转换电路在比较周期形成通路，在采样周期断开通路。能够使得比较器电路在一个系统时钟周期能够完成两次比较，从而降低流水线型模数转换器中的比较器电路的数量，进而降低流水线型模数转换器的功耗。同时缩小流水线型模数转换器的电路体积。

以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。

附图说明

一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：

图1是本公开实施例提供的一个现有的流水线模数转换器的结构图；

图2是本公开实施例提供的一个比较器电路的结构示意图；

图3是本公开实施例提供的一个放大电路的结构示意图；

图4是本公开实施例提供的一个开关电路和转换电路的结构示意图；

图5是本公开实施例提供的一个锁存器电路的结构示意图；

图6是本公开实施例提供的一个时钟信号时序图；

图7是本公开实施例提供的一个快闪电路结构的结构示意图；

图8是本公开实施例提供的一个流水线型ADC的结构示意图。

附图标记：

1：信号采样保持电路；2：余量增益放大电路；3：快闪式ADC；4：数字校正电路；5：采样单元电路；6：子模数转换器；7：数模转换器；8：运算放大器；9：放大电路；10：开关电路；11：转换电路；12：锁存器电路；13：第一开关；14：第二开关；15：第三开关；16：第四开关；17：第五开关；18：第六开关；19：第一MOS管；20：第二MOS管；21：第三MOS管；22：第四MOS管；23：第五MOS管；24：第六MOS管；25：第七MOS管；26：第一电容；27：第二电容；28：第七开关；29：第八开关；30：第八MOS管；31：第九MOS管；32：第十MOS管；33：第十一MOS管；34：第十二MOS管；35：第十三MOS管；36：第十四MOS管；37：第十五MOS管；38：第十六MOS管；39：第十七MOS管；40：第十八MOS管；41：第一与非门；42：第二与非门；43：比较器电路；44：电阻；45：快闪电路结构；46：流水线单元电路。

具体实施方式

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。

本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。

本公开实施例中，术语“上”、“下”、“内”、“中”、“外”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本公开实施例及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本公开实施例中的具体含义。

另外，术语“设置”、“连接”、“固定”应做广义理解。例如，“连接”可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本公开实施例中的具体含义。

除非另有说明，术语“多个”表示两个或两个以上。

本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。

术语“和/或”是一种描述对象的关联关系，表示可以存在三种关系。例如，A和/或B，表示：A或B，或，A和B这三种关系。

需要说明的是，在不冲突的情况下，本公开实施例中的实施例及实施例中的特征可以相互组合。

在一些实施例中，流水线ADC（Pipeline ADC），就是利用流水线信号处理的思路发展起来的，流水线是快速大量处理某项任务的一种方法，当采用流水线的概念流程完成一项任务时，该任务被分成若干个步骤，每一步骤需要大约相等的时间来执行，每一步需要一个执行器来完成。这若干个步骤组成一个队列，对于每一个要生产的产品或者要处理的采样数据，这些步骤都要按顺序来执行。

结合图1所示，图1为现有的流水线模数转换器的结构图。现有的流水线模数转换器由信号采样保持电路1、多级相同的余量增益放大电路2、快闪式ADC3和数字校正电路4构成。其中，每一级的余量增益放大电路由采样单元电路5、子模数转换器6、数模转换器7和运算放大器8构成。其中，运算放大器为2^B-1运算放大器。通过采样保持电路对输入的模拟信号Vin进行采样，并保持这个信号传递给第一级的余量增益放大电路，第一级余量增益放大电路首先经子模数转换器量化得到B bits的数字输出，同时也将这个信号放大2^B-1倍，再根据量化结果对信号进行加、减或维持不变等处理后输给第二级的余量增益放大电路。依次类推，直至第N级的数字输出输出给快闪式ADC，产生最后的数字码。其中，N为正整数，N的最大值等于余量增益放大电路的数量。各级余量增益放大电路的数字输出经过适当的延时校准，传递给数字校正电路，数字校正电路输出B*N bits的数字输出。其中，“*”为乘法。这样，每级余量增益放大电路都进行一次粗量化，输出最终转换出数字量中的几位，第一级为高位，后级输出低位。总的分辨率，也就是位数就等于所有流水级减掉冗余位后的有效位数之和。

结合图2所示，本公开实施例提供一个比较器电路，包括：放大电路9、开关电路10、转换电路11和锁存器电路12。放大电路9，通过开关电路10连接转换电路11；放大电路9用于接收输入信号，并对输入信号进行放大；开关电路10，用于受控于第二时钟信号开启或关闭，使得放大电路与转换电路在比较周期形成通路，在采样周期断开通路；转换电路11，连接锁存器电路；转换电路用于接收放大后的输入信号，并根据放大后的输入信号转换数字信号；锁存器电路12，用于接收数字信号，并根据第一时钟信号锁存数字信号。

采用本公开实施例提供的比较器电路，通过放大电路通过开关电路连接转换电路；放大电路用于接收输入信号，并对输入信号进行放大。开关电路用于受控于第二时钟信号开启或关闭，使得放大电路与转换电路在比较周期形成通路，在采样周期断开通路。转换电路连接锁存器电路；转换电路用于接收放大后的输入信号，并根据放大后的输入信号转换数字信号。锁存器电路用于接收数字信号，并根据第一时钟信号锁存数字信号。这样，通过开关电路，使得放大电路与转换电路在比较周期形成通路，在采样周期断开通路。能够使得比较器电路在一个系统时钟周期能够完成两次比较，从而降低流水线型模数转换器中的比较器电路的数量，进而降低流水线型模数转换器的功耗。同时缩小流水线型模数转换器的电路体积。

结合图3所示，可选地，放大电路包括：第一开关13、第二开关14、第三开关15、第四开关16、第五开关17、第六开关18、第一MOS管19、第二MOS管20、第三MOS管21、第四MOS管22、第五MOS管23、第六MOS管24和第七MOS管25、第一电容26和第二电容27。第一开关13的一端接收第一输入信号，第一开关13的另一端连接第一电容26的一端和第二开关14的一端；第二开关14的另一端用于接收第一设定电压；第一电容26的另一端连接第三开关15的一端和第三MOS管21的栅极；第三开关15的另一端连接第三MOS管21的漏极、第一电压输出端、第一MOS管19的漏极、第一MOS管19的栅极、第二MOS管20的漏极和第四MOS管22的栅极；第一电压输出端通过开关电路连接转换电路；第一MOS管19的源极、第二MOS管20的源极、第四MOS管22的源极和第五MOS管23的源极连接第一电源端口；第二电压输出端连接第四MOS管22的漏极、第五MOS管23的漏极、第五MOS管23的栅极、第二MOS管20的栅极、第六MOS管24的漏极和第四开关16的一端；第二电压输出端通过开关电路连接转换电路；第四开关16的另一端连接第六MOS管24的栅极和第二电容27的一端；第二电容27的另一端连接第五开关17的一端和第六开关18的一端；第五开关17的另一端接收第二输入信号；第六开关18的另一端接收第二设定电压；第六MOS管24的源极和第三MOS管21的源极连接第七MOS管25的漏极；第七MOS管25的栅极接收第三设定电压；第七MOS管25的源极接地。其中，第一开关13和第五开关17受控于预设的第三时钟信号开启或关闭。第二开关14和第六开关18受控于预设的第四时钟信号开启或关闭。第三开关15和第四开关16受控于预设的第五时钟信号开启或关闭。第一输入信号为V_ip，第二输入信号为V_in，第一设定电压为V_refp，第二设定电压为V_refn，第三设定电压为V_b。第一电源端口为VDD。地为VSS。第一电压输出端为V_op，第二电压输出端为V_on。

可选地，开关电路包括：第七开关和第八开关；第七开关的一端连接放大电路，另一端连接转换电路；第八开关的一端连接放大电路，另一端连接转换电路；第七开关和第八开关均受控于预设的第二时钟信号开启或关闭。

结合图4所示，可选地，转换电路包括：第八MOS管30、第九MOS管31、第十MOS管32、第十一MOS管33、第十二MOS管34、第十三MOS管35、第十四MOS管36、第十五MOS管37、第十六MOS管38、第十七MOS管39、第十八MOS管40。第八MOS管30的源极、第九MOS管31的源极、第十MOS管32的源极、第十一MOS管33的源极、第十二MOS管34的源极和第十三MOS管35的源极连接第二电源端口；第八MOS管30的栅极连接第九MOS管31的栅极，并接收第一时钟信号；第八MOS管30的漏极连接第十四MOS管36的源极和第十六MOS管38的漏极；第三输出端口连接第九MOS管31的漏极、第十MOS管32的漏极、第十一MOS管33的栅极、第十四MOS管36的漏极、第十五MOS管37的栅极和锁存器电路；第四输出端口连接第十MOS管32的栅极、第十一MOS管33的漏极、第十二MOS管34的漏极、第十四MOS管36的栅极、第十五MOS管37的漏极和锁存器电路；第十三MOS管35的栅极连接第十二MOS管34的栅极，并接收第一时钟信号；第十三MOS管35的漏极连接第十五MOS管37的源极和第十七MOS管39的漏极；第十六MOS管38的栅极通过开关电路连接放大电路；第十七MOS管39的栅极通过开关电路连接放大电路；第十六MOS管38的源极连接第十七MOS管39的源极和第十八MOS管40的漏极；第十八MOS管40的栅极接收第一时钟信号，第十八MOS管40的源极接地。其中，第二电源端口可以与第一电源端口相同，均为VDD。第三输出端口为X，第四输出端口为Y。

进一步的，第十六MOS管的栅极通过开关电路连接放大电路，即第十六MOS管38的栅极连接第七开关28的一端，第七开关28的另一端连接第一电压输出端。第十七MOS管的栅极通过开关电路连接放大电路，即第十七MOS管39的栅极连接第八开关29的一端，第八开关29的另一端连接第二电压输出端。

结合图5所示，可选地，锁存器电路包括：第一与非门41和第二与非门42。第一与非门41的第一输入端口连接转换电路；第一与非门41的第二输入端口连接第二与非门42的输出端口；第一与非门41的输出端口连接第二与非门42的第一输入端口；第二与非门42的第二输入端口连接转换电路。

进一步的，第一与非门41的第一输入端口连接转换电路的第三输出端口，第二与非门42的第二输入端口连接转换电路第四输出端口。

进一步的，第二时钟信号是第一时钟信号的反相信号。

进一步的，第三MOS管、第六MOS管、第七MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管和第十八MOS管是NMOS（N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体）管。第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第十三MOS管是PMOS（positive channelMetal Oxide Semiconductor，P沟道耗尽型场效应晶体管）管。

在一些实施例中，图6为时钟信号时序图。结合图6所示，系统时钟为system CK，CK1为第一时钟信号，

为第二时钟信号，CK4为第三时钟信号，CK2为第四时钟信号，CK3为第五时钟信号。这样，在各时钟信号为如图6所示的时序的情况下，比较器电路按照以下方式运行。当第三开关和第四开关闭合，放大电路的输入输出端短接，消除放大电路输入端offset（失调）。同时，第一开关、第五开关闭合，V_ip和V_in分别对第一电容和第二电容的上极板充电，此时第一电容和第二电容的下极板等于放大电路的输入输出端短接电压V_cm。然后，第一开关、第三开关、第四开关、第五开关断开，第二开关、第六开关闭合，V_refp和V_refn分别对第一电容和第二电容的上极板充电，第一电容和第二电容的下极板处于浮空状态，其存储电荷量不变，因此下极板电压分别变化为V_cm+( V_refp-V_ip)和V_cm+( V_refn-V_in)。此时，放大电路的输入端电压不再相等，开始对输入信号进行预放大，V_op和V_on之间的差值即为输入端放大后电压差。然后，第二开关、第六开关闭合，同时第七开关、第八开关也闭合，将预放大后V_op和V_on传输到转换电路。之后，CK1变为低电平，转换电路开始将V_op和V_on再生为VDD和VSS，随锁存器电路锁存至下个周期CK1低电平时刻。最后，第二开关、第六开关、第七开关、第八开关断开，第三开关、第四开关闭合，放大电路和转换电路恢复断开状态，并开始下一个采样和比较周期。

在一些实施例中，本公开实施例提供一种快闪电路结构，包括上述的比较器电路。

结合图7所示，快闪电路结构由多个比较器电路43和多个电阻44构成。各电阻依次串联，形成电阻串。电阻串的一端连接VDD，另一端接地。各比较器电路，根据设计的设定电压，将比较器电路与电阻串中的节点连接。其中，将比较器电路的第二开关不与第一电容连接的一端连接电阻串中的节点。将比较器电路第六开关不与第二电容连接的一端连接电阻串中的节点。将电阻与电阻之间的连线，称为电阻串中的节点。

结合图8所示，本公开实施例提供一种流水线单元电路46，包括：运算放大器8、采样单元电路5、数模转换器7和快闪电路结构45；采样单元电路连接快闪电路结构和运算放大器的输入端；快闪电路结构连接数模转换器；数模转换器连接运算放大器的输入端；运算放大器的输出端连接采样单元电路。这样，流水线单元电路能够在一个时钟周期内对两级流水线的结果进行比较量化。V_d1是输入的模拟信号，对V_d1进行第一次比较量化后，输出B₁bits的数字输出。同时，从运算放大器输出V_d0，V_d0作为第二次比较量化的输入的模拟信号。对V_d0进行第二次比较量化后，输出B₀bits的数字输出。

结合图8所示，本公开实施例提供一个流水线型ADC，包括：信号采样保持电路1和多个上述的流水线单元电路46；信号采样保持电路连接流水线单元电路46；各流水线单元电路之间依次连接。

可选地，流水线型ADC还包括：数字校正电路4，各流水线单元电路将数字输出传递给数字校正电路4；数字校正电路用于对各数字输出进行逻辑运算，获得最终输出结果。

本公开实施例提供一种电子设备，包括上述的流水线型ADC。

采用本公开实施例提供的电子设备，通过在电子设备中设置包含有比较器电路的流水线型ADC。由于比较器电路在一个系统时钟周期能够完成两次比较，从而降低流水线型模数转换器中的比较器电路的数量，进而降低流水线型模数转换器的功耗。同时缩小流水线型模数转换器的电路体积。使得能够降低设置有流水线型ADC的电子设备的功耗和体积。

以上描述和附图充分地示出了本公开的实施例，以使本领域的技术人员能够实践它们。其他实施例可以包括结构的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施例的部分和特征可以被包括在或替换其他实施例的部分和特征。本公开的实施例并不局限于上面已经描述并在附图中示出的结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (10)

1.一种比较器电路，其特征在于，包括：

放大电路，通过开关电路连接转换电路；所述放大电路用于接收输入信号，并对输入信号进行放大；

开关电路，用于受控于第二时钟信号开启或关闭，使得放大电路与转换电路在比较周期形成通路，在采样周期断开通路；

转换电路，连接锁存器电路；所述转换电路用于接收放大后的输入信号，并根据放大后的输入信号转换数字信号；

锁存器电路，用于接收数字信号，并根据第一时钟信号锁存数字信号。

2.根据权利要求1所述的比较器电路，其特征在于，所述放大电路包括：第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管和第七MOS管、第一电容和第二电容；第一开关的一端接收第一输入信号，第一开关的另一端连接第一电容的一端和第二开关的一端；第二开关的另一端用于接收第一设定电压；第一电容的另一端连接第三开关的一端和第三MOS管的栅极；第三开关的另一端连接第三MOS管的漏极、第一电压输出端、第一MOS管的漏极、第一MOS管的栅极、第二MOS管的漏极和第四MOS管的栅极；第一电压输出端通过开关电路连接转换电路；第一MOS管的源极、第二MOS管的源极、第四MOS管的源极和第五MOS管的源极连接第一电源端口；第二电压输出端连接第四MOS管的漏极、第五MOS管的漏极、第五MOS管的栅极、第二MOS管的栅极、第六MOS管的漏极和第四开关的一端；第二电压输出端通过开关电路连接转换电路；第四开关的另一端连接第六MOS管的栅极和第二电容的一端；第二电容的另一端连接第五开关的一端和第六开关的一端；第五开关的另一端接收第二输入信号；第六开关的另一端接收第二设定电压；第六MOS管的源极和第三MOS管的源极连接第七MOS管的漏极；第七MOS管的栅极接收第三设定电压；第七MOS管的源极接地。

3.根据权利要求1所述的比较器电路，其特征在于，所述开关电路包括：第七开关和第八开关；第七开关的一端连接放大电路，另一端连接转换电路；第八开关的一端连接放大电路，另一端连接转换电路；第七开关和第八开关均受控于预设的第二时钟信号开启或关闭。

4.根据权利要求1所述的比较器电路，其特征在于，所述转换电路包括：第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管；第八MOS管的源极、第九MOS管的源极、第十MOS管的源极、第十一MOS管的源极、第十二MOS管的源极和第十三MOS管的源极连接第二电源端口；第八MOS管的栅极连接第九MOS管的栅极，并接收第一时钟信号；第八MOS管的漏极连接第十四MOS管的源极和第十六MOS管的漏极；第三输出端口连接第九MOS管的漏极、第十MOS管的漏极、第十一MOS管的栅极、第十四MOS管的漏极、第十五MOS管的栅极和锁存器电路；第四输出端口连接第十MOS管的栅极、第十一MOS管的漏极、第十二MOS管的漏极、第十四MOS管的栅极、第十五MOS管的漏极和锁存器电路；第十三MOS管的栅极连接第十二MOS管的栅极，并接收第一时钟信号；第十三MOS管的漏极连接第十五MOS管的源极和第十七MOS管的漏极；第十六MOS管的栅极通过开关电路连接放大电路；第十七MOS管的栅极通过开关电路连接放大电路；第十六MOS管的源极连接第十七MOS管的源极和第十八MOS管的漏极；第十八MOS管的栅极接收第一时钟信号，第十八MOS管的源极接地。

5.根据权利要求1所述的比较器电路，其特征在于，所述锁存器电路包括：第一与非门和第二与非门；第一与非门的第一输入端口连接转换电路；第一与非门的第二输入端口连接第二与非门的输出端口；第一与非门的输出端口连接第二与非门的第一输入端口；第二与非门的第二输入端口连接转换电路。

6.根据权利要求1至5任一项所述的比较器电路，其特征在于，第二时钟信号是第一时钟信号的反相信号。

7.一种快闪电路结构，其特征在于，包括如权利要求1至6任一项所述的比较器电路。

8.一种流水线单元电路，其特征在于，包括：运算放大器、采样单元电路、数模转换器和如权利要求7所述的快闪电路结构；采样单元电路连接快闪电路结构和运算放大器的输入端；快闪电路结构连接数模转换器；数模转换器连接运算放大器的输入端；运算放大器的输出端连接采样单元电路。

9.一种流水线型ADC，其特征在于，包括：信号采样保持电路和多个如权利要求8所述的流水线单元电路；信号采样保持电路连接流水线单元电路；各流水线单元电路之间依次连接。

10.一种电子设备，其特征在于，包括如权利要求9所述的流水线型ADC。

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