JP2012019522A5 - アナログデジタル変換器及び変換方法 - Google Patents

Claims (18)

1. 巡回冗長符号（ＲＳＤ）型のアナログデジタル変換器（ＡＤＣ）であって、ゲイン回路を有し、該ゲイン回路は、
   入力端子と第１のノードとの間に結合され、前記第１のノードに入力信号を与える第１のスイッチと、
   前記第１のノードと第２のノードとの間に結合され、前記第１のノードに残留電圧フィードバック信号を与える第２のスイッチと、
   第１の入力端子と、第２の入力端子と、前記第２のノードに選択的に結合される出力端子とを有する第１の増幅器と、
   第１の入力端子と、第２の入力端子と、前記第２のノードに選択的に結合される出力端子とを有する第２の増幅器と、
   少なくとも第１、第２、第３及び第４のキャパシタであって、前記第１、第２、第３及び第４のキャパシタの各々は、複数のクロックサイクルを含むアナログディジタル変換の際に、前記第１及び第２の増幅器の双方の第１の入力端子と前記第１のノードとの間に選択的に結合されることが可能である、第１、第２、第３及び第４のキャパシタと
   を有し、前記ゲイン回路は前記第１の増幅器を利用して少なくとも４のゲイン因子を生成し、かつ前記ゲイン回路は前記第２の増幅器を利用して少なくとも２のゲイン因子を生成し、
   前記複数のクロックサイクルのうちの第１のクロックサイクルの間に、前記第１の増幅器が前記残留電圧フィードバック信号を増幅する処理を行う一方、前記第２の増幅器が前記第１のノードから分離され、前記第１のクロックサイクルに続く第２のクロックサイクルの間に、前記第２の増幅器が前記残留電圧フィードバック信号を増幅する一方、前記第１の増幅器が前記第１のノードから分離される、ＲＳＤ型のアナログデジタル変換器。
2. 前記第１及び第２の増幅器が演算増幅器である、請求項１に記載のＲＳＤ型のアナログデジタル変換器。
3. 前記入力端子に結合され、前記残留電圧フィードバック信号を複数の所定の電圧と比較する複数の比較器と、
   前記複数の比較器に結合される論理回路であって、第１群の複数の比較器からの出力に少なくとも基づいて第１数のビットを生成し、第１群の複数の比較器からの出力に少なくとも基づいて第１数のビットを生成し、前記第１群の複数の比較器のうちの一部である第２群の複数の比較器からの出力に少なくとも基づいて第２数のビットを生成するように形成される論理回路と、
   前記論理回路に結合されたデジタル選択部であって、前記第１数のビット及び前記第２数のビットについてデジタルアライメント及び修正を実行し、デジタル出力信号を生成するデジタル選択部と
   を有する請求項１に記載のＲＳＤ型のアナログデジタル変換器。
4. 前記論理回路が、前記複数の比較器からの出力に基づいて、高、中及び低のスイッチ制御信号を生成する、請求項３に記載のＲＳＤ型のアナログデジタル変換器。
5. 前記ゲイン回路が、乗算型ディジタルアナログ変換器（ＭＤＡＣ）として機能する請求項１に記載のＲＳＤ型のアナログデジタル変換器。
6. 当該アナログデジタル変換器が５つのクロックサイクルを使用する、請求項１に記載のＲＳＤ型のアナログデジタル変換器。
7. 前記ＲＳＤ型のアナログデジタル変換器が単一のＲＳＤ段を有する請求項１に記載のＲＳＤ型のアナログデジタル変換器。
8. 前記第１のスイッチが閉じられている場合には前記第２のスイッチが開放され、前記第２のスイッチが閉じられている場合には前記第１のスイッチが開放される、請求項１に記載のＲＳＤ型のアナログデジタル変換器。
9. アナログ入力信号をデジタル出力信号に変換する巡回冗長符号（ＲＳＤ）型のアナログデジタル変換器（ＡＤＣ）であって、
   アナログ入力信号を受信するアナログ入力端子と、
   前記アナログ入力端子に結合されたＲＳＤ段と
   を有し、前記ＲＳＤ段は、
   前記アナログ入力端子に結合され、残留電圧フィードバック信号を複数の所定の電圧と比較する複数の比較器と、
   前記複数の比較器に結合される論理回路であって、第１群の複数の比較器からの出力に少なくとも基づいて第１数のビットを生成し、前記第１群の複数の比較器のうちの一部である第２群の複数の比較器からの出力に少なくとも基づいて第２数のビットを生成するように形成される論理回路と、
   第１の入力端子と、第２の入力端子と、第２のノードに選択的に結合される出力端子とを有する第１の増幅器と、
   第１の入力端子と、第２の入力端子と、前記第２のノードに選択的に結合される出力端子とを有する第２の増幅器と、
   少なくとも第１、第２、第３及び第４のキャパシタであって、前記第１、第２、第３及び第４のキャパシタの各々は、複数のクロックサイクルを含むアナログディジタル変換の際に、前記第１及び第２の増幅器の双方の第１の入力端子と第１のノードとの間に選択的に結合されることが可能である、第１、第２、第３及び第４のキャパシタと
   を有し、前記ＲＳＤ段は前記第１の増幅器を利用する場合には少なくとも４のゲイン因子を有し、かつ前記ＲＳＤ段は前記第２の増幅器を利用する場合には少なくとも２のゲイン因子を有し、
   前記複数のクロックサイクルのうちの第１のクロックサイクルの間に、前記第１の増幅器が前記残留電圧フィードバック信号を増幅する処理を行う一方、前記第２の増幅器が前記第１のノードから分離され、前記第１のクロックサイクルに続く第２のクロックサイクルの間に、前記第２の増幅器が前記残留電圧フィードバック信号を増幅する一方、前記第１の増幅器が前記第１のノードから分離され、前記複数のクロックサイクルのうちの残りの全てのクロックサイクルにおいて、前記第２の増幅器が前記残留電圧フィードバック信号を増幅する処理を行い、
   当該ＲＳＤ型のアナログデジタル変換器は、前記論理回路に結合されたデジタル選択部であって、前記第１数のビット及び前記第２数のビットについてデジタルアライメント及び修正を実行し、デジタル出力信号を生成するデジタル選択部を有する、ＲＳＤ型のアナログデジタル変換器。
10. 単独のＲＳＤ段を有する請求項９に記載のＲＳＤ型のアナログデジタル変換器。
11. 前記ＲＳＤ段が乗算型ディジタルアナログ変換器（ＭＤＡＣ）を有する、請求項９に記載のＲＳＤ型のアナログデジタル変換器。
12. 前記論理回路が、前記複数の比較器からの出力に基づいて、高、中及び低のスイッチ制御信号を生成する、請求項９に記載のＲＳＤ型のアナログデジタル変換器。
13. 前記第１及び第２の増幅器が演算増幅器である、請求項９に記載のＲＳＤ型のアナログデジタル変換器。
14. 乗算型ディジタルアナログ変換器（ＭＤＡＣ）を有する巡回冗長符号（ＲＳＤ）型のアナログデジタル変換器（ＡＤＣ）において、アナログ入力信号をデジタル出力信号に変換する方法であって、前記ＭＤＡＣは複数のクロックサイクルを有するアナログデジタル変換サイクルの間に少なくとも１つの増幅器を利用し、当該方法は、
    アナログ入力信号を受信するステップと、
    残留電圧フィードバック信号を基準電圧と比較するステップと、
    前記複数のクロックサイクルのうちの第１のクロックサイクルの間に、少なくとも４のゲイン因子を有する少なくとも１つの増幅器を利用して前記残留電圧フィードバック信号を増幅するステップと、
    前記複数のクロックサイクルのうち前記第１のクロックサイクルに続く全てのクロックサイクルの間に、２のゲイン因子を有する少なくとも１つの増幅器を利用して前記残留電圧フィードバック信号を増幅し、及び少なくとも４のゲイン因子の前記少なくとも１つの増幅器の電流を減少させるステップと、
    前記アナログ入力信号に比例する複数のデジタルビットを生成するステップと
    を有する方法。
15. 前記複数のデジタルビットが１０ビットを有する、請求項１４に記載の方法。
16. 少なくとも４のゲイン因子を有する少なくとも１つの増幅器を利用して前記残留電圧フィードバック信号を増幅する前記ステップにおいて、少なくとも４のゲイン因子を有する第１の増幅器を利用して増幅を行う、請求項１４に記載の方法。
17. 前記２のゲイン因子を有する少なくとも１つの増幅器を利用して前記残留電圧フィードバック信号を増幅する場合において、少なくとも４のゲイン因子を有する第２の増幅器を利用して増幅を行い、
    第１の増幅器が増幅を行う場合には前記第２の増幅器が前記ＲＳＤ型のＡＤＣから分離され、前記第２の増幅器が増幅を行う場合には前記第１の増幅器が前記ＲＳＤ型のＡＤＣから分離される、請求項１４に記載の方法。
18. 前記ＲＳＤ型のＡＤＣが使用されない場合には、第１及び第２の増幅器の双方を分離する、請求項１４に記載の方法。