TWI459723B - 具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器 - Google Patents

具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器 Download PDF

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Description

具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器
本發明是有關於一種類比數位轉換電路，且特別是有關於一種基於零界交越偵測器的類比數位轉換電路。
在電路設計上，具有高增益、高反應速度、低靜態電流等特點的負回授運算放大器電路經常被用來實現高解析度、高採樣率和低功耗的管線式電路。但是隨著CMOS的規格在尺寸上縮減，晶片單位面積內的元件增加與工作電壓降低，要利用運算放大器設計出一個方便使用的切換式電容電路，以實現高增益和高輸出擺幅且兼顧穩定度，也變得越來越困難。
為此，2007年有人發表了一篇以零界交越偵測器為基礎(Zero Crossing Based Circuit,ZCBC)之管線式類比數位轉換電路，取代了在傳統方法中所需要使用到的運算放大器。此架構的基本概念為利用一個偵測虛短路的比較器以及定電流源，取代利用負回授迫使虛短路的運算放大器。這個架構最原始的雛形是單端式的管線式類比數位轉換電路、並達到了每秒兩億次的取樣速度。而為了抵抗電壓供應源以及基板的雜訊，2009年亦有人發表了以零界交越偵測器為基礎架構之全差動管線式類比數位轉換電路，其已達到了每秒五千萬次的取樣速度。
然而，零界交越偵測器(Zero Crossing Detector,ZCD)和電流源間的不匹配，亦引起了信號失真的問題。究其原因，零界交越偵測器中存在本質上的非零延遲時間，會導致過充現象，進而在管線式電路級產生偏移誤差(Offset Error)。偏移誤差會進一步造成乘法數位類比轉換電路(MDAC)輸出餘值時發生飽和失真。
因此，本發明之一目的是在提供一種具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器，以解決習知之類比數位轉換器的失真與誤差。
根據本發明之一實施方式，提出一種具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器，係由至少一第k級管線式電路級與一第k+1級管線式電路級。本實施方式之類比數位轉換器包括一子類比數位轉換器、一電流源分流電路、一電流不匹配校正電路與一零界交越偵測電路。
子類比數位轉換器位於第k級管線式電路級，係相對於其採樣級距，設有兩比較器分別處理最大級距與最小級距，進而避免飽和失真。電流源分流電路跨設於第k級管線式電路級與第k+1級管線式電路級，係於第k級管線式電路級與第k+1級管線式電路級中各處的電流控制開關的兩端分設電流源，以消除電流控制開關上電壓變化的信號依從性。電流不匹配校正電路位於第k級管線式電路級，以提供至少兩電容來利用電荷再分配原理，消除第k級管線式電路級內部PMOS電流源與NMOS電流源間的不匹配。最後，零界交越偵測電路位於第k級管線式電路級，係用以偵測第k級管線式電路級內開關信號交越時的虛短路現象。
具體而言，在本發明其他實施方式中，電流不匹配校正電路也可以被設計在第k+1級管線式電路級，以提供至少兩電容來利用電荷再分配原理，消除第k+1級管線式電路級內部PMOS電流源與NMOS電流源間的不匹配。另一方面，零界交越偵測電路可由一前置放大器與一動態閥值檢測栓鎖所組成。此外，電流不匹配校正電路亦可由一自適應濾波器、一數位控制電路和一可編程電流源所組成。
藉此，本實施方式之具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器可以提高全差動零界交越電路的解析度、能源效率和採樣率。本實施方式之具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器主要修正了偏移誤差，並引入電流源分離技術與數位校正機制來修正多個電流源間不匹配的問題。
本發明於一實施方式中提出一種具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器。如第1圖所示，本實施方式之類比數位轉換器100係為全差動管線式設計，至少包括第k級管線式電路級101(簡稱第k級電路)與第k+1級管線式電路級102(簡稱第k+1級電路)，其相應的作動關係，則繪示於作動時序圖103。特別要注意的是，本實施方式之類比數位轉換器100的電路設計理念，實可被拆解為一子類比數位轉換器110、一電流源分流電路120、一電流不匹配校正電路130與一零界交越偵測電路140，且將分別詳細介紹於後。
整體來說，當信號Φ 1為高，第k級電路101在採樣相位時，輸入信號在第k級電路101中被電容C S ± 和電容C F ± 進行採樣。當信號Φ 2高為，第k級電路101在傳輸相位，則第k+1級電路102是在採樣相位，且第k+1級電路102的電容C S ± 和電容C F ± 變成第k級電路101的負載。在傳輸相位中，電容C F ± 連接負載，電容C S ± 連接一個類比多工器(MUX)，且MUX是由子類比數位轉換器110(sub-ADC)所控制，進而選擇相應的直流信號。此時，電容C S ± 中所有的電荷都會被轉移到電容C F ± ，以產生所需要的電壓增益於輸出端。
在將輸出端充電升壓推高前，信號Φ 2i 會變高且正輸出電壓V OUT + 被初始化到接地，而負輸出電壓V OUT - 則被初始化到電源電壓V DD 。另一方面，於第k+1級電路102中，輸出負載電容C S ± 和電容C F ± 的底板，也被初始化為共模電壓V CM 。在前述預備充電相位完成之後，電流源即開始對輸出端充電，正通道的信號會以斜率上升，而負通道的信號會以斜率下降；而且，只有各個取樣開關能夠電性連接到正負負載電容C S ± 與電容C F ± 的底板。
零界交越偵測電路140的輸出是在偵測到虛短路(V X + =V X - )時進行切換。在這樣的設計中，一般的子類比數位轉換器包括6個以4為基底的2.8位元管線級電路和最後1位元的快閃暫存級電路。接下來，這種電路架構於習知之原型設計中的各種誤差來源，包括偏移誤差與電流源不匹配，將逐一介紹與解決於下列對子類比數位轉換器110、電流源分流電路120、電流不匹配校正電路130與零界交越偵測電路140的詳細介紹中。
子類比數位轉換器110
請參考第2圖，第2圖是習知之一般的子類比數位轉換器信號波形圖。其顯示出當過充現象發生時，偏移誤差便會產生。過充現象已經成為各種以零界交越偵測器為基礎之電路(ZCBC)的共通缺憾；目前各種修正過充現象的技術，都存在精確度受限的問題。特別要注意的是，過充現象的存在，引起了MDAC的輸出發生飽和失真，並降低了整個ADC的解析度。
因此，本實施方式之子類比數位轉換器110提供了一個修正偏移誤差技術，以避免飽和失真。請參考第3圖，第3圖是本實施方式之子類比數位轉換器110的信號波形圖。第3圖顯示了MDAC的餘值被修正以消除偏移誤差；具體而言，第3圖之子類比數位轉換器110相較於習知的做法，增設了兩個比較器來處理±7V ref /8的信號；而且，這種做法還可以在MDAC的使用上，增加兩個有效水平區域。
易言之，通過子類比數位轉換器110增設兩個比較器來處理信號範圍之兩端的方式，可以增加整體動態範圍，且避免額外的偏移誤差造成飽和失真。更進一步的說，當偏移量小於±V ref /2時，是不必要校正的；因為這麼小的偏差，並不會造成飽和失真。
電流源分流電路120
在每次開關進行切換時，恆定電流通過開關，會與零界交越電阻共同產生一個電壓下降的波形。此時，請參考第4圖，第4圖是習知之ZCBC管線式電路級電流源的結構示意圖。其顯示出在信號轉移過程中，也就是開關切換時，ZCBC管線式電路級在電壓下降的波形發生時，會產生一個輸出電壓的誤差V Oε 如下：
其中電壓V RI ,電壓V RL 與電壓V RS 分別是輸入類比多工器的壓降，電流控制開關的壓降與採樣開關的壓降。
由於採樣開關和類比多工器皆電性連接到直流電壓源，故電壓V RS 與電壓V RI 是常數型態的誤差。而且，相似於前述偏移誤差(Offset Error)，如果壓降小於±V ref /2，電壓V RS 與電壓V RI 可由上述的架構得到控制。然而，與電容Cf 輸出負載串聯的電流控制開關卻並非連接到直流電壓，因而使整體串聯的電阻值將隨輸出電壓變動。換句話說，電壓V RL 是一個與信號相依從的誤差，且會造成非線性失真。對於這種非線性誤差，電流源分流電路120便有其適用的餘地。
請參考第5圖，第5圖是本實施方式之電流源分流電路120的結構示意圖。第5圖中，單一電流源被分成兩個電流源，電容Cf 和負載被分開來充電；因此，流經串聯的電流控制開關的電流減少，相應的壓降亦明顯減少。此外，這些電流控制開關的導通電壓還可以被利用升壓技術來產生常數電壓V gs 。
電流不匹配校正電路130
為了實現全差動式ZCBC架構的運作，需要兩種電流源來對正通道電路充電和對負通道電路放電。因此，PMOS級聯電流源被用來做電壓推升且NMOS級聯電流源被用來做電壓拉降。然而，PMOS電流源和NMOS常因製程/電壓/溫度(Process Voltage Temperature,PVT)變化而不匹配。考慮到這種不匹配現象，ZCBC增益級的轉移函數為：
其中，為增益誤差，後者 VCM 為偏移誤差；SR 是PMOS電流源與正負載的擺率(slew-rate)，ΔSR 是兩種電流源之間的不匹配。如上列方程式所示，電流源的不匹配，不僅會導致轉移函數的增益誤差，而且還產生了偏移誤差。
當然，承前所述，如果偏移誤差小於±V ref /2，是不必要予以修正。但增益誤差則需予以糾正，以防止其降低整個ADC的解析度。因此，電流不匹配校正電路130的設計理念即被引入來克服這個增益誤差。
請參考第6A圖，第6A圖是本實施方式之電流不匹配校正電路130的結構示意圖。第6A圖中，電流不匹配校正電路130的運作是當信號Φ 2為高時，MDAC差動輸出的餘值將分別被儲存在電容C L + 和電容C L - ；而當信號Φ 1變高時，輸出正電壓V out + 與負輸出電壓V out - 電性連接到共模電壓V CM 。然後，根據電荷再分配的原理，平均電壓V OAVG 將會出現在電容C L + 與電容C L - 。接下來，平均電壓V OAVG 被拿來跟共模電壓V CM 相比，比較器將根據前述相比的結果，發送'1'或'0'到一個自適應濾波器。自適應濾波器是用來與數位控制功能方塊配合，進而調整PMOS電流源的二進制權重。更具體的說，當平均電壓V OAVG 大於共模電壓V CM ，比較器輸出為'1'，此時拉升輸出端的電流會相應的增加直到電流不匹配現象被修正。
另一方面，為求完整，請參考第6B圖，第6B圖是第6A圖之自適應濾波器、數位控制電路和可編程PMOS電流源的結構示意圖。其具體電路結構在此不予贅述，於此技術領域中具有通常知識者，自可由第6B圖之繪示，據以完成自適應濾波器、數位控制電路和可編程PMOS電流源。
零界交越偵測電路140
請參考第7圖，第7圖是本實施方式之零界交越偵測電路140的結構示意圖。第7圖中，零界交越偵測電路140是由前置放大器141與動態閥值檢測栓鎖(Dynamic Threshold Detecting Latch,DTDL)142所組成。前置放大器141本身對信號端差動。具體而言，前置放大器141是由NMOS差動對、二極體連接負載和電阻式共模回授電路(Common Mode Feed Back,CMFB)所組成。前置放大器141內的電流鏡被用來將差動信號轉換為信號端的單一輸出信號。
最後，本實施方式之類比數位轉換器100在實作上，曾以90奈米製程具體完成一個ZCBC管線式ADC，並模擬與測試數據如下：首先，整體晶片總面積為2.88平方毫米；在1.2V的電源電壓下，總功耗為20.8mW。當其在100MS/s條件下對正弦波輸入49.2MS/s進行採樣時，ADC達到信噪比(Signal to Noise plus Distortion Ratio,SNDR)峰值72.64分貝，如第8圖之模擬波形圖所繪示。另外，ADC的差動非線性(DNL)與積分非線性(INL)如第9圖之模擬波形圖所繪示，分別為0.75LSBs和1.4/-0.42 LSB。
下表列出了各式文獻中公佈的數據與本實施方式之ADC的性能總結和比較。
其中，文獻一為L. Brooks and H. S. Lee,“A 12b,50 MS/s,fully differential zerocrossing based pipelined ADC,”IEEE J. Solid-State Circuit,vol. 44,no. 12,pp. 3329-3343,Dec. 2009.，文獻二為M. Boulemnakher,E. Andre,J. Roux,and F. Paillardet,“A 1.2V 4.5mW 10b 100MS/s pipelined ADC in 65nm CMOS”,IEEE ISSCC Dig. Tech. Papers,Feb. 2008,pp. 250-251.，文獻三為I. Ahmed,J. Mulder,and D. A. Johns,“A low-power capacitive charge pump based pipelined ADC”,Journal of Solid State Circuits(JSSC),To appear May 2010，文獻四為B. G. Lee,B. M. Min,G. Manganaro,and J. W. Valvano,“A 14-b 100-MS/s pipelined ADC with a merged SHA and first MDAC,”IEEE J. Solid-State Circuits,vol. 43,no. 12,pp. 2613-2619,Dec. 2008.。
雖然本發明已以諸實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．類比數位轉換器
101．．．第k級管線式電路級
102．．．第k+1級管線式電路級
103．．．作動時序圖
110．．．子類比數位轉換器
120．．．電流源分流電路
130．．．電流不匹配校正電路
140．．．零界交越偵測電路
141．．．前置放大器
142．．．動態閥值檢測栓鎖
為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖是本發明一實施方式之類比數位轉換器的電路圖。
第2圖是習知之一般的子類比數位轉換器信號波形圖。
第3圖是第1圖之子類比數位轉換器110的信號波形圖。
第4圖是習知之ZCBC管線式電路級電流源的結構示意圖。
第5圖是第1圖之電流源分流電路120的結構示意圖。
第6A圖是第1圖之電流不匹配校正電路130的結構示意圖。
第6B圖是第6A圖之自適應濾波器、數位控制電路和可編程PMOS電流源的結構示意圖。
第7圖是第1圖之零界交越偵測電路140的結構示意圖。
第8圖是第1圖之類比數位轉換器100的信噪比模擬波形圖。
第9圖是第1圖之類比數位轉換器100的差動非線性與積分非線性模擬波形圖。
100．．．類比數位轉換器
101．．．第k級管線式電路級
102．．．第k+1級管線式電路級
103．．．作動時序圖
110．．．子類比數位轉換器
120．．．電流源分流電路
130．．．電流不匹配校正電路
140．．．零界交越偵測電路

Claims (4)

  1. 一種具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器，係由至少一第k級管線式電路級與一第k+1級管線式電路級，包括：一子類比數位轉換器，位於該第k級管線式電路級，係相對於其採樣級距，設有兩比較器分別處理最大級距與最小級距，進而避免飽和失真；一電流源分流電路，跨設於該第k級管線式電路級與該第k+1級管線式電路級，係於該第k級管線式電路級與該第k+1級管線式電路級中各處的電流控制開關的兩端分設電流源，以消除電流控制開關上電壓變化的信號依從性；一電流不匹配校正電路，位於該第k級管線式電路級，以提供至少兩電容來利用電荷再分配原理，消除該第k級管線式電路級內部PMOS電流源與NMOS電流源間的不匹配；以及一零界交越偵測電路，位於該第k級管線式電路級，係用以偵測該第k級管線式電路級內開關信號交越時的虛短路現象。
  2. 如請求項1所述之具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器，更包括一電流不匹配校正電路，位於該第k+1級管線式電路級，以提供至少兩電容來利用電荷再分配原理，消除該第k+1級管線式電路級內部PMOS電流源與NMOS電流源間的不匹配。
  3. 如請求項1所述之具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器，其中該零界交越偵測電路係由一前置放大器與一動態閥值檢測栓鎖所組成。
  4. 如請求項1所述之具電流不匹配校正功能之以零界交越偵測器為基礎的類比數位轉換器，其中該電流不匹配校正電路係由一自適應濾波器、一數位控制電路和一可編程電流源所組成。
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